JPH03229320A - 増分回路 - Google Patents
増分回路Info
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- JPH03229320A JPH03229320A JP2341187A JP34118790A JPH03229320A JP H03229320 A JPH03229320 A JP H03229320A JP 2341187 A JP2341187 A JP 2341187A JP 34118790 A JP34118790 A JP 34118790A JP H03229320 A JPH03229320 A JP H03229320A
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- 230000001902 propagating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
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- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 101150083341 LOG2 gene Proteins 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
-
- G—PHYSICS
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- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器等はおける桁上げに関し、特に
比較的少ないケート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
比較的少ないケート使用量で桁上げ伝搬遅延を大きく低
下させる高速桁上げ方式に関する。
２つのＮビットオペランドを加算してＮビットの結果を
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
得ること（しばしば桁上げ伝搬加算と呼ばれる）はデジ
タル・プロセッサの基本的な演算である。この演算を実
行するために従来より種々の桁上げ方式が用いられてい
る。
桁上げ伝搬加算を簡単に実行するにはいわゆるリップル
・アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用いればよ
い。リップル・アダーはビット当りのトランジスタが比
較的少なくてすむが、−船釣に比較的低速である。リッ
プル・アダーはこのように他の加算器の能力１１Ｊ１１
定の基準としてしばしば用いられる様な、基本的ではあ
るが、それだけに低速な加算器である。
・アダー（ｒｉｐｐｌｅ ａｄｄｅｒ ）を用いればよ
い。リップル・アダーはビット当りのトランジスタが比
較的少なくてすむが、−船釣に比較的低速である。リッ
プル・アダーはこのように他の加算器の能力１１Ｊ１１
定の基準としてしばしば用いられる様な、基本的ではあ
るが、それだけに低速な加算器である。
第１図は代表的なリップル・アダー・セルを示す図であ
る。第１図において、Ａ （ｉ）及びＢ（１）は加えら
れる２つのオペランドのそれぞれのビットでリップル・
アダーは桁上げ先見回路を付加するプル・アダー・セル
からの桁上げ出力であり、またＤ（ｉ＋はこのリップル
・アダー・セルの和である。
る。第１図において、Ａ （ｉ）及びＢ（１）は加えら
れる２つのオペランドのそれぞれのビットでリップル・
アダーは桁上げ先見回路を付加するプル・アダー・セル
からの桁上げ出力であり、またＤ（ｉ＋はこのリップル
・アダー・セルの和である。
ある１つのリップル・アダー・セルの桁上げ出力は次段
のリップル・アダー・セルの桁上げ入力となる。表１に
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、［・」は
論理積、［Ｘ０ＲＪは排他的論理和を示す。
のリップル・アダー・セルの桁上げ入力となる。表１に
ＰＡＳＣＡＬ風の言語で書かれた、Ｎビット・リップル
・アダーの論理動作を説明するプログラムを示す。なお
、表１のプログラムにおいて「＋」は論理和、［・」は
論理積、［Ｘ０ＲＪは排他的論理和を示す。
ｏｒ
表 １
＝Ｏｔｏ Ｎ−Ｉ Ｄ□ ＢＥ（ｄＮＫ（１）二Ａｆ
ｉ ） ＋ Ｂ（ｉ ）Ｇ（ｉ ）二人（１）・Ｂ（１
） Ｐｆｉ）＝ Ａｆｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝Ｇ（ｉ） ＋ （Ｋ（ｉ） ・Ｃ１ｎ（ｉ））二Ｃ４
ｎ（ｉ＋］） Ｄ（ｉｌ ＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ 加算器を実現するために、リップル・アダー：；２は、
例えば４つのリップル・アダー・セルから成るブロック
で構成されている。４つの高速加算器の各ブロックは、
第２図に示すように、ゲートが付加されており、このゲ
ートによりにビット（すなわち、ＯＲゲートＫ （ｉ）
の出力）が全て”１パの時、前段のブロックからの桁上
げ出力がこのフロックを素通りして次段のブロックに伝
搬される。
ｉ ） ＋ Ｂ（ｉ ）Ｇ（ｉ ）二人（１）・Ｂ（１
） Ｐｆｉ）＝ Ａｆｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ（ｉ）
＝Ｇ（ｉ） ＋ （Ｋ（ｉ） ・Ｃ１ｎ（ｉ））二Ｃ４
ｎ（ｉ＋］） Ｄ（ｉｌ ＝ Ｐ（ｉ） ＸＯＲＣ１ｎ（ｉ）ｎｄ 加算器を実現するために、リップル・アダー：；２は、
例えば４つのリップル・アダー・セルから成るブロック
で構成されている。４つの高速加算器の各ブロックは、
第２図に示すように、ゲートが付加されており、このゲ
ートによりにビット（すなわち、ＯＲゲートＫ （ｉ）
の出力）が全て”１パの時、前段のブロックからの桁上
げ出力がこのフロックを素通りして次段のブロックに伝
搬される。
桁上げ先見加算器は比較的高速であり、Ｍ ＯＳ回路で
安価に構成できる。
安価に構成できる。
他の方法として、１．Ｒ，Ｅ、 トランザクションズ畳
オン・エレクトロニック・コンピューターズ（Ｉ 、
Ｒ、Ｅ 、 Ｔ ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ ）誌１９６０
年６月号、第２２６頁に、スフランスキー（５ｋｌａｎ
ｓｋｙ ）氏により「条件付き和による加算論理」とし
て発表された条件付き相加算器がある。
オン・エレクトロニック・コンピューターズ（Ｉ 、
Ｒ、Ｅ 、 Ｔ ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ ）誌１９６０
年６月号、第２２６頁に、スフランスキー（５ｋｌａｎ
ｓｋｙ ）氏により「条件付き和による加算論理」とし
て発表された条件付き相加算器がある。
条件付き和加算は非常に高速で動作するのだが。
上述の比較的低速の加算に較べて非常に多くの口シック
を必要とする。その結果、条件付き和加算はピット当り
の価格が非常に高いものとなってしまう。事実、この方
法は広範囲には使用されていない。
を必要とする。その結果、条件付き和加算はピット当り
の価格が非常に高いものとなってしまう。事実、この方
法は広範囲には使用されていない。
上記した様に、従来から桁上げ伝搬加算を実行するため
に種々の桁上げ方式が使用されている。
に種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピュータにと
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高価なものであった。
ってはしばしば遅すぎるものであったり、或は期待され
るよりもはるかに複雑かつ高価なものであった。
本発明は上述の従来方式の欠点を除去し、高速かつ実現
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
容易な条件付き桁上げ加算用の高速桁上げ方式を提供す
ることを目的とする。
本発明を適用した加算器は中間桁上げ信号を発生するセ
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
して行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
ルの直列接続構成となっている。従ってこれら各ビット
対の中間桁上げ信号は連続する段を独立して次々と伝搬
して行くことができる。従って本発明によれば、公知例
と比較して全加算器の遅延時間を減少させることができ
ると共に、回路の複雑さを比較的低くおさえることがで
きる。
本発明はまた増分器（ｉｎｃｒｅｍｅｎｔｏｒ ）やプ
ライオリティ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
ライオリティ・エンコーダにも応用できる。これらの応
用例についても以下で説明する。
本発明の高速桁上げ方式はセルの種類が比較的少なくて
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明によ
れば、絶対速度が速い回路を実現することが出来ると共
にバイポーラ又はｈｔ ｏ ｓ技術のいずれによりＬＳ
Ｉを製造した場合でも、設計上の複雑化を抑えて安価に
構成することができる。
すむので、任意長の加算器、増分器又はプライオリティ
・エンコーダを構成する場合には以下に図示する様に規
則的に容易に結合することができる。従って本発明によ
れば、絶対速度が速い回路を実現することが出来ると共
にバイポーラ又はｈｔ ｏ ｓ技術のいずれによりＬＳ
Ｉを製造した場合でも、設計上の複雑化を抑えて安価に
構成することができる。
以下、図面によって本発明の詳細な説明する。
以下では、条件付き桁上げ加算と呼ばれている桁上げ伝
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、Ｂを開示している。これら２つの加
算器Ａ、Ｂの構成は両方とも加算器以外にも増分器やプ
ライオリティ・エンコーダにも適用できることが後述す
る説明により理解できるだろう。表２に於て、公知の方
式と本発明を用いた条件付き桁上げ加算器との比較を示
した。表２に於て、加算器の速度は全加算を実行するの
に必要なゲート遅延段数によって示しである。表２に示
したデータは３２ビツト加算器の場合である。
搬加算を実行するために本発明の高速桁上げ方式を用い
た２つの加算器Ａ、Ｂを開示している。これら２つの加
算器Ａ、Ｂの構成は両方とも加算器以外にも増分器やプ
ライオリティ・エンコーダにも適用できることが後述す
る説明により理解できるだろう。表２に於て、公知の方
式と本発明を用いた条件付き桁上げ加算器との比較を示
した。表２に於て、加算器の速度は全加算を実行するの
に必要なゲート遅延段数によって示しである。表２に示
したデータは３２ビツト加算器の場合である。
第３Ａ図及び第３Ｂ図は本発明の第１実施例である条件
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（０でも良い）の継続セル、及びエンド・
セルである。
付き桁上げ加算器Ａを示す図であり、表３は条件付き桁
上げ加算器Ａに関連する論理式である。第３Ａ図には３
種の異なるセルが示されている。それらはスタート・セ
ル、任意の数（０でも良い）の継続セル、及びエンド・
セルである。
第３Ｂ図は、９ビツト加算器の場合のセル構成例を示す
図である。この実施例に於て、各ブロックは２〜４個の
１ビツト・セルを備えている。すなわちブロックＯに２
つのセル、ブロックｌに３つのセル、そしてブロック２
に４つのセルを備えている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート−セル、°ビット番号３は継続（ｃｏｎｔｉ
ｎｕｅ ）セル、そしてビット番号４はエンド・セルで
ある。
図である。この実施例に於て、各ブロックは２〜４個の
１ビツト・セルを備えている。すなわちブロックＯに２
つのセル、ブロックｌに３つのセル、そしてブロック２
に４つのセルを備えている。例えば、第２ブロツク（ｊ
＝１ ） は３つのセルを備えており、ビット番号２
はスタート−セル、°ビット番号３は継続（ｃｏｎｔｉ
ｎｕｅ ）セル、そしてビット番号４はエンド・セルで
ある。
表
リップル・７ダー
桁上げ先見加算器
条件付ぎ相加算器
条件付ぎ桁上げ加算器Ａ
条件付ぎ桁上げ加算器Ｂ
表
全加算器に対して：
Ｃｉｎブロック（Ｑ） ＝ Ｃｉｎ加算器各ブロックｊ
Ｋ対して： Ｃｉｎ ｏ（ｏｌ ： ０ Ｃｉｎ １（０） ＝ １ Ｃｏｕｔブロックｌ） ＝Ｃｏｕｔ Ｏ（ｉｍａｘ）＋
（Ｃｏｕｔ １ （ｉ ｍａｘ ） ｍ Ｃｉｎ ７’
ｏ ツク（ｊ）〕＝Ｃ１ｎブロック（ｊ＋１ ） ブロック」の各ビット１に対して： Ｋ （ｉ） −＝ Ａ （ｉ） ＋ ８ （＋）Ｇ（ｉ
） ＝ Ａｆｉ）・Ｂ（１） Ｐ ｆｉ） ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ Ｃｏｕｔ ｏ（１＝Ｇ（ｉ）＋ ＣＫ（ｉ） −Ｃ、ｉｎ Ｏ（
ｉ） ）＝ＣｉｎＯ（ｉｌ１） １（ｉｌ＝ Ｇ（ｉｌ＋（Ｋ （ｉｌ ・Ｃｉｎ １
（ｉ） 〕＝Ｃ１ｎｌ（ｉ −ト ｌ ） Ｃｉｎ（ｉ）＝Ｃｉｎ ｏ＜ｉｌ＋ （： Ｃｉｎ ｌ
（υａｃＩｎブロック（Ｊ））Ｄ（ｉｌ−＝ Ｐ（ｉ）
ＸＯＲＣ１ｎ（ｉｌ基本的に、各ブロックに於て（例え
ばＪ二〇〜２に於て）２つのリップル桁上げ出力Ｃｏｕ
ｔ ０（ｉｌ及びＣｏｕｔ １（ｉｌ が発生される
。各ブロックのスタト・セルに於て桁上げ人力Ｃ１ｎＱ
及びＣ団１はそれぞれ“Ｏパ及び”１″と定義されてい
ることに注意されたい。この２つの桁上げ出力Ｃｏｕｔ
は現在のブロックに入力された桁上げ入力Ｃｉｎブロッ
ク（Ｊ）と結合することにより現在のブロックの桁上げ
出力Ｃｏｕｔ ブロック（Ｊ）を発生する。Ｊ＝Ｏ〜
２の全てのブロックでそれらの２つの桁上げの連鎖（Ｃ
ｏｕｔＯ−Ｃｉｎ Ｏ及びＣｏｕｔｌ −Ｃｉｎ １
）が同時に次々と伝搬される。ブロック０は最初にその
桁上げ出力を発生１−１そしてブロック１に伝搬すへそ
の後、桁上げが各ブロックを「飛び越す」ためにはゲー
ト１段分の遅延しか必要ない。よって、条件付き桁上げ
加算器Ａにおいては、桁上げ伝搬遅延時間を号車にした
場合、ブロックの大きさ、すなわちビット長は、ブロッ
ク番号」の増加につれて等差数列的（すなわち２．３．
４．・・・・・・等）に増加するから、全遅延時間はオ
ペランドのビット長の平方根にほぼ比例して増加する。
Ｋ対して： Ｃｉｎ ｏ（ｏｌ ： ０ Ｃｉｎ １（０） ＝ １ Ｃｏｕｔブロックｌ） ＝Ｃｏｕｔ Ｏ（ｉｍａｘ）＋
（Ｃｏｕｔ １ （ｉ ｍａｘ ） ｍ Ｃｉｎ ７’
ｏ ツク（ｊ）〕＝Ｃ１ｎブロック（ｊ＋１ ） ブロック」の各ビット１に対して： Ｋ （ｉ） −＝ Ａ （ｉ） ＋ ８ （＋）Ｇ（ｉ
） ＝ Ａｆｉ）・Ｂ（１） Ｐ ｆｉ） ＝ Ａ（ｉ） ＸＯＲＢ（ｉ）Ｃｏｕｔ Ｃｏｕｔ ｏ（１＝Ｇ（ｉ）＋ ＣＫ（ｉ） −Ｃ、ｉｎ Ｏ（
ｉ） ）＝ＣｉｎＯ（ｉｌ１） １（ｉｌ＝ Ｇ（ｉｌ＋（Ｋ （ｉｌ ・Ｃｉｎ １
（ｉ） 〕＝Ｃ１ｎｌ（ｉ −ト ｌ ） Ｃｉｎ（ｉ）＝Ｃｉｎ ｏ＜ｉｌ＋ （： Ｃｉｎ ｌ
（υａｃＩｎブロック（Ｊ））Ｄ（ｉｌ−＝ Ｐ（ｉ）
ＸＯＲＣ１ｎ（ｉｌ基本的に、各ブロックに於て（例え
ばＪ二〇〜２に於て）２つのリップル桁上げ出力Ｃｏｕ
ｔ ０（ｉｌ及びＣｏｕｔ １（ｉｌ が発生される
。各ブロックのスタト・セルに於て桁上げ人力Ｃ１ｎＱ
及びＣ団１はそれぞれ“Ｏパ及び”１″と定義されてい
ることに注意されたい。この２つの桁上げ出力Ｃｏｕｔ
は現在のブロックに入力された桁上げ入力Ｃｉｎブロッ
ク（Ｊ）と結合することにより現在のブロックの桁上げ
出力Ｃｏｕｔ ブロック（Ｊ）を発生する。Ｊ＝Ｏ〜
２の全てのブロックでそれらの２つの桁上げの連鎖（Ｃ
ｏｕｔＯ−Ｃｉｎ Ｏ及びＣｏｕｔｌ −Ｃｉｎ １
）が同時に次々と伝搬される。ブロック０は最初にその
桁上げ出力を発生１−１そしてブロック１に伝搬すへそ
の後、桁上げが各ブロックを「飛び越す」ためにはゲー
ト１段分の遅延しか必要ない。よって、条件付き桁上げ
加算器Ａにおいては、桁上げ伝搬遅延時間を号車にした
場合、ブロックの大きさ、すなわちビット長は、ブロッ
ク番号」の増加につれて等差数列的（すなわち２．３．
４．・・・・・・等）に増加するから、全遅延時間はオ
ペランドのビット長の平方根にほぼ比例して増加する。
従って条件付き桁上げ加算器Ａは桁上げ先見加算器と比
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５％の性能の向上を得ることができる
。同様に、条件付き桁上げ加算器Ａは１ビツト・セルに
よって構成されており、他の高速化技術の様な複数ビッ
トにまたがっているセルを使用してはいない。このこと
により、実現が容易でかつチップ面積の使用効率が良好
である規則なレイアウトを持つ集積回路を作ることがで
きる。
較して、表２かられかる様にビット当りの素子を１７％
増加するのみで２５％の性能の向上を得ることができる
。同様に、条件付き桁上げ加算器Ａは１ビツト・セルに
よって構成されており、他の高速化技術の様な複数ビッ
トにまたがっているセルを使用してはいない。このこと
により、実現が容易でかつチップ面積の使用効率が良好
である規則なレイアウトを持つ集積回路を作ることがで
きる。
本発明の高速桁上げ方式を用いた第２の実施例である、
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで２＊＊ｊ′は２
ｊを表わす。
条件付き桁上げ加算器Ｂを第４図に示し、またその動作
を示すＰＡＳＣＡＬ風の言語で書かれたプログラムを表
４に示す。表４のプログラムはオペランド長がＮビット
の場合について示しており、またここで２＊＊ｊ′は２
ｊを表わす。
この実施例の構成は条件付き桁上げ加算器Ａ（第３Ａ図
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃｉｎ Ｏ＝ １及びＣ１ｎ１＝１と見なされ、桁上げ
出力がそれに従って演算される。
及び第３Ｂ図）と類似しており、また同様にして入力は
Ｃｉｎ Ｏ＝ １及びＣ１ｎ１＝１と見なされ、桁上げ
出力がそれに従って演算される。
表 ４
Ｆｏｒ ｉ−Ｑ Ｉｏ （Ｎ−１） Ｄｏ
ＢＥＣ）ＩＮＣｏｕ（０（０，１）−Ａ（ｉｆ−Ｂ（ｉ
ｒ−ＧｆｉｌＣｏｕ＋ １ （０，ｉ ）−Ａｆｉｌ
＋ Ｂｆｉｌ −ＫｆｉｌＰ（ｉｌ −
Ａｌｉｌ ＸＯＲＢｆｉｎｄ Ｆｏｒ Ｊ−Ｉ Ｉｏ ＬＯＧ２Ｎ Ｗ−２本＊」 ｒ）Ｏ ＥＧＩＮ Ｆｏｒ Ｋ −Ｏｔｏ （Ｎ／Ｗ−１）ＬＯ−Ｋ”Ｗ Ｌｌ −＜Ｋ’Ｗ＋Ｗ／２ ） Ｌ２− ＜Ｋ＊Ｗ＋Ｗ） Ｄ。
ＢＥＣ）ＩＮＣｏｕ（０（０，１）−Ａ（ｉｆ−Ｂ（ｉ
ｒ−ＧｆｉｌＣｏｕ＋ １ （０，ｉ ）−Ａｆｉｌ
＋ Ｂｆｉｌ −ＫｆｉｌＰ（ｉｌ −
Ａｌｉｌ ＸＯＲＢｆｉｎｄ Ｆｏｒ Ｊ−Ｉ Ｉｏ ＬＯＧ２Ｎ Ｗ−２本＊」 ｒ）Ｏ ＥＧＩＮ Ｆｏｒ Ｋ −Ｏｔｏ （Ｎ／Ｗ−１）ＬＯ−Ｋ”Ｗ Ｌｌ −＜Ｋ’Ｗ＋Ｗ／２ ） Ｌ２− ＜Ｋ＊Ｗ＋Ｗ） Ｄ。
ＢＥＣ）ＩＮ
Ｆｏｒ ｉ −（ＬＯ）
ｔｏ（Ｌｌ −１）ＤＯ
ＥＧ４Ｎ
ＣＯＩＩｔｏ（Ｊ。
ＣｏｕＬｌ（ｊ
ｉ ） −ＣｏｕｔＯ（ｉ−１，ｉ ）ｉ）−Ｃ
ｏｕｔｌ（ｉ−１，ｉ） ｎｄ Ｆｏｒ ｉ −（Ｌｌ） ｔｏ （Ｌ２−１） ＤＯ
ＢＥ（）ＩＮＣｏｕｔＯ（ｊ。
ｏｕｔｌ（ｉ−１，ｉ） ｎｄ Ｆｏｒ ｉ −（Ｌｌ） ｔｏ （Ｌ２−１） ＤＯ
ＢＥ（）ＩＮＣｏｕｔＯ（ｊ。
Ｃｏｕｔ Ｊ （ｊ。
）−ＣｏｕｔＯ（ｉ−１，ｉ）＋（Ｃｏｕｔ１ （ｉ
−１・ＣｏｕｔＯ（ｊ−Ｌ Ｌｌ−１） ）ｉ） −Ｃ
ｏｕｔ Ｏ（ｊ−１，ｉ ）＋（Ｃｏｕ＋ １ （ｉ−
１゜・Ｃｏｕｔ １ （ｊ−２，Ｌｌ−１））） Ｊｎｄ Ｃｉｎ（０１−Ｇｉｎ加算器 Ｋ −ＬＯＧ２へ Ｆｏｒ ｉ −Ｏｔｏ （Ｎ−１） ＤＯＥＧＩＮ ｎｄ Ｃｏｕｔ加算器−Ｃ１ｎ（Ｎ） 第４図に於て、各ステージは各ビットから発生される桁
上げ出力ＣｏｕｔＯ（ｊ 、 ｉ ）及びＣｏｕｔｌ（
Ｊ、’）を、そのビットへの桁上げ入力がそれぞれ”０
″及び“１°゛であると仮定して発生する−０但し、ｊ
”はステージ番号であり”１゛はビット番号であるとす
る。この目的は、ビットのブロック全体に対して下位か
ら与えられる桁上げ入力がそれぞれ”０”及び“１°′
であるとして各ビットに対する桁上げ入力な発生するた
めである。連続する各ステージはこの機能を実行すると
ともに、またこのブロック用の桁上げ出力Ｃｏｕｔ １
及びＣｏｕｔ Ｏを発生する。
−１・ＣｏｕｔＯ（ｊ−Ｌ Ｌｌ−１） ）ｉ） −Ｃ
ｏｕｔ Ｏ（ｊ−１，ｉ ）＋（Ｃｏｕ＋ １ （ｉ−
１゜・Ｃｏｕｔ １ （ｊ−２，Ｌｌ−１））） Ｊｎｄ Ｃｉｎ（０１−Ｇｉｎ加算器 Ｋ −ＬＯＧ２へ Ｆｏｒ ｉ −Ｏｔｏ （Ｎ−１） ＤＯＥＧＩＮ ｎｄ Ｃｏｕｔ加算器−Ｃ１ｎ（Ｎ） 第４図に於て、各ステージは各ビットから発生される桁
上げ出力ＣｏｕｔＯ（ｊ 、 ｉ ）及びＣｏｕｔｌ（
Ｊ、’）を、そのビットへの桁上げ入力がそれぞれ”０
″及び“１°゛であると仮定して発生する−０但し、ｊ
”はステージ番号であり”１゛はビット番号であるとす
る。この目的は、ビットのブロック全体に対して下位か
ら与えられる桁上げ入力がそれぞれ”０”及び“１°′
であるとして各ビットに対する桁上げ入力な発生するた
めである。連続する各ステージはこの機能を実行すると
ともに、またこのブロック用の桁上げ出力Ｃｏｕｔ １
及びＣｏｕｔ Ｏを発生する。
第４図のステージ４に示される様に、各ビットに対して
の！＃終的′な桁上げ入力（表４のＣｏｕｔＱ（ｋ、ｉ
）及びＣｏｕｔｌ（ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ人力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣ１ｎ（ｉ＋１） ）を
選択する。そしてこの選択された桁上げ入力は適切なＰ
ピッ）Ｐ（０）〜Ｐ（７）と排他的論理和がとられ最終
的な和Ｄ（０）〜Ｄ（７）が発生されることを示してい
る。
の！＃終的′な桁上げ入力（表４のＣｏｕｔＱ（ｋ、ｉ
）及びＣｏｕｔｌ（ｋ、 ｉ ））が発生された段階で
、加算器に対しての桁上げ人力Ｃｉｎ が各ビットに対
する正しい桁上げ入力（表４のＣ１ｎ（ｉ＋１） ）を
選択する。そしてこの選択された桁上げ入力は適切なＰ
ピッ）Ｐ（０）〜Ｐ（７）と排他的論理和がとられ最終
的な和Ｄ（０）〜Ｄ（７）が発生されることを示してい
る。
第４図から理解できるように、条件付き桁上げ加算器Ｂ
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
と条件付き桁上げ加算器Ａとの主要な違いは次の様であ
る。条件付き桁上げ加算器Ｂに於ては、ブロックの大き
さは２の累乗で増加する、すなわち等比数列的に増加す
るものであるが、条件付き桁上げ加算器Ａのブロックの
大きさは上記した様に等差数列的に増加する。従って条
件付き桁上げ加算器Ｂの全遅延時間は加算されるビット
数の２を底とした対数に比例する。
条件付き桁上げ加算器Ａ、Ｂの桁上げは増分器やプライ
オリティｅエンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ピット−３ピツト・エンコ
ーダ又は１０ピット−４ビツト・エンコーダ）ものであ
る。
オリティｅエンコーダのいずれを構成する場合でも適用
することができる。増分器はＮビットで表わされる数に
１を加える回路であり、プライオリティ・エンコーダは
Ｎビット入力中の最優先（最上位）ビットをコード化し
た出力を発生する（例えば８ピット−３ピツト・エンコ
ーダ又は１０ピット−４ビツト・エンコーダ）ものであ
る。
第５図に条件付き桁上げ加算器ＢＫおける桁上げを用い
た増分器を示した増分器においては加算における第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これらをゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるに、Ｇ、Ｐは以下の様になる。
た増分器を示した増分器においては加算における第２の
入力Ｂ（０）〜Ｂ（７）を使用しないので、これらをゼ
ロにセットすることができる。このとき第４図のステー
ジＯで発生されるに、Ｇ、Ｐは以下の様になる。
Ｋ＝Ａ −Ｂ＝Ｏ
Ｇ＝Ａ＋Ｂ＝Ａ
Ｐ ＝Ａ ＸＯＲＢ ＝Ａ
同様に、増分器を常にイネーブル状態にしておく場合に
は、Ｃｉｎ信号を”１°′にセットすることができる。
は、Ｃｉｎ信号を”１°′にセットすることができる。
この様にして、第４図に示した条件付き桁上げ加算器Ｂ
から増分器としては論理的に冗長なゲータを全て除去す
ることにより、第５図に示した増分器を構成することが
できる。これと同様の冗長ゲートの除去方法を用いて、
第３Ａ図の条件付き桁上げ加算器Ａを基に構成したもの
が第６図に示した増分器である。第３Ａ図及び第３Ｂ図
に示した加算器と同様に、第６図の継続セルは各ブロッ
クに於て必要なだけ何回でも使用することができる。
から増分器としては論理的に冗長なゲータを全て除去す
ることにより、第５図に示した増分器を構成することが
できる。これと同様の冗長ゲートの除去方法を用いて、
第３Ａ図の条件付き桁上げ加算器Ａを基に構成したもの
が第６図に示した増分器である。第３Ａ図及び第３Ｂ図
に示した加算器と同様に、第６図の継続セルは各ブロッ
クに於て必要なだけ何回でも使用することができる。
第７図は条件付き桁上げ加算器Ｂの高速桁上げ方式を用
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（７）入力は“Ｏ″にセットされており、桁上げ信号
は“１゛°にセットされている。
いた８ビット−３ビツト・プライオリティ・エンコーダ
を示す図である。上記した増分器と同様に、Ｂ（０）〜
Ｂ（７）入力は“Ｏ″にセットされており、桁上げ信号
は“１゛°にセットされている。
この実施例に於ては１桁上げ入力は「イネーブル」とし
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて”Ｏ”が与えられ
ているのである）。各出力セルは３状態バツフア３０を
備えており、対応するゲート４０によりイネーブルとさ
れる。最初の４行の論理素子により、８ビツト入力Ａ（
力〜Ａ（１０１のうち、１°′となっている最上位ビッ
トに対応するバッファ３０のみがイネーブルされること
が保証されている。各出力セルの各３状態バツフア３０
への入力は各演算子入力のビット番号に対応する適切に
２進重み付けされた信号と結線されている。この様に、
各３状態バツフア３０は並列接続された３個のバッファ
で構成されており、３ビツト出力の３本のエンコード出
力線を形成している。各３状態バツフア３０のイネーブ
ル時の出力の設定は、Ａ （０）桁は０，０．０に、Ａ
（１）桁は０゜０，１に、等々、Ａ（７）桁の１．１．
１に至る迄セットされている。そして各３状態バツフア
への３ビツト入力のうち最下位の入力に対応する８個の
・；ツファ（各桁から１つずつ）の出力は共通接続され
エンコー）”（０）出力を形成し、中間重み付けされた
（すなわち重み２）入力に対応する８個のバッファ（各
桁から１つずつ）は共通接続されエンコード（１）出力
を形成し、そして最上位入力に対応する８個のバッファ
（各桁から１つずつ）は共通接続されエンコード（２）
出力を形成している。そしてこれら３本のエンコード・
ラインは８ビット−３ビツト・エンコーダ機能を実行す
るための適切に重み付けされた出力を供給し、適切にイ
ネーフル望の優先順位を示す数を供給する。上記した増
分器と同様にして、各ビットに対して適切な数の３桁上
げ加算器Ａを基に第８図に示したグライオｉ）ティ・エ
ンコーダを構成することができる。二の場合にも、第８
図に示した継続セルは各ブロックに於て必要に応じて何
回も使用できる。
て示されており、本プライオリティエンコーダをイネー
ブル状態にしておく都合上反転されている。（つまりイ
ネーブル端子は実際にはアースされて”Ｏ”が与えられ
ているのである）。各出力セルは３状態バツフア３０を
備えており、対応するゲート４０によりイネーブルとさ
れる。最初の４行の論理素子により、８ビツト入力Ａ（
力〜Ａ（１０１のうち、１°′となっている最上位ビッ
トに対応するバッファ３０のみがイネーブルされること
が保証されている。各出力セルの各３状態バツフア３０
への入力は各演算子入力のビット番号に対応する適切に
２進重み付けされた信号と結線されている。この様に、
各３状態バツフア３０は並列接続された３個のバッファ
で構成されており、３ビツト出力の３本のエンコード出
力線を形成している。各３状態バツフア３０のイネーブ
ル時の出力の設定は、Ａ （０）桁は０，０．０に、Ａ
（１）桁は０゜０，１に、等々、Ａ（７）桁の１．１．
１に至る迄セットされている。そして各３状態バツフア
への３ビツト入力のうち最下位の入力に対応する８個の
・；ツファ（各桁から１つずつ）の出力は共通接続され
エンコー）”（０）出力を形成し、中間重み付けされた
（すなわち重み２）入力に対応する８個のバッファ（各
桁から１つずつ）は共通接続されエンコード（１）出力
を形成し、そして最上位入力に対応する８個のバッファ
（各桁から１つずつ）は共通接続されエンコード（２）
出力を形成している。そしてこれら３本のエンコード・
ラインは８ビット−３ビツト・エンコーダ機能を実行す
るための適切に重み付けされた出力を供給し、適切にイ
ネーフル望の優先順位を示す数を供給する。上記した増
分器と同様にして、各ビットに対して適切な数の３桁上
げ加算器Ａを基に第８図に示したグライオｉ）ティ・エ
ンコーダを構成することができる。二の場合にも、第８
図に示した継続セルは各ブロックに於て必要に応じて何
回も使用できる。
ＩＥＩ図は従来技術にかかるリップル・アダーの１ビツ
ト分を示す回路図、第２図は従来技術にかかる桁上げ先
見加算器を示す回路図、第３Ａ図は本発明の高速桁上げ
方式を用いた加算器な示す回路図、第３Ｂ図は第３Ａ図
の加算器のビット長を拡張した場合の構成を例示するブ
ロック図、第４図は本発明の高速桁上げ方式を用いた別
の加算器を示す回路図、第５図及び第６図は本発明の高
速桁上げ方式を用いた増分器を示す回路図、第７図及び
第８図は本発明の高速桁上げ方式を用いたフライオリテ
ィ・エンコーダを示す回路図であろうＡ、 Ｂ ：オペ
ランド、 Ｄ：和、
ト分を示す回路図、第２図は従来技術にかかる桁上げ先
見加算器を示す回路図、第３Ａ図は本発明の高速桁上げ
方式を用いた加算器な示す回路図、第３Ｂ図は第３Ａ図
の加算器のビット長を拡張した場合の構成を例示するブ
ロック図、第４図は本発明の高速桁上げ方式を用いた別
の加算器を示す回路図、第５図及び第６図は本発明の高
速桁上げ方式を用いた増分器を示す回路図、第７図及び
第８図は本発明の高速桁上げ方式を用いたフライオリテ
ィ・エンコーダを示す回路図であろうＡ、 Ｂ ：オペ
ランド、 Ｄ：和、
Claims (1)
- 【特許請求の範囲】 Ｎ桁のオペランドに増分演算を行なう増分回路において
、 下記の（Ａ）ないし（Ｃ）： （Ａ）複数の第１のセル手段を有する１つの入力行：前
記第１のセル手段の各々は前記オペランドから第１の桁
を受け入れて、第１の論理出力信号を後続の行中の隣接
するセル手段に与える；（Ｂ）複数の第２、第３、第４
のセル手段を有する複数の中間行： （Ｂ−１）前記第２のセル手段は直前の行中の隣接する
セル手段からの論理出力信号を自行中の隣接するセル手
段へ渡し、前記直前の行中の前記隣接するセル手段から
の前記論理出力信号を後続の行中の隣接するセル手段へ
渡す； （Ｂ−２）前記第３のセル手段は直前の行中の隣接する
セル手段からの論理出力信号と自行中の隣接するセル手
段からの論理出力信号を組み合わせて第１の桁上げの出
力信号を後続の行中の隣接するセル手段に与える； （Ｂ−３）前記第４のセル手段は直前の行中の隣接する
セルからの論理出力信号を後続の行中の隣接するセル手
段へ渡す； （Ｃ）複数の第５のセル手段を有する１つの出力行：前
記第５のセル手段は自行中の隣接するセル手段からの論
理出力信号の内の１つと、第２の桁上げの入力信号と、
前記入力行中の前記第１のセル手段からの前記第１の論
理出力信号の内の選択されたものとを組み合わせて最終
的な増分された桁出力を生成する； を設け、 前記複数の中間行は前記入力行と前記出力行との間に結
合され、 １番目の中間行においては、前記第２、第３、及び第４
のセル手段の内の選択されたものがＲポジション毎に繰
り返されるように配置されており、前記１番目の中間行
に結合された２番目の中間行においては、前記第２、第
３、及び第４のセル手段の内の選択されたものがＳポジ
ション毎に繰り返されるように配置されており、 前記２番目の中間行に結合された３番目の中間行におい
ては、前記第２、第３、及び第４のセル手段の内の選択
されたものがＴポジション毎に繰り返されるように配置
されており、 前記繰り返しの長さ（Ｒ、Ｓ、Ｔ）は中間行の番号が１
つ大きくなる毎に２倍になる幾何数列を形成する ことを特徴とする増分回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41080782A | 1982-08-23 | 1982-08-23 | |
| US410807 | 1995-03-27 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Division JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229320A true JPH03229320A (ja) | 1991-10-11 |
| JPH0467212B2 JPH0467212B2 (ja) | 1992-10-27 |
Family
ID=23626312
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
| JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
| JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
| JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
| JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Country Status (3)
| Country | Link |
|---|---|
| JP (6) | JPS5957343A (ja) |
| DE (1) | DE3326388A1 (ja) |
| GB (3) | GB2127187B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | ２入力加算器 |
| JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
| EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
| US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
| US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
| JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
| US6527748B1 (en) | 1998-08-17 | 2003-03-04 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
| US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
| DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| GB1143886A (ja) * | 1966-10-13 | |||
| GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
| GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
-
1983
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2130771B (en) | 1986-02-12 |
| JPH0467212B2 (ja) | 1992-10-27 |
| JPH0467211B2 (ja) | 1992-10-27 |
| JPH0450614B2 (ja) | 1992-08-14 |
| GB2127187A (en) | 1984-04-04 |
| JPH03228122A (ja) | 1991-10-09 |
| DE3326388C2 (ja) | 1993-04-01 |
| JPH0450615B2 (ja) | 1992-08-14 |
| GB8306208D0 (en) | 1983-04-13 |
| JPH03228120A (ja) | 1991-10-09 |
| JPH03229321A (ja) | 1991-10-11 |
| GB2127187B (en) | 1986-03-05 |
| JPH0366693B2 (ja) | 1991-10-18 |
| GB2130774A (en) | 1984-06-06 |
| JPH0467213B2 (ja) | 1992-10-27 |
| DE3326388A1 (de) | 1984-02-23 |
| JPH03228121A (ja) | 1991-10-09 |
| GB2130771A (en) | 1984-06-06 |
| GB8330888D0 (en) | 1983-12-29 |
| GB8330889D0 (en) | 1983-12-29 |
| JPS5957343A (ja) | 1984-04-02 |
| GB2130774B (en) | 1986-02-12 |
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