JP2885402B2

JP2885402B2 - 並列形全加算器の桁上げ伝搬回路

Info

Publication number: JP2885402B2
Application number: JP63147821A
Authority: JP
Inventors: 源助後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1999-04-26
Anticipated expiration: 2014-04-26
Also published as: US5025409A; EP0351059B1; KR930006517B1; KR910001534A; EP0351059A2; DE68928469T2; DE68928469D1; JPH01315824A; EP0351059A3

Description

【発明の詳細な説明】〔概要〕並列形全加算器の桁上げ伝搬回路、特に、ディジタル
論理回路により並列形全加算器を構成する場合において
桁上げ信号を下位桁から上位桁へ高速に伝搬させるため
の回路の構成に関し、桁上げに要する伝搬遅延を最小限にとどめ、それによ
って演算処理をより高速に行うことを目的とし、下位桁から順次上位桁へ信号を伝搬させる主経路と該
主経路に対して設けられた少なくとも１個のバイパスと
を備え、前記バイパス上に第１のトランスファゲート及
び該第１のトランスファゲートのオン・オフを制御する
第１の制御回路を設けると共に、前記主経路上に複数の
桁上げブロックを設け、該複数の桁上げブロックのうち
前記バイパスの終点から見て直ぐ下位桁側に設けられた
桁上げブロックは、第２のトランスファゲート及び該第
２のトランスファゲートのオン・オフを制御する第２の
制御回路を有し、他の桁上げブロックはそれぞれ、第３
のトランスファゲート及び該第３のトランスファゲート
のオン・オフを制御する第３の制御回路を有しており、
前記主経路上の各桁上げブロックにおいて第３の制御回
路は、当該桁上げブロックの被加算値Ai及びBi、但しｉ
は桁番号、の排他的論理和が１の時は対応する第３のト
ランスファゲートをオン状態にし、前記排他的論理和が
０の時は当該第３のトランスファゲートをオフ状態に
し、前記バイパス上の第１の制御回路は、バイパスすべ
き主経路内の桁上げ制御信号が全て１である時は前記第
１のトランスファゲートをオン状態にして主経路上に桁
上げ信号を出力し、それ以外の時は当該バイパスをディ
セーブル状態にし、前記主経路上の第２の制御回路は、
前記バイパス上の第１のトランスファゲートがオン状態
の時に、前記第２のトランスファゲートをオフ状態にす
るように構成する。

〔産業上の利用分野〕

本発明は、並列形全加算器の桁上げ伝搬回路に関し、
特に、ディジタル論理回路により並列形全加算器を構成
する場合において桁上げ信号を下位桁から上位桁へ高速
に伝搬させるための回路の構成に関する。

近年、LSI技術の進展に伴い、32ビット以上の多ビッ
ト並列形全加算器をLSI化して高速処理を行う要求が高
まっている。このため、マンチェスタ形桁上げ伝搬回路
にバイパスを設けて高速の加算器を構成する方法が提案
されているが、同時処理すべきビット数が多くなると、
この方法でも信号遅延が無視できなくなる。そのため、
より高速化を図ることができるバイパス設定方式が望ま
れている。

〔従来の技術、および発明が解決しようとする課題〕

従来の全加算器の桁上げ伝搬方式として、例えば第８
図に示されるように、トランスファゲート（またはトラ
ンスミッションゲート;TG）を多段直結した回路を桁上
げ伝搬回路とするマンチェスタ形桁上げ処理回路にバイ
パスを設けて高速化を図る方式が知られている。この場
合、トランスファゲートとして、ＰチャンネルMOSFETと
ＮチャネルMOSFETが並列に接続された構成が採用されて
いる。また、図中、Ａは４ビット分の全加算器が含まれ
る正論理の桁上げブロック、Ｂは４ビット分の全加算器
が含まれる負論理の桁上げブロックを示す。この方式
は、他の処理方式に比べて少ない素子数で高速動作を実
現できるので、主としてマイクロプロセッサ等に組込ま
れて利用されているが、次の点に改良の余地がある。

桁上げ伝搬バイパスが２入力ナンドゲートまたは２入
力ノアゲートの入力端で終端しているため、ナンドゲー
トまたはノアゲート自体の信号伝搬遅延がトランスファ
ゲートを通過するのに要する遅延（トランスファゲート
１段当たりτ_０とする）に加算されて桁上げ伝搬時間が
長くなる。

桁上げ信号伝搬のクリティカル・パスにおける遅延
（τ_Ｃとする）は、第４桁で発生した桁上げ信号が第26
桁に伝搬するまでの時間、すなわち τ_Ｃ＝２（３τ_０＋τ_Ｉ）＋３（τ_０＋τ_Ｉ）＋（τ_０＋τ_０）−τ_Ｉ＝10τ_Ｏ＋４τ_Ｉ＋τ_Ｄ、ただし、τ_Ｉおよびτ_Ｄはそれぞれインバータ、２入
力ナンドゲートの１個当たりの遅延時間、で表される
が、バイパスの設定を工夫することによってこの遅延時
間τ_Ｃをより短縮できる余地が残されている。

本発明者の研究によると（第９図参照）、特にゲート
長が1.5μｍ以下のCMOS素子を用いて回路を構成する場
合、トランスファゲートの直結段数は３段以下が望まし
く、４段以上の直結連鎖回路（第５図（ｃ）参照）は、
トランスファゲートのオン抵抗とソース・ドレイン拡散
容量の影響で信号波形が鈍り、遅延時間の増大、消費電
力の増加等をもたらすとの結論を得ている。なお、第９
図のデータは、1.3μm CMOS素子を用いてSPICEシミュレ
ーションを行った時の結果に基づくものである。

第８図の構成では、各桁へ伝搬する桁上げ信号の正負
に応じて正論理と負論理を混用して各桁の加算出力を得
ているが、正負両方の論理を同一回路内で混用すること
は設計時に無用の混乱をひきおこし、かつ、回路製作後
の故障解析、検証等が複雑になるので好ましくない。

上述した〜の課題のうちおよびについては、
本発明者は以前に対応策を提案した（特願昭63−6275
号）。そこで、本発明はその対応策を利用することで残
るおよびの課題について新たな対応策を提供するも
のである。

すなわち、本発明の目的は、上述した従来技術におけ
る課題に鑑み、桁上げに要する伝搬遅延を最小限にとど
め、それによって演算処理をより高速に行うことができ
る並列形全加算器の桁上げ伝搬回路を提供することにあ
る。

〔課題を解決するための手段〕

上述した従来技術における課題を解決するために、本
発明によれば、下位桁から順次上位桁へ信号を伝搬させ
る主経路と該主経路に対して設けられた少なくとも１個
のバイパスとを備え、前記バイパス上に第１のトランス
ファゲート及び該第１のトランスファゲートのオン・オ
フを制御する第１の制御回路を設けると共に、前記主経
路上に複数の桁上げブロックを設け、該複数の桁上げブ
ロックのうち前記バイパスの終点から見て直ぐ下位桁側
に設けられた桁上げブロックは、第２のトランスファゲ
ート及び該第２のトランスファゲートのオン・オフを制
御する第２の制御回路を有し、他の桁上げブロックはそ
れぞれ、第３のトランスファゲート及び該第３のトラン
スファゲートのオン・オフを制御する第３の制御回路を
有しており、前記主経路上の各桁上げブロックにおいて
第３の制御回路は、当該桁上げブロックの被加算値Ai及
びBi、但しｉは桁番号、の排他的論理和が１の時は対応
する第３のトランスファゲートをオン状態にし、前記排
他的論理和が０の時は当該第３のトランスファゲートを
オフ状態にし、前記バイパス上の第１の制御回路は、バ
イパスすべき主経路内の桁上げ制御信号が全て１である
時は前記第１のトランスファゲートをオン状態にして主
経路上に桁上げ信号を出力し、それ以外の時は当該バイ
パスをディセーブル状態にし、前記主経路上の第２の制
御回路は、前記バイパス上の第１のトランスファゲート
がオン状態の時に、前記第２のトランスファゲートをオ
フ状態にすることを特徴とする並列形全加算器の桁上げ
伝搬回路が提供される。

また、上記の構成において少なくとも３個のバイパス
を有している場合に、このうち２個のバイパスを互いに
重複しないように設けると共に、該２個のバイパスの一
方の内部に始点を有し且つ他方の内部に終点を有するよ
うに更にバイパスを設けたことを特徴とする並列形全加
算器の桁上げ伝搬回路が提供される。

〔作用〕

上述した本発明に係る桁上げ伝搬回路の構成によれ
ば、バイパスがオン状態になった時に該バイパスの終点
から見て直ぐ下位桁側にある主経路上の桁上げ信号伝達
回路をオフ状態に制御しているので、バイパスを経由し
た信号と主経路をリップル的に伝搬してきた信号との競
合を回避することができる。従って、従来形に見られた
ようなナンドゲート、ノアゲート等の多入力組み合わせ
回路を、桁上げ信号伝搬経路内に用いる必要がないの
で、該ゲート自体の信号伝搬遅延の分だけ桁上げ伝搬に
要する時間を短縮することができる（従来形のの課題
の解決）。

また、少なくとも３個のバイパスを有している場合に
は、互いに重複しないように設定された２つのバイパス
の一方の内部に始点を有し、他方の内部に終点を有する
付加的なバイパスを設けているので、クリティカル・パ
スにおける桁上げ信号伝達回路（トランスファゲート）
の通過段数を減らすことが可能となる。それによって、
桁上げ信号の伝搬遅延が小さくなり、高速処理が実現さ
れ得る（従来形のの課題の解決）。

なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。

〔実施例〕

本発明の好適な実施例の理解に先立ち、本発明による
並列形全加算器の桁上げ伝搬回路の基本形態について第
１図〜第４図を参照しながら説明する。

第１図において、＃１、＃２、……、は桁上げ信号が
伝搬する主経路、＃１′、＃２′、……、は桁上げ信号
が伝搬するバイパスを示し、１および２は桁上げ信号を
下位桁から上位桁へ伝達するための桁上げ信号伝達回路
であって、第２図および第３図に示されるように、Ｐチ
ャネルMOSFETとＮチャネルMOSFETが並列に接続されてな
るトランスファゲート（TG）を用いて構成されている。
また、1a、1bおよび2aはそれぞれ対応のトランスファゲ
ート１、２をオン・オフ制御するための回路（TG制御回
路）である。

第２図には第１図における１桁分の桁上げブロック
（トランスファゲート１およびTG制御回路1a）の回路構
成が示される。TG制御回路1aはトランスファゲート３を
含んでおり、該トランスファゲート３は、トランスファ
ゲート１がオフ制御された時に、上位桁へ伝搬させる信
号、すなわち桁上げ信号C_i＝A_i・B_iを発生する機能を有
している。ここで、A_i、B_iはそれぞれｎビットの２進数
Ａ、Ｂを加算する場合の第ｉ桁の値を示す。TG制御回路
1aは、A_iとB_iの排他的論理和A_iB_i（桁上げ制御信号P_i
とする）が“1"の時にはトランスファゲート１への入力
信号C_i-1を上位桁へ伝搬させるためにトランスファゲー
ト１をオン状態に設定し、P_iが“0"の時には信号C_i-1の
上位桁への伝搬を阻止するためにトランスファゲート１
をオフ状態にする。基本的には、トランスファゲート１
のｎ段直結回路により、桁上げ信号の上位桁へのリップ
ル伝搬経路、すなわち主経路が構成される。

第３図には第１図における１桁分の桁上げブロック
（トランスファゲート１、２およびTG制御回路1b、2a）
の回路構成が示される。TG制御回路1bは、TG制御回路1a
とほぼ同じ回路構成を有しているが、主経路上のトラン
スファゲート１の出力側にバイパス上のトランスファゲ
ート２の出力側が接続されているので、該トランスファ
ゲート２がオン状態の時はトランスファゲート１をオフ
状態にする制御回路（ナンドゲート４に相当）が含まれ
ている点が異なる。このような制御回路の導入により、
バイパスを経由した信号と主経路をリップル的に伝搬し
てきた信号との競合を回避することができる。TG制御回
路2aは、バイパスすべき経路内の桁上げ制御信号P_k（ｋ
＝ｊ、ｊ＋１、………、ｉ＋ｍ−２、ｊ＋ｍ−１）がす
べて“1"である時にはトランスファゲート２をオン状態
にしてバイパスをイネーブル状態（以下、この状態をバ
イパスのオン状態と称する）にし、それ以外の時にはバ
イパスをディセーブル状態（以下、この状態をバイパス
のオフ状態と称する）にする。

第１図を参照すると、通常のバイパス＃１′および＃
２′の他に第３のバイパス＃３′が付加されている。こ
の付加バイパス＃３′は、同図に明示されるように、互
いに重複しない２つのバイパス＃１′および＃２′に対
してその一方のバイパス（＃１′）の内部に始点を有
し、もう一方のバイパス（＃２′）の内部に終点を有す
るように設定されている。このような付加的バイパスを
設けることは、クリティカル・パスにおけるトランスフ
ァゲートの通過段数を減らすことに寄与するものであ
る。これによって、桁上げ信号の伝搬遅延を小さくし、
処理の高速化を図ることができる。つまり、TG制御回路
1bの導入によって従来形のの課題を解決し、付加的バ
イパス＃３′の導入によっての課題を解決することが
できる。

また、第３図に示されるように、バイパスの終点を主
経路上の点とのワイヤド・オアで実現し、かつ、終点の
直ぐ下位桁側にある主経路上のトランスファゲート１
を、バイパスがオン状態になった時にオフにすること
で、従来形に見られたようなナンドゲート、ノアゲート
等の回路を桁上げ信号伝搬回路から排除している。以
下、ワイヤド・オア接続時に主経路をオフ状態にする必
要性について、第４図を参照しながら説明する。

第４図の構成では、主経路として第ｊ桁から第ｉ桁ま
で桁上げ信号を伝搬する経路と、第ｊ桁〜第ｉ桁をすべ
てバイパスする経路とが図示されている。第１図〜第３
図の構成では波形整形用のインバータは省略されている
が、従来形におけるの課題を解決するためには主経路
上に必要に応じてインバータを挿入する必要がある。第
４図の場合、I_j-1とI_i-1の２つのインバータがあるもの
とする。今仮に、P_iが“0"で、P_j、P_j+1、……、P_i-1が
すべて“0"であるものとすると、図の＃１、＃２、＃
１′のトランスファゲート１および２はすべてオフ状態
となり、回路の出力信号C_iは、トランスファゲート３
（第３図参照）がオン状態となるので、第ｉ桁の桁上げ
発生信号A_i・B_iとなる。A_i、B_i、C_j-1、C_i-1もすべて
“0"であるものとする。次に、或るタイミングでP_j、P
_j+1、……、P_i-1、P_iがすべて“1"になり、C_j-1も“1"
になったものとする。図のように＃２のトランスファゲ
ート１の制御信号がP_i、_ｉそのものであったとする
と、主経路上の第ｊ桁から第ｉ桁までのトランスファゲ
ートは一斉にオン状態になり、P_i′＝１となるので、＃
１′のトランスファゲート２も少し遅れてオン状態にな
る。

回路出力C_iは、最初に＃２のトランスファゲート１が
オンになるのでI_i-1の出力C_i-1が通過して伝搬するが、
前の状態の値であるので“0"を保持する。一方、＃１′
のトランスファゲート２がオンすると、C_j-1（＝“1"）
の信号がインバータI_j-1から供給されてくるので、出力
の接点Ｑにおいて“0"の信号と“1"の信号とが競合して
しまう。この競合は、前の状態を保持しようとするイン
バータI_i-1と新しい状態を供給しようとするインバータ
I_j-1の２つのインバータの間の競合であるので、インバ
ータI_j-1の電流駆動能力をインバータI_i-1のそれより相
当大きくするか、もしくは＃２のトランスファゲート１
のオン抵抗に比べて＃１′のトランスファゲート２のオ
ン抵抗を小さく設定すれば、その影響をキャンセルする
ことは可能である。しかしながら、信号C_j-1が第ｊ桁〜
第（ｉ−１）桁へリップル伝搬してインバータI_i-1の出
力C_i-1が“0"から“1"へ反転した後でないと完全に競合
を排除することはできないので、結局、バイパスを設け
た効果が薄れる。

従って、バイパス上のトランスファゲートがオンした
時に、その直後にそのバイパスの終点とワイヤド・オア
で接続されている下位桁側の主経路上のトランスファゲ
ートをオフ状態にすれば、このような競合を排除するこ
とが可能となる。３重以上のバイアスを使用して桁上げ
伝搬経路を設定する場合も、或るバイパス上のトランス
ファゲートがオンした時に、その出力側にワイヤド・オ
アで接続されている内バイアスと主経路の直ぐ下位桁側
のトランスファゲートをオフにするように設定しておけ
ば、競合の問題は起こらない。以上のように、第３図に
示されるような回路構成を用いることにより、１つ以上
のバイパスを主経路にワイヤド・オア接続することで設
定することができ、ート、ノアゲート等の多入力組み合
わせ回路を桁上げ信号伝搬回路から排除することができ
る。

次に、バイパスの設け方に関する新方式の作用につい
て説明する。従来形において多重バイパスを設ける場
合、バイパスの経路を完全な入れ子形式、すなわち中の
バイパスが外のバイパスに完全に包含されるような形
式、になるようにしている。この方式は回路が規則的に
なるという利点を有しているが、その反面、バイパスの
数を増やして伝搬経路の短縮を図るのに限度がある。例
えば、第８図の例示では４桁毎のバイパスを３ブロック
毎にバイパスする２重バイパスを設け、10段のトランス
ファゲートを通過する時間が最長となっているが、この
外バイパスの外にもう１つバイパスを設けてもクリティ
カル・パスは短縮されない。

しかしながら、本発明の基本形態として第１図に示さ
れるように、同一レベルの２つのバイパス＃１′および
＃２′の一方（＃１′）の内部に始点を有し、かつ他方
（＃２′）の内部に終点を有するようなバイパス＃３′
を併用すれば、クリティカル・パスを短縮することがで
きる。このようなバイパスが有効なのは、入れ子形式で
の２重以上のバイパスを設けた桁上げ信号伝搬のクリテ
ィカル・パスが最外バイパスの２つ以上にまたがる場合
が多いからである。

次に、本発明の好適な実施例について第５図〜第７図
を参照しながら説明する。

第５図は本発明の一実施例を説明するための図で、
（ａ）は32ビット並列形全加算器の桁上げ伝搬回路の模
式的な構成、（ｂ）は（ａ）における４桁毎の桁上げブ
ロックの回路構成、（ｃ）は（ｂ）と対比させた従来形
の桁上げブロックの回路構成、をそれぞれ示す。

４桁毎の桁上げブロックは、第２図および第３図の
１、1aおよび１、1bの回路を計４個直結して構成したも
のであり、波形整形用のインバータも明示している。各
桁のTG制御回路1aおよび1bは、説明の簡単化のため、桁
上げ発生信号生成回路部分を省略して示されている。第
５図（ａ）のバイパスにおいてで示される記号は、第
３図の２、2aの回路をまとめて示したものである。第５
図（ｂ）において、P_iは第ｉ桁目の２進信号A_iとB_iの排
他的論理和A_iB_iを表し，第ｉ〜（ｉ＋２）桁は１、1a
の回路を適用し、第（ｉ＋３）桁は１、1bの回路を適用
している。４桁のバイパスに３個のインバータを使用し
ているのは、従来形におけるの課題を解決するためで
あり、かつ回路各部の負荷分散を有効に行うためであ
る。同じくの課題を解決するために、各桁の和信号S_i
＝A_iB_iC_i-1を求める回路を、C_i-1の信号がそのまま
得られる桁とその反転信号▲▼_１が得られる桁で
使い分ける必要があるが、桁上げ伝搬それ自体には直接
関係しないので、その説明は省略する。

第５図（ａ）のバイパスの設け方は＃11のバイパスの
他は従来の場合と同じであるが、この＃11のバイパスを
設けることにより、通過すべきトランスファゲートの数
を最大10から９に減じることができる。このように、ク
リティカルとなる経路に１〜数個のバイパスを付加する
ことによってトランスファゲートの通過段数を減らすこ
とが可能となる。この場合、付加すべきバイパスは、入
れ子方式で設けたバイパスの最外バイパスの１つの内部
に始点を有し、他の１つの内部に終点を有するものとな
る。

第５図（ａ）の構成によれば、クリティカル・パスの
遅延時間τ_C0は、トランスファゲート１段当たりの遅延
時間をτ_０、インバータ１個当たりの遅延時間をτ_１と
すると、τ_C0＝５（τ_０＋τ_Ｉ）＋２（２τ_０＋τ_Ｉ）
＋２τ_Ｉ＝９τ_０＋９τ_Ｉとなる。第９図に示されるよ
うに、トランスファゲートを２段直結した後インバータ
で反転する方式（トランスファゲートの直列接続段数が
２）は、トランスファゲートを４段直結した後インバー
タで反転する方式（トランスファゲートの直列接続段数
が４）に比して10％以上高速である。すなわち、２（▲
▼）＜（▲▼）である。従っ
て、τ_０、τ_Ｉが同じであるならば、前者の方式を利用
する本方式の方が従来形に比べて高速処理を実験するこ
とができる。従来方式の場合のクリティカル・パスにお
ける遅延時間τ_Ｃは、前述したようにτ_Ｃ＝２（３τ_０
＋τ_Ｉ）＋３（τ_０＋τ_Ｉ）＋（τ_０＋τ_Ｄ）−τ_Ｉ＝
10τ_０＋４τ_Ｉ＋τ_Ｄである。▲▼＞３
（▲▼）およびτ_Ｄ−τ_Ｉ＞τ_Ｉを考慮する
と、τ_Ｃ＞10（▲▼）となるのに対し、τ_C0
＜９（▲▼）＋２τ_Ｉであるから、第５図
（ａ）、（ｂ）に示される実施例の回路は従来形に比し
て約１段分の桁上げ伝搬遅延の短縮化を図ることができ
る。

第６図（ａ）および（ｂ）は本発明の他の実施例の構
成を模式的に示す図で、それぞれ64ビット並列形全加算
器に対し、３重バイパスまで許容する前提げクリティカ
ル・パスの減少を図った桁上げ伝搬回路の構成を示す。

同図（ａ）の構成は、３桁毎にバイパス１個を設ける
ブロックによって主経路を構成し、そのバイパスを３つ
毎にバイパスする経路＃１〜＃７の他に、その外側バイ
パスの２つ以上に亘って設けたバイパス＃８〜＃10によ
り、最長経路で11段のトランスファゲートを通過するよ
うにしたものである。同様に（ｂ）の構成は、２桁毎に
バイパス１個を設けるブロックと３桁毎にバイパス１個
を設けるブロックの組み合わせによって主経路を構成
し、そのバイパスを３つ毎にバイパスする経路＃１〜＃
８の他に、その外側バイパスの２つ以上に亘って設けた
バイパス＃９〜＃12により、最長経路で10段のトランス
ファゲートを通過するようにしたものである。

第７図（ａ）〜（ｃ）は本発明のさらに他の実施例の
構成を模式的に示す図で、それぞれ64ビット並列形全加
算器に対し、４重バイパスまで許容する前提でクリティ
カル・パスの減少を図った桁上げ伝搬回路の構成を示
す。

同図（ａ）の構成は、３桁毎にバイパス１個を設ける
ブロックによって主経路を構成し、そのバイパスを３つ
毎にバイパスする経路＃１〜＃７の他に、その外側バイ
パスの２つ以上に亘って設けたバイパス＃８と、さらに
その外側バイパスの２つ以上に亘って設けたバイパス＃
９とにより、最長経路で10段のトランスファゲートを通
過するようにしたものである。同様に（ｂ）の構成は、
４桁毎にバイパス１個を設けるブロックによって主経路
を構成し、そのバイパスを３つ毎にバイパスする経路＃
１〜＃５の他に、その外側バイパスの２つ以上に亘って
設けたバイパス＃６および＃７と、さらにその外側バイ
パスの２つ以上に亘って設けたバイパス＃８とにより、
最長経路で10段のトランスファゲートを通過するように
したものである。また、（ｃ）の構成は、２桁毎にバイ
パス１個を設けるブロックと３桁毎にバイパス１個を設
けるブロックの組み合わせによって主経路を構成し、そ
のバイパスを３つ毎にバイパスする経路＃１〜＃８の他
に、その外側バイパスの２つ以上に亘って設けたバイパ
ス＃９および＃10と、さらにその外側バイパスの２つ以
上に亘って設けたバイパス＃11および＃12とにより、最
長経路で９段のトランスファゲートを通過するようにし
たものである。

このように、バイパスの多重度を大きくすることによ
ってクリティカル・パスにおけるトランスファゲートの
通過段数を減らすことが可能となるが、多重度が大きく
なると、素子数が増加することはもちろんのこと、トラ
ンスファゲートの制御信号の発生の遅延が大きくなって
処理速度が改善され難くなる。それ故、64ビット以下の
場合には、処理速度と付加素子数の関係から３重バイパ
ス程度が妥当であろう。

〔発明の効果〕

以上説明したように本発明によれば、桁上げ伝搬のク
リティカル・パスを短縮し、高速桁上げ処理が可能とな
るため、従来形に比して、高速の加算器を小規模な付加
回路の増設により構成することができる。

【図面の簡単な説明】

第１図は本発明による並列形全加算器の桁上げ伝搬回路
の基本形態の構成を模式的に示す図、第２図（ａ）および（ｂ）は第１図における桁上げブロ
ックの一構成例を示す図で、（ａ）は回路図、（ｂ）は
模式図、第３図（ａ）および（ｂ）は第１図における桁上げブロ
ックの他の構成例を示す図で、（Ａ）は回路図、（ｂ）
は模式図、第４図は第３図の回路の作用を説明するための図、第５図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの図で、（ａ）は32ビット並列形全加算器の桁上げ伝
搬回路の構成を模式的に示す図、（ｂ）は（ａ）におけ
る４桁毎の桁上げブロックの構成を示す回路図、（ｃ）
は（ｂ）に対応する従来形の桁上げブロックの構成を示
す回路図、第６図（ａ）および（ｂ）は本発明の他の実施例の構成
を模式的に示す図で、（ａ）は３重バイパスを有し且つ
３桁ブロックによって構成された64ビット用の桁上げ伝
搬回路の構成を示す図、（ｂ）は３重バイパスを有し且
つ３桁ブロックおよび２桁ブロックによって構成された
64ビット用の桁上げ伝搬回路の構成を示す図、第７図（ａ）〜（ｃ）は本発明のさらに他の実施例の構
成を模式的に示す図で、（ａ）は４重バイパスを有し且
つ３桁ブロックによって構成された64ビット用の桁上げ
伝搬回路の構成を示す図、（ｂ）は４重バイパスを有し
且つ４桁ブロックによって構成された64ビット用の桁上
げ伝搬回路の構成を示す図、（ｃ）は４重バイパスを有
し且つ３桁ブロックおよび２桁ブロックによって構成さ
れた64ビット用の桁上げ伝搬回路の構成を示す図、第８図は従来形の一例としての32ビット並列形全加算器
の桁上げ伝搬回路の構成を示す回路図、第９図は桁上げ伝搬回路に用いられるトランスファゲー
ト（TG）の直列接続段数と性能との関係を示す図、である。（符号の説明）１、２……桁上げ信号伝達回路（トランスファゲート:T
G）、 1a、1b、2a……TGのオン・オフ制御回路、＃１、＃２、……、……主経路、＃１′、＃２′、……、……バイパス。

Claims

(57)【特許請求の範囲】

【請求項１】下位桁から順次上位桁へ信号を伝搬させる
主経路（＃1,＃2,…）と該主経路に対して設けられた少
なくとも１個のバイパス（＃１′，＃２′，…）とを備
え、前記バイパス上に第１のトランスファゲート（２）及び
該第１のトランスファゲートのオン・オフを制御する第
１の制御回路（2a）を設けると共に、前記主経路上に複
数の桁上げブロックを設け、該複数の桁上げブロックの
うち前記バイパスの終点から見て直ぐ下位桁側に設けら
れた桁上げブロックは、第２のトランスファゲート
（１）及び該第２のトランスファゲートのオン・オフを
制御する第２の制御回路（1b）を有し、他の桁上げブロ
ックはそれぞれ、第３のトランスファゲート（１）及び
該第３のトランスファゲートのオン・オフを制御する第
３の制御回路（1a）を有しており、前記主経路上の各桁上げブロックにおいて第３の制御回
路は、当該桁上げブロックの被加算値Ai及びBi、但しｉ
は桁番号、の排他的論理和が１の時は対応する第３のト
ランスファゲートをオン状態にし、前記排他的論理和が
０の時は当該第３のトランスファゲートをオフ状態にし
て当該桁上げブロックで発生する桁上げ発生信号（Ai・
Bi）を主経路上に送出し、前記バイパス上の第１の制御回路は、バイパスすべき主
経路内の桁上げ制御信号が全て１である時は前記第１の
トランスファゲートをオン状態にして主経路上に桁上げ
信号を出力し、それ以外の時は当該バイパスをディセー
ブル状態にし、前記主経路上の第２の制御回路は、当該桁上げブロック
の被加算値Ai及びBiの排他的論理和が１の時は対応する
第２のトランスファゲートをオン状態にし、前記排他的
論理和が０の時は当該第２のトランスファゲートをオフ
状態にして当該桁上げブロックで発生する桁上げ発生信
号（Ai・Bi）を主経路上に送出し、前記バイパス上の第
１のトランスファゲートがオン状態の時には、その時点
での前記排他的論理和の値にかかわりなく前記第２のト
ランスファゲートをオフ状態にすることを特徴とする並
列形全加算器の桁上げ伝搬回路。
【請求項２】２個以上のバイパスが多重設定されて同一
の終点を有するように設けられている場合に、最外バイ
パスがオン状態になった時に該最外バイパスの終点に接
続されているすべての内バイパスおよび主経路の直ぐ下
位桁側にあるトランスファゲートをオフ状態に制御する
ことを特徴とする請求項１に記載の並列形全加算器の桁
上げ伝搬回路。
【請求項３】少なくとも３個のバイパスを有している場
合に、このうち２個のバイパスを互いに重複しないよう
に設けると共に、該２個のバイパスの一方の内部に始点
を有し且つ他方の内部に終点を有するように更にバイパ
スを設けたことを特徴とする請求項１に記載の並列形全
加算器の桁上げ伝搬回路。