DE3700991A1 - Digitaler uebertragsvorgriffsaddierer - Google Patents

Description

Die Erfindung bezieht sich auf das Gebiet von digitalen Addierern und insbesondere auf ein Übertragsvorgriffs- bzw. Parallelübertragschema (carry lookahead scheme) in einem Addierer.

Kern jedes Computers oder Mikroprozessors ist die Arithmethik- Logik-Einheit (ALU). Eine primäre Funktion jeder ALU ist deren Befähigung zur Addition digitaler Zahlen. Eine Addierschaltung in der ALU liefert die Mittel zur Kombination von zwei Zahlen und zum Erzeugen einer Summe.

Ein typischer Halbaddierer addiert zwei Ziffern und bildet eine Summe sowie einen Übertrag. Ein Volladdierer nimmt einen einlaufenden Übertrag an und addiert den einlaufenden Übertrag, wobei eine Summe und ein Ausgabeübertrag erzeugt werden. Der Ausgabeübertrag dient als Eingabeübertrag zum nächst höher bewerteten Bit. Eine sequentielle Kopplung von individuellen Volladdierern ergibt einen kompletten Addierer, und die Größe des Addierers wird durch die Anzahl von in Kaskade geschalteten Stufen bestimmt. Bei einem einfachen Serienübertragsaddierer (ripple adder) ist jedoch die Verarbeitungszeit durch die Notwendigkeit erhöht, einen Übertrag in der vorausgehenden Stufe vor der Durchführung der Addition in der aktuellen Stufen zu erzeugen.

Um diesen Mangel auszuräumen, wurden Vorgriffsschaltungen entwickelt. Eine typische Vorgriffsschaltung betrachtet eine gewisse Anzahl von zu addierenden Bits und erzeugt einen Ausgabeübertrag vor der Addition dieser Bits zur Ableitung einer Summe. Daher kombiniert eine typische bekannte Schaltung zwei von vier Bits in eine Stufe und entwickelt einen Ausgabeübertrag für die nächste Stufe vor der Erzeugung einer Summe in der Stufe. Die Vorgriffsschaltung reduziert das Erfordernis des Durchlaufs (rippling) durch jede Bitposition und reduziert dadurch die Prozeß- bzw. Verarbeitungszeit. Leider werden Vorgriffsschaltungen ziemlich groß (sizeable), wenn die Anzahl von Bits in einer Stufe erhöht wird. Daher war es bekannte Praxis, die Anzahl von Bits auf vier pro Stufe zu beschränken.

Die Erfindung beschreibt ein verbessertes Schema der Kombination unregelmäßiger Gruppierungen von Übertragsvorgriffen- bzw. Parallelüberträgen (carry lookaheads) zur Optimierung der Übertragung eines Übertrags. Durch Gruppierung von mehr Bits im Zentrum und weniger Bits an den Extremstellen wird eine raschere Übertragsausbreitung erreicht. Wenn höhere Bitprozessoren verwendet werden, z. B. 32-Bit-Prozessoren heutiger Technologie, stellt eine Übertragsausbreitungsverzögerung in der ALU einen beschränkenden Faktor für die Verarbeitungsgeschwindigkeit dar. Zweck der Erfindung ist die Reduktion der Übertragsausbreitungsverzögerung.

Die Erfindung beschreibt ein Verfahren zur Kombination von Bits in einer ungleichmäßigen Gruppierung für eine Vorgriffsschaltung. Durch Gruppierung von mehr Bits (Konzentration) in den Zentrumstufen und weniger Bits (Verdünnung) an den Extremstellen, wird eine raschere Übertragsausbreitung im Vergleich zu bekannten Gruppierungen erreicht. Eine Verbesserung von 25% in der Prozeßzeit wird gegenüber gegenüber Gruppierungen bei einem 32-Bit-Prozessor erreicht. Obwohl die Erfindung in ihrer Anwendung auf eine 32-Bit-Gruppierung beschrieben wird, sind andere mögliche Kombinationen ebenfalls erreichbar. Ferner kann die Erfindung auf gewöhnliche Addierschaltungen angewendet werden und ist nicht notwendigerweise auf ALU-Schaltungen beschränkt.

Die Hauptaufgabe der Erfindung besteht also darin, eine optimale Gruppierung von Bits in einem Übertragsvorgriffs- bzw. Paralleladdierer (carry lookahead adder) anzugeben. Die Erfindung dient außerdem der Verkürzung der Prozeßzeit einer ALU in einem Prozessor.

Im folgenden wird die Erfindung anhand der Zeichnung näher erläutert. In der Zeichnung zeigen:

Fig. 1 einen bekannten Serienübertragsaddierer;

Fig. 2 einen bekannten Übertragsvorgriffsaddierer;

Fig. 3 die herkömmliche Praxis der Gruppierung von vier Bits für jede Übertragsvorgriffsschaltung;

Fig. 4 eine bekannte Darstellung der Funktionsweise eines Übertragsvorgriffs- bzw. Parallelübertragsaddierers; und

Fig. 5 eine Darstellung der uneinheitlichen Gruppierung nach der vorliegenden Erfindung.

Beschrieben wird ein verbessertes Schema für Übertragsvorgriffe (carry lookaheads). Die bekannte Methode wird zunächst erörtert, um die Grundlage anzugeben, auf der die vorliegende Erfindung aufbaut. Die Erfindung erwuchs aus der Notwendigkeit, die Geschwindigkeit eines 32-Bit-Prozessors zur erhöhen, bei dem ein Demultiplex-32-Bit-Bus Verwendung findet. Frühere Übertragsvorgriffsgruppierungen verwendeten einheitliche Gruppierungen, gewöhnlich von vier Bits, als Resultat der TTL- Technologie. Die Erfindung, die für aktuelle Halbleiterpackungsdichten besonders geeignet ist, verkürzt die Verarbeitungsgeschwindigkeit beträchtlich.

Im folgenden wird auf Fig. 1 Bezug genommen, in der ein bekannter Serienübertragsaddierer gezeigt ist. Ein vollständiger 32-Bit-Addierer addiert zwei 32-Bit-Zahlen A und B sowie einen Eingabeübertrag 11 und erzeugt eine Summe und einen Ausgabeübertrag 12. Eine Bit-Null-Addierstufe 10 nimmt Bit A ₀ 13, B ₀ 14 und Eingabeübertrag (C ₀) 11 auf und erzeugt das Bit Null der Summe S ₀ 15 und den Übertrag C ₁ 16 für die nächste Bitstufe 17. Die Stufe 17 führt die gleiche Folge von Operationen an den zweiten Bits (A ₁, B ₁) 18 und 19 durch und erzeugt S ₁ 20 und C ₂ 21. Die Folge wird 32 mal wiederholt, worauf C _OUT (C32) 12 erzeugt wird. Wenn jede Stufe eine t-Periode zur Durchführung der Operation benötigt, erzeugt die bekannte 32-Bit-Übertragsmethode einen Ausgabeübertrag 12 in 32t-Perioden.

Fig. 2 zeigt einen bekannten 32-Bit-Addierer, bei dem ein Vorgriffsschema verwendet wird. Jede Bitstufe 22 enthält jetzt eine PG (Ausbreitungs/Erzeugungs)-Schaltung 23. Jede PG-Schaltung 23 liefert ein Ausbreitungssignal 24 und erzeugt ein Signal 25 entsprechend der folgenden Wahrheitstabelle:

Gn = An Bn (Gleichung 1)
Pn = An ⊕ Bn (Gleichung 2)
und eine Summe 26 nach der Gleichung
S _n = A _n ⊕ B _n ⊕ C _n (Gleichung 3)

wenn P _n = 1 wird jeder Eingabeübertrag zum Ausgabeübertrag übertragen, unabhängig von dem Wert von G _n . Wenn P _n = 0, so bestimmt der Wert G _n den Ausgabeübertrag unabhängig von dem Wert des Eingabeübertrags. Das Ausbreitungssignal 24 und das Erzeugungssignal 25 sind im Stande der Technik bekannt, und es wurden viele Schaltungen zur Erzeugung dieser beiden Signale konzipiert.

Die Vorgriffsschaltung 30 akzeptiert Ausbreitungs- und Erzeugungssignale 24 und 25 aus den Bit-Null bis Bit-Drei-Stufen 30, 31, 32 und 33 sowie Eingabeübertrag (C ₀) 34. Die Schaltung 30 erzeugt intern ihre eigenen Gruppe P und Gruppe G-Signale entsprechend der folgenden Wahrheitstabelle:

Gg = G ₁ + P ₃ G ₂ + P ₃ P ₂ G ₁ + P ₃- P ₂ P ₁ G ₀ (Gleichung 4)
Pg = P ₃ P ₂ P ₁ P ₀ (Gleichung 5)

Die Schaltung 30 erzeugt danach ein Ausgangssignal 35, das dem Ausgabeübertrag C ₄ von Stufe 33 äquivalent ist, wobei C ₄ bestimmt wird durch

C _n = G _n-1 + P _n-1 G _n-2 + P _n--1 P _n-2 G _n-3 + . . . + P _n-1 P _n-2 . . .P _o -C _o (Gleichung 6)

und

C ₄ = G ₃ + P ₃ G ₂ + P ₃ P ₂ G ₁ + P _-3 P ₂ P ₁ G _o + P ₃ P ₂ P ₁ P _o C _o (Gleichung 7)

was äquivalent ist zu

C ₄ = G _g + P _g C ₀ (Gleichung 8)

Durch Verwendung einer Vorgriffsschaltung 30 wird ein Ausgabeübertragswert für einen Block gleichzeitig mit der Berechnung der Summenwerte für diesen Block (Stufen 30-33) berechnet.

Fig. 3 zeigt eine Gruppierung für vier Bits pro Vorgriffsblock 40. In einem 32-Bit-Addierer sind acht Blöcke zur Erzeugung eines Ausgabeübertrags 41 notwendig. Jeder Block 40 koppelt einen Übertrag 42 wellenartig zum nächst höher bewerteten Block. Da die Vorgriffsblöcke 40 gleichzeitig mit der Summieroperation in den Bitstufen Übertragsbestimmungen ausführen, wird die Übertragsausgabe 41 viel schneller als bei der Serien- bzw. Wellenkonfiguration gemäß Fig. 1 erzeugt. Da außerdem jeder Block 40 parallel arbeiten kann, bestimmt der begrenzende Faktor die für die Ausbreitung eines Übertrags durch die Übertragsvorgriffsschaltung benötigte Zeitdauer.

Im folgenden wird auf Fig. 4 Bezug genommen, in der eine bessere Darstellung der vollständigen Funktionsweise eines Vorgriffsblocks 40 gezeigt ist. Jeder Block 40 ist eine 4-Bit- Gruppierung ähnlich der Darstellung in Fig. 3. Der Übertrag 42 von jedem Block wird durch einen intern erzeugten Funktionswert (Gg) 45 oder einen übertragenen Wert (Pg) 46 bestimmt, wobei C _out = Gg + Pg C _i ). Bitaddierer 44 für jedes Bit sind gekoppelt in Vierergruppen für jeden Vorgriff gezeigt. Daher tritt der längste Welleneffekt (ripple effect) auf, wenn sich ein Eingabeübertrag C ₀ 47 durch alle acht Vorgriffsblöcke 40 ausbreiten muß. Jedesmal dann, wenn eine Übertragsausbreitung (Pg) zu Null wird, wird die Übertragsausbreitungskette beendet.

In einem Falle, bei dem C ₀ 47 = 1 und C ₃₂ ebenfalls = 1 ist, bleibt der Ausbreitungsweg durch acht vollständige Vorgriffsblöcke 40 ununterbrochen (unter der Annahme, daß ein Eingabeübertrag C ₀ 47 durch jede Vorgriffsstufe übertragen wird). Wenn die Verzögerung für jeden Vorgriff eine L-Zeitperiode ist, so ist die gesamte Ausbreitungsverzögerung t = 8L.

Tatsächlich tritt der ungünstigste Fall dann ein, wenn der Übertrag an der Ausgabebitstufe 0 auftritt und an der Ausgabebitstufe 30 endet. Der für den ungünstigsten Fall geltende Übertragsausbreitungsweg ist durch die Pfeile 48 dargestellt. Da die Stufen 0 und 31 den Übertrag nicht übertragen (P ₀ = P ₃₁ = 0), muß der Übertrag durch Bitaddierer für Bits 1, 2, 3, 28, 29 und 30 durchlaufen. Auch muß der Übertrag durch Vorgriffsblöcke 2 bis 7 (6 Blöcke) übertragen werden. Wenn daher die Verzögerung für jeden Bitaddierer zum Übertragen eines Übertrags eine Zeitperiode B ist, so ergibt sich die gesamte Ausbreitungsverzögerung zu:

T = 3B + 6L + 3B
Wenn B = L, dann T = 12B.

Obwohl Vorgriffsschaltungen von mehr als vier Bits möglich sind, wird die Logikschaltung, wie durch Gleichung (6) gezeigt, kompliziert. Auch während der frühen Phasen der Konstruktion integrierter Schaltungen trugen übliche TTL-Baugruppen vier Bitaddierer pro Baugruppe. Daher wurde eine 4-Bit- Vorgriffsschaltung in einer einzigen Baugruppe bzw. auf einem Chip zur Ergänzung der vier Bitaddierer gewählt. Dieser Trend hat sich bis heute fortgesetzt.

Die Erfindung erwuchs aus dem Bedarf an einem schnelleren 32-Bit-Mikroprozessor, der in einem einzigen Halbleiterchip einbezogen ist. Wegen der Speichertechnologie hoher Packungsdichte war die tatsächliche Anzahl von Bits in einer Bitgruppierung kein Problem für die Packung, ausgenommen der Tatsache, daß eine große Anzahl von Bits pro Gruppe zu einer komplizierten Schaltung führte, die dem Zweck eines Vorgriffs zuwiderlief.

Fig. 5 zeigt die Erfindung im Betrieb. Der 32-Bit-Volladdierer 60 ist in einer Kaskaden-Wellenform angeordnet, wobei der Bit-Null-Addierer 50 der Addierer für das am niedrigsten bewertete Bit (LSB) und der Bit-31-Addierer 65 der Addierer für das am höchsten bewertete Bit (MSB) ist. Jeder Bit-Addierer 61 des 32-Bit-Addierers 60 akzeptiert zwei Bits sowie einen Eingabeübertrag von dem vorhergehenden Bitaddierer und erzeugt einen Ausgabeübertrag für den nächsten Bitaddierer (nicht gezeigt). LSB-Addierer 50 akzeptiert einen Eingabeübertrag 64 und MSB-Addierer 65 erzeugt einen Ausgabeübertrag 66. Jeder Bit-Addierer 61 weist auch eine PG-Schaltung auf, welche P und G-Leitungen (nicht gezeigt) zum entsprechenden Vorgriffs-Übertragserzeugungsblock 67 bildet. Jeder Vorgriffsblock 67 ist in Kaskade geschaltet, so daß er einen Eingabeübertrag von dem vorhergehenden Block aufnimmt und einen Ausgabeübertrag zum nächstfolgenden Block erzeugt. Auch akzeptiert der erste Block 52 einen Eingabeübertrag 64, und der letzte Block 62 erzeugt einen Ausgabeübertrag 66.

Die uneinheitliche bzw. unregelmäßige Gruppierung enthält acht Blöcke von Übertragsvorgriffen mit großen Gruppierungen in der Mitte und kleineren Gruppen an den Extremstellen. Bit-Null-Addierer 50 und Bit-Eins-Addierer 51 enthalten eine erste Gruppierung, und der Übertragsvorgriff wird vom ersten Block 52 erzeugt. Der zweite Block 55 besteht aus drei Bits, und die Anzahl von Bits pro Gruppierung nimmt zu bis zum Erreichen des Mittelblocks 56, worauf die Anzahl von Bits pro Gruppierung für die nachfolgenden Blöcke abnimmt. Der Ausgabeübertrag von jedem Block von Bits wird von einem Wellen-Übertragsausgang 70 oder einem Vorgriffsausgang 71 gebildet, der dann als Übertragseingabe in die nächste Gruppe von Bits eingegeben wird. Natürlich ist eine Ausgabe vom Vorgriffsblock 67 bevorzugt.

Die Bitfolge ist in der Figur mit der folgenden Gruppierung angegeben:

3 4 5 6 5 4 3 2.

Wie dargestellt ist, beginnt der ungünstigste Ausbreitungsfall bei Position 53 und endet bei Position 54. Er hat einen Weg von Bit-Stufe 1 über Vorgriffsblöcke 2 bis 7 bis zu Bitstufen 29 und 30 und eine Gesamtverzögerung von T = 2B + 6L + 1B (B ist die Bitstufenverzögerung und L eine Vorgriffsblockverzögerung), wobei T = 9B, wenn L = B.

Diese Verzögerung bedeutet eine Einsparung von 25% gegenüber einheitlichen bzw. gleichmäßigen Gruppierungen, die im ungünstigsten Fall eine Verzögerung von 12B haben. Dies führt zu einer 25%-igen Reduktion der Prozessorzeit gegenüber bekannten einheitlichen bzw. gleichmäßigen Gruppierungen von Bits.

In dem besonderen Ausführungsbeispiel wurde das folgende Muster gewählt:

3 4 5 6 5 5 4,

da sich gezeigt hat, daß die B-Verzögerung kleiner als die L-Verzögerung ist, so daß dieses Muster die optimale Ausbreitungsverzögerung ergab.

Obwohl 32-Bit-Muster bei dem bevorzugten Ausführungsbeispiel der Erfindung verwendet wurden, läßt sich die Erfindung auch auf andere als 32-Bits anwenden. Außerdem können viele ungleichmäßige Gruppierungen je nach den Charakteristiken der L- und B-Verzögerungen verwendet werden. Die Erfindung führt unter Verwendung uneinheitlicher Vorgriffsgruppierungen zu einer optimalen (minimalen) Übertragswegverzögerung. Außerdem kann die Erfindung auch in anderen Addierschaltungen verwendet werden und ist nicht nur auf die Addierschaltung der ALU beschränkt.

Claims (13)

1. Digitaladdierer mit mehreren, jeweils ein Vorwärts-Übertragssignal erzeugenden Zellen, dadurch gekennzeichnet, daß der Digitaladdierer eine Übertragserzeugungseinrichtung mit mehreren Übertrags-Vorgriffsschaltungen aufweist, die jeweils mit einer vorgegebenen Anzahl der Zellen gekoppelt sind und jeweils einen Übertragsweg in Vorwärtsrichtung für das Vorwärts-Übertragssignal ihrer Zellen bilden, und daß die vorgegebene Anzahl von Zellen für jede der Übertrags-Vorgriffsschaltungen eine Gruppe bildet, wobei wenigstens zwei der Gruppen unterschiedliche Anzahlen von Zellen haben.

2. Digitaladdierer nach Anspruch 1, dadurch gekennzeichnet, daß die Übertrags-Vorgriffsschaltungen in Reihe angeordnet sind und Mittelgruppen mehr Zellen als Gruppen an den Extremstellen haben.

3. Digitaladdierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß von der Übertrags-Vorgriffsschaltung der Übertragsweg in Vorwärtsrichtung für 32 Zellen gebildet ist.

4. Digitaladdierer nach Anspruch 3, dadurch gekennzeichnet, daß die Zellengruppierung 3, 4, 5, 6, 5, 4, 3, 2 ist.

5. Digitaladdierer nach Anspruch 3, dadurch gekennzeichnet, daß die Zellengruppierung 3, 4, 5, 6, 5, 5, 4 ist.

6. Digitaladdierer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Übertragserzeugungseinrichtung in einem Halbleiterchip gebildet ist.

7. Digitaler Übertragsvorgriffsaddierer, der mehrere, jeweils ein Übertragsausbreitungssignal und ein Übertragserzeugungssignal erzeugende Zellen aufweist und mit einer Vorwärtsübertragsschaltung versehen ist, dadurch gekennzeichnet, daß die Vorwärtsübertragsschaltung mehrere, in Reihe angeordnete Übertragsvorgriffsstufen aufweist, von denen jede mit einer vorgegebenen Gruppierung von Zellen gekoppelt ist, wobei wenigstens zwei der Gruppierungen unterschiedliche Mengen von Zellen haben, und daß die Gruppierung mit der größten Zellenmenge nahe der Mitte und abnehmend kleinere Zellengruppen von der Mitte entfernt angeordnet sind.

8. Addierer nach Anspruch 7, dadurch gekennzeichnet, daß 32 Zellen in der vorgegebenen Gruppierung von 3, 4, 5, 6, 5, 4, 3, 2 angeordnet sind.

9. Addierer nach Anspruch 7, dadurch gekennzeichnet, daß 32 Zellen in der vorgegebenen Gruppierung von 3, 4, 5, 6, 5, 5, 4 angeordnet sind.

10. Addierer nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Vorwärtsübertragsschaltung in einem Halbleiterchip ausgebildet ist.

11. Verfahren zur Verkürzung einer Übertragsausbreitungsverzögerung in einem Digitaladdierer, dadurch gekennzeichnet, daß mehrere Zellen, von denen jede ein Übertragsausbreitungssignal und ein Übertragserzeugungssignal liefert, in Reihe angeordnet werden, daß die Zellen in eine vorgegebene Anzahl von Zellen pro Gruppe zur Erzeugung eines Übertragsvorgriffs für jede dieser Gruppen derart gruppiert werden, daß wenigstens zwei der Gruppen unterschiedliche Mengen von Zellen haben und die Gruppierung mit der größten Zellengruppe im Zentrum und abnehmend kleinere Zellengruppen entfernt vom Zentrum angeordnet werden, daß mehrere Übertragsvorgriffsschaltungen in Reihe angeordnet werden, um einen Übertragsvorwärtsweg für jede Gruppierung von Zellen zu schaffen, und daß jede Zellengruppe mit der Übertragsvorgriffsschaltung gekoppelt wird.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß 32 Zellen in einer Gruppierung von 3, 4, 5, 6, 5, 4, 3, 2 angeordnet werden.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß 32 Zellen in einer Gruppierung von 3, 4, 5, 6, 5, 5, 4 angeordnet werden.