DE69726248T2

DE69726248T2 - Addierer mit bedingter Summe unter Benutzung von Durchlasstransistor-Logik

Info

Publication number: DE69726248T2
Application number: DE69726248T
Authority: DE
Inventors: Min-Kyu Eunpyung-ku Song
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-12-18
Filing date: 1997-12-18
Publication date: 2004-09-02
Anticipated expiration: 2017-12-19
Also published as: DE69726248D1; KR19980048830A; US6012079A; JP3765658B2; JPH10187418A; KR100224278B1; EP0849663A2; EP0849663A3; EP0849663B1

Description

Die vorliegende Erfindung bezieht sich auf integrierte Durchlasstransistor-Logikschaltungen und spezieller auf einen bedingten Addierer (CSA) unter Verwendung einer Durchlasstransistor-Logik (PL) und auf eine damit ausgerüstete integrierte Schaltung.
Hauptziele von Schaltungsauslegungen sind, integrierte Schaltungen mit einer höheren Geschwindigkeit, einer geringeren Abmessung und einem geringeren Leistungsverbrauch zu entwickeln. Eine CMOS(Complementary Metall Oxid Semiconductor)-Schaltung weist einen geringeren Leistungsverbrauch und eine gesteigerte Leistungsfähigkeit ihrer Charakteristika im Vergleich zu NMOS(n-leitender MOS)-, PMOS(p-leitender MOS)- oder bipolaren Schaltungen auf. Die CMOS-Designtechnologie dient als Haupttechnologie bei der Auslegung komplexer monolithischer Systeme mit einer Logik hoher Dichte, einer geringen Leistungsdissipation, einer niedrigen Versorgungsspannung und einer hochautomatisierten Synthese.
Statische CMOS-Logikschaltungen werden jedoch häufig in einer Weise betrieben, dass PMOS- und NMOS-Transistoren, die einen CMOS-Inverter bilden, gleichzeitig eingeschaltet werden. Da dies zum Auftreten von hohen Leckströmen in dem CMOS-Inverter führt, sind derartige statische CMOS-Logikschaltungen nicht geeignet, mit hoher Geschwindigkeit und geringer Leistung betrieben zu werden. Daher sollte bei Hochgeschwindigkeits- und Niedrigleistungsanwendungen entweder die Betriebsgeschwindigkeit oder eine niedrige Leistung gewählt werden, um die CMOS-Auslegung zu berücksichtigen. Alternativ ist ein Ausgleich zwischen der niedrigen Leistung und der Betriebsgeschwindigkeit erforderlich, um CMOS-Bauelemente auszulegen. Dies beschränkt die Auslegungsflexibilität der CMOS-Auslegung.
Bei mehreren Anwendungen wurden Durchlasstransistor-Logikschaltungen (PL) verwendet, um die Schaltungsabmessung ohne die Leistungserhöhung und die Reduktion der Betriebsgeschwindigkeit beträchtlich zu reduzieren. Eine Einführung derartiger PL-Schaltungen ermöglicht eine Minimierung von Kompromissen, wie vorstehend erwähnt.
1 zeigt einen 3-Bit-Volladdierer als ein Beispiel einer PL-Schaltung des Standes der Technik. Ein weiterer Addierer-Schaltungsaufbau des Standes der Technik ist in EP 0450752 offenbart. Dort ist ein Hochgeschwindigkeits-Addierer mit zwei unabhängigen Addierern und einem Mittel zum Erzeugen von Überträgen für beide Addierer offenbart. KWAN H. et al. 'A new design for lookahead carry generator', Asilomar conference on signals, systems and computers, Pacific Grove 30. Okt. bis 2. Nov. 1994, Bd. 2 Nr. Conf. 28 1994, Seiten 1393 bis 1397, XP000533872 offenbart ebenfalls einen Addierer-Schaltungsaufbau. Insbesondere ist eine neue Auslegung für einen Vorgriffsübertragsgenerator offenbart. NORIO O. et al. 'A 4.4-NS CMOS 54 × 54 – B Multiplier Using Pass-Transistor Multiplexer', Proceedings of the Custom Integrated Circuits Conference, San Diego, 1. Mai bis 4. Mai 1994, Nr. Conf. 16, 1. Mai 1994, Seiten 599 bis 602, XP000492861 offenbart einen Übertragsvorgriffsaddierer, bei dem Durchlasstransistor-Multiplexer verwendet werden.
Wie in 1 gezeigt, weist der vorstehend erwähnte 3-Bit-Volladdierer einen funktionellen Block (FB) 2 und einen Pegelwiederherstellungsblock (LRB) 4 auf. Der funktionelle Block 2 besteht lediglich aus NMOS-Transistoren, um bei hoher Geschwindigkeit und mit geringer Leistung zu arbeiten und seine Chipfläche zu reduzieren, und führt Additionsvorgänge von drei Eingangssignalen A, B, C durch, um ein Summensignal SUM, ein Übertragssignal CARRY und komplementäre Signale SUM und CARRY derselben bereitzustellen. Der Pegelwiederherstellungsblock 4 ist vorgesehen, um ein Signal mit einem schwachen hohen Pegel, das von dem funktionellen Block 2 bereitgestellt wird, in ein Signal V_DD mit einem starken oder vollen hohen Pegel wiederherzustellen. Das Signal mit schwachem hohem Pegel weist V_DD–V_TN auf, wobei V_TN die Schwellenspannung des NMOS-Transistors repräsentiert.
Pegelwiederherstellungsschaltungen des Standes der Technik sind in den 2A bis 2D dargestellt. Die Schaltung von 2A ist eine Pegelwiederherstellungsschaltung, die in einer komplementären Durchlasstransistor-Logik (CPL) verwendet wird. Ein Pegelwiederherstellungsblock der CPL ist mit CMOS-Invertern gebildet.
In diesem CPL-Pegelwiederherstellungsblock wird zum Beispiel, wenn ein starkes oder volles Signal auf niedrigem Pegel (d. h. ein Massepegelsignal V_SS) an einen Eingangsanschluss IN desselben angelegt wird, ein PMOS-Transistor des ersten Inverters leitfähig gemacht. Das starke Signal V_DD auf hohem Pegel wird dann von einem Ausgangsanschluss des Pegelwiederherstellungsblocks (d. h. des Ausgangsanschlusses OUT des ersten Inverters) abgegeben. Wenn ein schwaches Signal V_DD–V_TN an den anderen Eingangsanschluss IN des Pegelwiederherstellungsblocks angelegt wird, wird ein NMOS-Transistor des zweiten Inverters leitfähig gemacht, so dass das schwache Signal auf hohem Pegel von dem anderen Ausgangsanschluss des Pegelwiederherstellungsblocks (d. h. dem Ausgangsanschluss OUT des zweiten Inverters) abgegeben wird. Dieses Phänomen wird erzeugt, da der PMOS-Transistor des zweiten Inverters aufgrund des schwachen Signals V_DD– V_TN auf hohem Pegel nicht vollständig ausgeschaltet ist. Daher fließt normalerweise eine geringe Menge an Leckstrom durch den PMOS-Transistor, da der PMOS-Transistor nicht vollständig ausgeschaltet ist, und dadurch kann die Betriebsgeschwindigkeit des CPL-Pegelwiederherstellungsblocks höher, aber sein Leistungsverbrauch erhöht sein.
Um die vorstehend erwähnten Probleme des CPL-Pegelwiederherstellungsblocks zu lösen, wurden verschiedene Schaltungen vorgeschlagen, wie CPL-Pegelwiederherstellungsschaltungen vom PMOS-Zwischenspeichertyp, Pegelwiederherstellungsschaltungen vom selbständigen Typ und SRPL(schwingungswiederhergestellte Durchlasstransistor-Logik)-Pegelwiederherstellungsschaltungen, wie in den 2B bis 2D gezeigt. Von diesen verbesserten Pegelwiederherstellungsschaltungen besteht insbesondere die SRPL-Pegelwiederherstellungsschaltung lediglich aus CMOS-Invertern ähnlich der CPL-Pegelwiederherstellungsschaltung von 2A. Ein Eingangsanschluss IN des Pegelwiederherstellungsblocks ist jedoch sowohl mit dem Ausgangsanschluss OUT des ersten Inverters als auch dem Eingangsanschluss des zweiten Inverters verbunden, und der andere Eingangsanschluss IN desselben ist sowohl mit dem Ausgangsanschluss OUT des zweiten Inverters als auch dem Eingangsanschluss des ersten Inverters verbunden.
In einer derartigen SRPL-Pegelwiederherstellungsschaltung wird zum Beispiel, wenn ein schwaches Signal V_DD–V_TN mit hohem Pegel von dem funktionellen Block 2 an den Eingangsanschluss desselben angelegt wird, das schwache Signal mit hohem Pegel über einen Ausgangsanschluss (d. h. einen Ausgangsanschluss OUT des ersten Inverters) der Pegelwiederherstellungsschaltung abgegeben. Das schwache Signal mit hohem Pegel wird außerdem an den Eingangsanschluss des zweiten Inverters angelegt, und dadurch wird der NMOS-Transistor des zweiten Inverters eingeschaltet. Der andere Anschluss des Pegelwiederherstellungsblocks (d. h. der Ausgangsanschluss OUT des zweiten Inverters) weist dann ein starkes Signal mit niedrigem Pegel auf, so dass der PMOS-Transistor des zweiten Inverters vollständig ausgeschaltet ist. Demzufolge fließt kein Leckstrom durch den PMOS-Transistor.
Die SRPL-Pegelwiederherstellungsschaltung ist zwar bei der Wiederherstellung eines schwachen Signals mit hohem Pegel auf einen V_DD-Pegel ausgezeichnet, die Ausgangsspannung derselben wird jedoch über die NMOS-Transistoren des funktionellen Blocks 2 entladen. Bei Logikschaltungen, bei denen NMOS-Transistoren in Kaskaden seriell wie ein Volladdierer verschaltet sind, ist die Entladungszeit beträchtlich verlängert. Dies führt zu der Zunahme der Verzögerungszeit.
Es ist unerlässlich, Gleitpunkt-Betriebsfunktionen bei Hochleistungsmikroprozessoren mit einer Betriebsfrequenz von etwa 200 MHz oder mehr zu verbessern. Mit der Zunahme des Bedarfs an Multimedia-Anwendungen wird die Bedeutung einer Hochgeschwindigkeitsmultiplikation bei Computern mit reduziertem Anweisungssatz (RISC), Digitalsignalprozessoren (DSP), Graphikbeschleunigern oder dergleichen höher. Ein on-demand (54 × 54)-Bit-Hochgeschwindigkeits-Multiplizierer wurde in IEEE Journal of Solid-State Circuits mit dem Titel "A 4.4ns CMOS 54 × 54-b Multiplier Using Pass-Transistor Multiplexer", Bd. 30, Nr. 3, Seiten 251 bis 257, März 1995 offenbart. Die Multiplizierer-Struktur ist in 3 gezeigt.
Bezugnehmend auf 3 ist der Multiplizierer unter Verwendung des Booth-Algorithmus und des Wallace-Baums aufgebaut. Der Multiplizierer weist einen Wallace-Baum-Kompressor 14 auf, der aus einem modifizierten Booth-Codierer (MBE) 12 und einer Anzahl von 4-zu-2-Kompressoren sowie einem bedingten 108-Bit-Addierer (CSA) 16 besteht. Dieser Addierer 16 wird als ein bedingter Übertragsauswahladdierer oder ein Übertragsvortragsaddierer bezeichnet. Der Wallace-Baum-Kompressor 14 besteht aus vierundfünfzig Kompressionseinheiten. Vierundfünfzig vertikale Datensignale werden von dem modifizierten Booth-Codierer 12 je einer der vierundfünfzig Kompressionseinheiten zugeführt. Jedes vertikale Datensignal, das ein 32-Bit-Partialprodukt aufweist, wird schließlich mittels einer entsprechenden Kompressionseinheit auf ein 1-Bit-Übertragssignal und ein 1-Bit-Summensignal komprimiert. Schließlich erhaltene Übertrags- und Summensignale, die von jeder Kompressionseinheit bereitgestellt werden, weisen die gleiche Verzögerungszeit bezüglich jeweiligen Kompressionseinheiten auf. Die schließlich von dem Kompressor erhaltenen Übertrags- und Summensignale werden dem bedingten 108-Bit-Addierer 16 zugeführt. Dieser Addierer 16 erzeugt das endgültige Datensignal des (54 × 54)-Bit-Multiplizierers.
Da der vorstehend erwähnte Multiplizierer einen Codierer aufweist, in dem der Booth-Algorithmus implementiert ist, um so vertikale Datensignale zu erzeugen, ist jedoch die Hardware-Struktur des Multiplizierers kompliziert.
4A zeigt einen Durchlasstransistor-Multiplexer, der sowohl in dem 4-zu-2-Kompressor als auch in dem bedingten 108-Bit-Addierer verwendet wird, und 4B ist ein detailliertes Schaltbild des Durchlasstransistor-Multiplexers von 4A. In diesem Multiplexer von 4B wird ein Datensignal D0 ausgewählt, wenn ein Steuersignal S auf niedrigem Pegel liegt. Wenn das Steuersignal S auf hohem Pegel liegt, wird ein Datensignal D1 ausgewählt. Das Ausgangssignal des Multiplexers wird als ein Eingangssignal eines Multiplexers der nächsten Stufe verwendet.
5 zeigt den bedingten 108-Bit-Addierer von 3. In 5 weist der bedingte 108-Bit-Addierer des Standes der Technik vierzehn Halbaddierblöcke (HA) auf, eine erste Gruppe von ersten Übertragsvorgriffsaddierblöcken (CLA1), eine zweite Gruppe von zweiten Übertrags-Vorgriffsblöcken (CLA2), drei Multiplexer (MUX) und vierzehn bedingte Summenauswahlblöcke (CSS). Die erste Gruppe von ersten Übertragsvorgriffsaddierblöcken weist vierzehn Übertragsvorgriftsaddierblöcke auf, und die zweite Gruppe von zweiten Übertragsvorgriffsaddierblöcken weist sieben Übertragsvorgriftsaddierblöcke auf. Ein Halbaddierer (HA) und einer (CLA1) der ersten Übertragsvorgriffsaddierblöcke bilden einen bedingten 8-Bit-Übertragsauswahlblock als Modul. Ein Beispiel der zweiten Übertragsvorgriftsaddierblöcke ist in 7 gezeigt.
5 betrachtend ist in dem bedingten 108-Bit-Addierer eine Verzögerungszeit, die durch einen Multiplexer verursacht wird, durch t_MUX gegeben, und ein Zeitintervall zwischen den Eingangs- und Ausgangssignalen des bedingten Addierers, nämlich die Verzögerungszeit aller Multiplexer, ist 12t_MUX. Genau gesagt wird jedes Eingangssignal des bedingten Addierers mittels des Halbaddierers um t_MUX verzögert, mittels des ersten Vorgriffsaddiererblocks CLA1 um 4t_MUX, mittels des zweiten Vorgriffsaddiererblocks CLA2 um 3t_MUX, mittels der seriell verschalteten drei Multiplexer um 3t_MUX und mittels des bedingten Summenauswahlblocks CSS um t_MUX.
Ein kritischer Pfad wird, wie vorstehend erwähnt, durch gleichzeitiges Erzeugen des Summensignals und des Übertragssignals verursacht. Da die Übertragsausbreitungszeit im Vergleich zu der Summenausbreitungszeit langsam ist, ist die Betriebsgeschwindigkeit des bedingten Addierers demzufolge durch das Übertragsausbreitungssignal bestimmt.
Außerdem wird, egal wie schnell die Ausbreitung des Summensignals unmittelbar vor der letzten Ausgangsstufe ist, ein endgültiges Ausgangssignal nach einer Verzögerung um t_MUX ab dem Ende der Ausbreitung des letzten Übertragssignals abgegeben, da die Übertrags- und die Summensignale in dem bedingten Addierer des Standes der Technik zu einem Multiplexer der nächsten Stufe weitergeleitet werden müssen.
Ein Ziel der Ausführungsformen der vorliegenden Erfindung besteht darin, die verstehend angegebenen Probleme wenigstens teilweise zu beheben.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein bedingter N-Bit-Addierer bereitgestellt, wie im unabhängigen Anspruch 1 definiert.
Gemäß einem zweiten Aspekt der Erfindung wird eine integrierte Durchlasstransistor-Logikschaltung bereitgestellt, mit einem Codiermittel, um ein erstes N/2-Bit-Datensignal zu empfangen und ein erstes bis (N/2)-tes paralleles N/2-Bit-Datensignal zu erzeugen;
mit einem Kompressionsmittel, um das erste bis (N/2)-te parallele Datensignal zu empfangen und jedes der parallelen Datensignale zu einem 2-Bit-Signal zu komprimieren, um ein N/2-Bit-Summensignal und ein N/2-Bit-Übertragssignal zu erzeugen; und
mit einem Addiermittel für das N/2-Bit-Summensignal und das N/2-Bit-Übertragssignal von dem Kompressionsmittel; wobei das Codiermittel das zweite N/2-Bit-Datensignal als ein entsprechendes vertikales Datensignal erzeugt, wenn ein Bitwert des ersten N/2-Bit-Datensignals auf einem Logikpegel "1" liegt, und ein vertikales Datensignal auf einem Logikpegel "0" erzeugt, wenn ein Bitwert des ersten N/2-Bit-Datensignals auf einem Logikpegel "0" liegt; und wobei das Addiermittel einen bedingten N-Bit-Addierer gemäß irgendeinem der Ansprüche 1 bis 7 beinhaltet.
Weitere Ausführungsformen der vorliegenden Erfindung sind in den beigefügten Unteransprüchen spezifiziert.
Ausführungsformen der vorliegenden Erfindung stellen einen bedingten Addierer bereit, der eine verbesserte Betriebsgeschwindigkeit aufweist.
Ausführungsformen der vorliegenden Erfindung stellen einen bedingten Addierer bereit, der mit einem geringen Leistungsverbrauch betrieben wird.
Ausführungsformen der vorliegenden Erfindung stellen einen bedingten Addierer bereit, der es ermöglicht, dass eine Betriebsgeschwindigkeit desselben durch ein Summenausbreitungssignal bestimmt ist.
Ausführungsformen der vorliegenden Erfindung stellen eine Übertragserzeugungsschaltung bereit, die eine Übertragsausbreitung aufweist, die schneller als die Summenausbreitung in dem bedingten Addierer ist.
Ausführungsformen der vorliegenden Erfindung stellen einen (54 × 54)-Bit-Multiplizierer mit einem bedingten Hochgeschwindigkeitsaddierer und einem Kompressor bereit, bei dem ein Codierer zum direkten Komprimieren eines Eingangsdatensignals ohne die Verwendung eines Booth-Codierers bereitgestellt wird.
Ausführungsformen der vorliegenden Erfindung stellen eine energiesparende Durchlasstransistor-Logikschaltung bereit, die Hochgeschwindigkeitsbetriebscharakteristika in einer kleinen Chipfläche derselben aufweist.
Nunmehr werden Ausführungsformen der vorliegenden Erfindung lediglich beispielhaft unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen
1 ein Schaltbild ist, das den Aufbau eines typischen 3-Bit-Volladdierers mit einer Durchlasstransistor-Logik zeigt;
2A bis 2D detaillierte Schaltbilder von Pegelwiederherstellungsschaltungen des Standes der Technik sind;
3 ein Blockdiagramm eines (54 × 54)-Bit-Multiplizierers ist, bei dem ein bedingter 108-Bit-Addierer des Standes der Technik bereitgestellt ist, der Durchlasstransistor-Multiplexer verwendet;
4A ein Blockdiagramm des Durchlasstransistor-Multiplexers ist;
4B ein Schaltbild des in 4A gezeigten Durchlasstransistor-Multiplexers ist;
5 ein Blockdiagramm ist, das den Aufbau des in 3 gezeigten bedingten 108-Bit-Addierers zeigt;
6 ein Blockdiagramm ist, das den Aufbau eines bedingten 8-Bit-Übertragsauswahlblocks zeigt, der aus dem Halb-Addierer und dem ersten Übertragsvorgriffsaddierer, wie in 5 gezeigt, besteht;
7 ein Blockdiagramm ist, das den Aufbau des in 5 gezeigten zweiten Übertragsvorgriffsaddierers zeigt;
8 ein detailliertes Schaltbild einer Pegelwiederherstellungsschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist;
9 ein Schaltbild ist, das den Aufbau eines 1-Bit-Volladdierers gemäß der vorliegenden Erfindung zeigt;
10A ein Blockdiagramm ist, das eine ideale Simulationsumgebung des Volladdierers zeigt;
10B ein Signalsverlaufsdiagramm von Eingangs- und Ausgangssignalen des in 10A gezeigten Volladdierers ist;
11 ein Blockdiagramm ist, das die Simulationsumgebung einer Kaskadenvolladdiererkette zeigt;
12 ein Kurvendiagramm ist, das eine Durchschnittsverzögerungscharakteristik jeweiliger Durchlasstransistor-Logiken in der in 11 gezeigten Volladdiererkette zeigt;
13 ein Kurvendiagramm ist, das eine Leistungsverbrauchscharakteristik jeweiliger Durchlasstransistor-Logiken in der in 11 gezeigten Volladdiererkette zeigt;
14 ein Kurvendiagramm ist, das Übergangsstromprozesse der Durchlasstransistor-Logik des Standes der Technik und der Durchlasstransistor-Logik gemäß der vorliegenden Erfindung zeigt;
15 ein Kurvendiagramm ist, das eine Leistung(P) × Verzögerung(D)-Charakteristik der jeweiligen Durchlasstransistor-Logik in der in 11 gezeigten Volladdiererkette zeigt;
16 ein Blockdiagramm eines (54 × 54)-Bit-Multiplizierers ist, bei dem der bedingte 108-Bit-Addierer gemäß der vorliegenden Erfindung bereitgestellt werden kann;
17 ein Blockdiagramm des in 16 gezeigten 9-zu-2-Kompressors ist;
18 ein Blockdiagramm des in 16 gezeigten 6-zu-2-Kompressors ist;
19 ein Blockdiagramm des in 16 gezeigten 4-zu-2-Kompressors ist;
20 ein Schaltbild der in 16 gezeigten Kompressionseinheit ist;
21 ein Diagramm ist, das Simulationsergebnisse eines Schwellwertpfades in der in 20 gezeigten Kompressionseinheit zeigt;
22 ein Blockdiagramm der bedingten 108-Bit-Addiererschaltung von 16 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist;
23 ein detailliertes Schaltbild des Vorübertrags- und Vorsummengenerators in dem in 22 gezeigten modularen 16-Bit-Summenerzeugungsblock ist;
24 ein detailliertes Schaltbild des Summengenerators in dem in 22 gezeigten modularen 16-Bit-Summenerzeugungsblock ist;
25A ein detailliertes Schaltbild des Multiplexers mit einem einzigen Eingang ist;
25B ein detailliertes Schaltbild des Multiplexers mit einem einzigen Eingang und einem Pegelwiederherstellungsblock ist;
25C ein detailliertes Schaltbild des Multiplexers mit Duplex-Eingängen ist;
25D ein detailliertes Schaltbild des Multiplexers mit Duplex-Eingängen und einem Pegelwiederherstellungsblock ist;
26 eine graphische Darstellung ist, die eine Verzögerungscharakteristik des Multiplexers abhängig von seinem Ausgangslastfaktor zeigt;
27 ein Blockdiagramm ist, das den Aufbau des in 22 gezeigten Übertragserzeugungsblocks zeigt;
28A ein detailliertes Schaltbild der Gruppenübertragserzeugungsstufe des ersten Übertragsvorgriffsaddierers von 27 ist;
28B ein detailliertes Schaltbild der Gruppenübertragsausbreitungsstufe in dem ersten Übertragsvorgriffsaddierer von 27 ist;
29 ein Blockschaltbild des in 27 gezeigten zweiten Übertragsvorgriffsaddierers ist;
30 ein Zeitablaufdiagramm ist, das die Simulationsergebnisse des bedingten 108-Bit-Addierers gemäß der vorliegenden Erfindung zeigt; und
31 ein Diagramm ist, das Multiplikationszeiten des Multiplizierers des Standes der Technik und des Multiplizierers von 16 zeigt.
8 zeigt eine Pegelwiederherstellungsschaltung einer EEPL ("energy economised pass transistor logic", d. h. energiesparenden Durchlasstransistor-Logik), die in einer bevorzugten Ausführungsform der vorliegenden Erfindung verwendet werden kann.
Bezugnehmend auf 8 weist die Pegelwiederherstellungsschaltung zwei CMOS-Inverter 80 und 82 (im Folgenden als "erster Inverter" beziehungsweise "zweiter Inverter" bezeichnet) sowie einen positiven Rückkopplungsgenerator 84 auf, der zwischen den Eingang und den Ausgang des ersten und des zweiten Inverters 80 und 82 geschaltet ist. Der positive Rückkopplungsgenerator 84 besteht aus zwei PMOS-Transistoren 94 und 96. Der PMOS-Transistor 94 weist eine Gate-Elektrode, die mit einem ersten Eingang 86 (d. h. dem Eingang des ers ten Inverters 80) verbunden ist, und einen Strompfad auf, der zwischen einen ersten Ausgang 88 (d. h. den Ausgang des ersten Inverters 80) und einen zweiten Eingang 90 (d. h. den Eingang des zweiten Inverters 82) geschaltet ist. Der PMOS-Transistor 96 weist eine Gate-Elektrode, die mit dem zweiten Eingang 90 verbunden ist, und einen Strompfad auf, der zwischen den ersten Eingang 86 und einen zweiten Ausgang 92 (d. h. den Ausgang des zweiten Inverters 82) geschaltet ist. Der Strompfad jedes PMOS-Transistors wird auch als Source-Drain-Kanal bezeichnet.
In der Pegelwiederherstellungsschaltung von 8 muss ein Komplementärsignal IN des Eingangssignals IN auf hohem Pegel liegen, wenn ein Eingangssignal IN mit niedrigem Pegel an den ersten Eingang 86 angelegt wird. Im Gegensatz dazu muss das Komplementärsignal IN auf niedrigem Pegel liegen, wenn das Eingangssignal IN auf hohem Pegel liegt. Es ist aus 1 wie zuvor ersichtlich, dass ein von dem funktionellen NMOS-Block 2 bereitgestelltes Signal mit hohem Pegel ein schwaches Signal mit hohem Pegel (V_DD–V_TN) ist, wie vorstehend erwähnt.
Sich wiederum 8 zuwendend, liegt, wenn das erste Eingangssignal IN ein schwaches Signal mit hohem Pegel (V_DD–V_TN) ist, das zweite Eingangssignal IN als Komplementärsignal desselben auf einem starken niedrigen Pegel V_SS, und dadurch wird der PMOS-Transistor des zweiten Inverters 82 vollständig eingeschaltet. Der zweite Ausgang 92 liegt dann auf einem starken hohen Pegel V_DD, und der PMOS-Transistor 96 des positiven Rückkopplungsgenerators 84 wird durch das zweite Eingangssignal IN mit starkem niedrigem Pegel leitend gemacht. Demzufolge wird das zweite Ausgangssignal OUT mit starkem hohem Pegel V_DD als positives Rückkopplungssignal an den ersten Inverter 80 angelegt. Daher wird der PMOS-Transistor des ersten Inverters 80 vollständig ausgeschaltet (oder nicht-leitend gemacht), so dass kein Leckstrom durch den PMOS-Transistor fließt. Außerdem wird der NMOS-Transistor des ersten Inverters 80 vollständig eingeschaltet (oder leitend gemacht), so dass der erste Ausgang 88 auf einem starken niedrigen Pegel V_SS liegt.
Im Gegensatz dazu liegt, wenn das zweite Eingangssignal IN ein schwaches Signal mit hohem Pegel (V_DD–V_TN) ist, das erste Eingangssignal IN als Komplementärsignal desselben auf einem starken niedrigen Pegel V_SS, und dadurch wird der PMOS-Transistor des ersten Inverters 80 vollständig eingeschaltet. Der erste Ausgang 88 liegt dann auf einem starken hohen Pegel V_DD, und der PMOS-Transistor 94 des positiven Rückkopplungsgenerators 84 wird durch das erste Eingangssignal IN mit starkem niedrigem Pegel leitend gemacht. Demzufolge wird das erste Ausgangssignal OUT mit einem starken hohen Pegel V_DD als positives Rückkopplungssignal an den zweiten Inverter 82 angelegt. Daher wird der PMOS-Transistor des zweiten Inverters 82 vollständig ausgeschaltet, so dass kein Leckstrom durch den PMOS-Transistor fließt. Außerdem wird der NMOS-Transistor des zweiten Inverters 82 vollständig eingeschaltet, so dass der zweite Ausgang 92 auf einem starken niedrigen Pegel V_SS liegt.
Da die Pegelwiederherstellungsschaltung gemäß der vorliegenden Erfindung im Vergleich zu der Pegelwiederherstellungsschaltung des Standes der Technik des Weiteren zwei PMOS-Transistoren 94 und 96 aufweist, die den positiven Rückkopplungsgenerator 84 bilden, wie in 8 gezeigt, kann ihre Chipfläche etwas vergrößert sein. Die Chipfläche der Pegelwiederherstellungsschaltung kann jedoch beträchtlich reduziert sein, da die zwei PMOS-Transistoren 94 und 96 zum Schalten verwendet werden.
Gemäß der folgenden Tabelle 1 ist ersichtlich, dass die Layout-Abmessung der Pegelwiederherstellungsschaltung etwas größer als je ne der CPL (Komplementärdurchlasstransistorlogik) des Standes der Technik und nahezu gleich jener einer weiteren CPL2 des Standes der Technik ist. Tabelle 1 zeigt Charakteristika von Volladdierern mit Pegelwiederherstellungsschaltungen, in die der Stand der Technik und die vorliegende Erfindung unter den Bedingungen implementiert sind, dass eine 0,6 μm-CMOS-Technik zur Herstellung derselben angewendet wird, eine Leistungsquelle V_SS auf 3,3 V gesetzt wird und eine Lastkapazität C_L auf 30 fF gesetzt wird.
[Tabelle 1]
In der obigen Tabelle 1 bezeichnet m ein relatives Verhältnis von Breite(W)/Länge(L) eines funktionellen NMOS-Blocks, m = 1 steht für 1,7/0,6 und m = 3 steht für 5,1/0,65.
9 zeigt einen 1-Bit-Volladdierer, der einen Pegelwiederherstellungsblock 4A und einen funktionellen Block 2A gemäß der vorliegenden Erfindung aufweist. In 9 bezeichnet ein Referenzsymbol A von Eingangssignalen A, B und C des 1-Bit-Volladdierers ein höchstwertiges Bit (MSB) und C bezeichnet ein niedrigstwertiges Bit (LSB). Zwei Bits nied riger Ordnung der Eingangssignale B und C und Komplementärsignale B und C derselben werden einem ersten Additionsbereich 100 des funktionellen Blocks 2A zugeführt, um dazu addiert zu werden. Ein Teilsummensignal P und ein Komplementärsignal P des ersten Additionsbereichs 100 ebenso wie das MSB-Signal A und das Komplementärsignal A desselben werden dem zweiten Additionsbereich 102 zugeführt, um dazu addiert zu werden. Ein Summensignal Q und ein Komplementärsignal Q desselben von dem zweiten Additionsbereich 102 werden einer EEPL-Pegelwiederherstellungsschaltung 104 in dem Pegelwiederherstellungsblock 4A zugeführt und werden durch die EEPL-Pegelwiederherstellungsschaltung 104 auf volle Pegel wiederhergestellt, um als ein endgültiges Summensignal SUM und ein Komplementärsignal SUM desselben abgegeben zu werden.
Außerdem werden die Eingangssignale und die Komplementärsignale derselben einem dritten und vierten Additionsbereich 108 zugeführt. Ein fünfter Additionsbereich 110 führt die Addition eines Teilsummensignals R des dritten Additionsbereichs 106, eines Komplementärsignals R des Teilsummensignals R, des anderen Teilsummensignals S des dritten Additionsbereichs 106, eines Komplementärsignals S des Teilsummensignals S, des MSB-Signals A und des Komplementärsignals A des MSB-Signals durch, um ein Übertragssignal T und ein Komplementärsignal T desselben abzugeben.
Die Signale T und T des fünften Additionsbereichs 110 werden der EEPL-Schaltung 112 des Pegelwiederherstellungsblocks 4A zugeführt und durch die EEPL-Pegelwiederherstellungsschaltung 104 auf volle Pegel wiederhergestellt, um sowohl als ein endgültiges Übertragssignal CARRY als auch ein Komplementärsignal CARRY desselben abgegeben zu werden.
10A zeigt eine ideale Simulationsumgebung des in 9 gezeigten 1-Bit-Volladdierers. In diesem 1-Bit-Volladdierer wird bei zunehmendem Leistungsverbrauch (P × D) auch eine Lastkapazität erhöht. Hierbei bezeichnen P eine Leistung und D eine Verzögerung. 10B ist ein Signalverlaufsdiagramm von Eingangs- und Ausgangssignalen des in 10A gezeigten Volladdierers. In den 10A und 10B bezeichnen die Bezugszeichen A, B und C jeweils die Eingangssignale des Volladdierers. Ein Bezugszeichen SUM bezeichnet das Summensignal, und ein Bezugszeichen CARRY bezeichnet das Übertragssignal.
11 zeigt die Simulationsumgebung einer Kaskadenvolladdierkette, und die 12 und 13 zeigen Kurvendiagramme, die eine Durchschnittsverzögerungscharakteristik der Durchlasstransistorlogik in der in 11 gezeigten Volladdiererkette beziehungsweise eine Leistungsverbrauchscharakteristik der Durchlasstransistorlogik in der in 11 gezeigten Volladdiererkette darstellen.
In 14 sind Übergangsstromprozesse der Durchlasstransistorlogik des Standes der Technik und der Durchlasstransistorlogik gemäß der vorliegenden Erfindung als Kurven dargestellt. 15 ist ein Kurvendiagramm, das eine Leistungs(P) × Verzögerungs(D)-Charakteristik der jeweiligen Durchlasstransistorlogik in der in 11 gezeigten Volladdiererkette darstellt.
In 12, 13 und 15 bezeichnet die x-Achse das relative Verhältnis (m) von W(Breite)/L(Länge) des funktionellen Blocks, Bezugszeichen 'a' bis 'e' bezeichnen CPL, CPL2, "Standalone", SRPL und EEPL der vorliegenden Erfindung.
Aus 12 ist ersichtlich, dass eine Verzögerung proportional zu dem relativen Verhältnis von W/L zunimmt und dass die Verzögerung der EEPL gemäß der vorliegenden Erfindung im Vergleich zu jener der CPL des Standes der Technik oder der SRPL des Standes der Technik ver kürzt ist. Außerdem ist ersichtlich, dass die SRPL des Standes der Technik nicht annähernd betrieben wird, wenn das W/L-Verhältnis derselben klein ist oder wenn die Transistorabmessung klein ist. Die SRPL des Standes der Technik wird normalerweise nur betrieben, wenn sie proportional zum Drei- oder Vierfachen des W/L-Grundverhältnisses hergestellt wird. Daher ist die SRPL-Struktur im Hinblick auf die Reduktion der Chipfläche nicht bevorzugt.
Außerdem ist aus 13 ersichtlich, dass die Leistungsdissipation der EEPL gemäß der vorliegenden Erfindung weniger als jene der CPL2 des Standes der Technik reduziert wird, wenn das W/L-Verhältnis klein ist. Dies liegt daran, dass der Spitzenstrom der EEPL kleiner als jener der CPL2 des Standes der Technik ist, wie in 14 gezeigt.
Aus 15 ist ersichtlich, dass die Leistungs(P) × Verzögerungs(D)-Charakteristik der EEPL etwas höher als jene der CPL2 des Standes der Technik ist, trotz einer der CPL des Standes der Technik oder der SRPL des Standes der Technik überlegenen Leistungsfähigkeit. Außerdem ist der relative Energieverbrauch der EEPL etwas höher als jener der CPL2 des Standes der Technik, weist jedoch im Hinblick auf die Leistung eine der CPL2 des Standes der Technik überlegene Charakteristik auf.
16 zeigt einen (54 × 54)-Bit-Multiplizierer gemäß der vorliegenden Erfindung. Bezugnehmend auf 16 weist der (54 × 54)-Bit-Multiplizierer einen Codierer 114 zum Erzeugen von vierundfünfzig vertikalen Datensignalen, die jeweils vierundfünfzig Bits aufweisen, einen Wallace-Baum-Kompressor 116 zum Komprimieren von jedem der vertikalen 54-Bit-Datensignale in ein 2-Bit-Signal, zum Beispiel ein Übertragssignal und ein Summensignal, sowie einen bedingten 108-Bit-Addierer 118 zum Erzeugen eines Multiplikationsresultats durch Addieren der Summensignale auf und leitet die Übertragssignale weiter.
Der Codierer 114, der von einer Mehrzahl von Multiplexern gebildet wird, wird bereitgestellt, um ein 54-Bit-Multiplizierersignal und ein 54-Bit-Multiplikandensignal zu empfangen und die vierundfünfzig vertikalen 54-Bit-Datensignale zu erzeugen. In dem Codierer 114 wird ein Bit-Wert des 54-Bit-Multiplizierers direkt abgegeben, wenn ein Bit-Wert des 54-Bit-Multiplikandensignals '1' ist. Wenn der Bit-Wert des 54-Bit-Multiplikandensignals '0' ist, wird ein Bit-Wert auf '0' gesetzt, um abgegeben zu werden. Ein n-tes vertikales Datensignal wird gleich einem Partialprodukt des 54-Bit-Multiplizierersignals und eines n-ten Bit-Werts des 54-Bit-Multiplikandensignals, wobei n gleich 1, 2, ..., 54 ist. Demzufolge werden vierundfünfzig Partialprodukte entsprechend dem Multiplikandensignal von MSB bis LSB als die vierundfünfzig vertikalen Datensignale erzeugt. Die folgende Tabelle 2 erläutert die Erzeugung der vertikalen Datensignale im Fall eines (4 × 4)-Multiplizierers.
[Tabelle 2]
Wie durch Tabelle 2 dargelegt, werden das erste bis vierte vertikale Datensignal als '1101', '0000', '0000' und '1101' gemäß jeweiligen Bit-Werten der Multiplikandendaten erzeugt, wenn der 4-Bit-Multiplizierer-Datenwert '1101' mit dem 4-Bit-Multiplikanden-Datenwert '1101' multipliziert wird. Das erste bis vierte vertikale Datensignal, die dem MSB und LSB der Multiplikandendaten entsprechen, deren beide Bit-Werte '1' sind, weisen den gleichen Datenwert wie der Multiplizierer-Datenwert '1101' auf. Das zweite und dritte vertikale Datensignal, die den anderen Bits der Multiplikandendaten entsprechen, deren beide Bit-Werte '0' sind, weisen '0000' auf. Alle vertikalen Datensignale werden dem Wallace-Baum-Kompressor 116 zugeführt.
Sich wiederum 16 zuwendend, wird der Wallace-Baum-Kompressor 116 mit vierundfünfzig Kompressionseinheiten 120 gebildet, die den vierundfünfzig vertikalen Datensignalen entsprechen. Jede Kompressionseinheit weist sechs 9-zu-2-Kompressoren, zwei 6-zu-2-Kompressoren und einen 4-zu-2-Kompressor auf. Das vertikale 54-Bit-Signal vom Codierer 114 wird in 9-Bit-Signale unterteilt, um den sechs 9-zu-2-Kompressoren zugeführt zu werden. Jeder 9-zu-2-Kompressor komprimiert ein entsprechendes 9-Bit-Signal und erzeugt ein 2-Bit-Signal, d. h. Übertrags- und Summensignale. Ein 12-Bit-Datensignal von den sechs 9-zu-2-Kompressoren wird in 6-Bit-Signale unterteilt, um den zwei 6-zu-2-Kompressoren zugeführt zu werden. Außerdem wird ein 4-Bit-Datensignal von dem 6-zu-2-Kompressor dem 4-zu-2-Kompressor zugeführt. Mit diesem Aufbau des Wallace-Baum-Kompressors 116 erzeugt ein einzelner Kompressor einen 2-Bit-Datenwert, d. h. ein Übertrags- und ein Summensignal, und somit kann der Kompressor 116 ein 108-Bit-Datensignal erzeugen. Das 108-Bit-Datensignal von dem Wallace-Baum-Kompressor 116 wird dem bedingten 108-Bit-Addierer 118 zugeführt. In 20 ist ein Beispiel der Kompressionseinheit 120 dargestellt.
Wie unmittelbar vorstehend beschrieben, weisen die 108-Bit-Übertrags- und Summensignale von den vierundfünfzig Kompressionseinheiten, die mit den vierundfünfzig vertikalen Datensignalen in Beziehung stehen, die gleiche Verzögerungszeit auf und werden dem bedingten Addierer 118 zugeführt. Als Resultat wird schließlich ein (54 × 54)-Bit-Multiplikationsdatenwert durch den bedingten Addierer 118 erzeugt.
17 zeigt einen der 9-zu-2-Kompressoren von 16. In dieser Figur weist jeder der 9-zu-2-Kompressoren sieben Volladdierer 122 bis 134 auf, die jeweils den gleichen Aufbau wie der Volladdierer von 9 aufweisen. Der 9-zu-2-Kompressor empfängt einen 9-Bit-Datenwert des vertikalen 54-Bit-Datenwerts, der vom Codierer 114 bereitgestellt wird, sowie ein sechs-Bit-Übertragssignal C_in1–C_in6, das von einem k-ten 9-zu-2-Kompressor einer (n – 1)-ten Kompressionseinheit bereitgestellt wird, und erzeugt ein Übertragsbitsignal CARRY, ein Summenbitsignal SUM und die weiteren Übertragsbitsignale C_out1–C_out6, die einem entsprechenden Kompressor zuzuführen sind, d. h. dem k-ten 9-zu-2-Kompressor einer (n + 1)-ten Kompressionseinheit.
Wie in 17 gezeigt, wird das vertikale 9-Bit-Datensignal vom Codierer 144 in 3-Bit-Signale unterteilt, die jeweils einem ersten bis dritten Volladdierer 122, 124 und 126 zugeführt werden. Diese Volladdierer erzeugen dann ein erstes bis drittes Summenbitsignal S₁–S₃ und ein erstes bis drittes Übertragsbitsignal C_out1–C_out3, die dem k-ten 9-zu-2-Kompressor einer Kompressionseinheit der nächsten Stufe zuzuführen sind, d. h. der (n + 1)-ten Kompressionseinheit. Der vierte Volladdierer 128 empfängt das erste bis dritte Summenbitsignal S₁–S₃ und erzeugt ein viertes Summenbitsignal S₄ sowie ein viertes Übertragsbitsignal C_out4, die dem k-ten 9-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind. Der fünfte Volladdierer 130 empfängt das erste bis dritte Übertragsbitsignal C_in1–C_in3 von einer Kompressionseinheit einer vorherigen Stufe, d. h. der (n – 1)-ten Kompressionseinheit, und erzeugt ein fünftes Summenbitsignal S₅ sowie ein fünftes Übertragsbitsignal C_out5, das dem k-ten 9-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen ist. Der sechste Volladdierer 132 empfängt das vierte und das fünfte Summenbitsignal S₄ und S₅ sowie das fünfte Übertragsbitsignal C_in4 von einem entsprechenden 9-zu-2-Kompressor der Kompressionseinheit der vorherigen Stufe und erzeugt ein sechstes Summenbitsignal S₆ sowie ein sechstes Übertragsbitsignal C_out6, die einem entsprechenden 9-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind. Der siebte Volladdierer 134 empfängt das sechste Summenbitsignal S₆ von dem sechsten Volladdierer und das fünfte und das sechste Übertragsbitsignal C_in5 und C_in6 von der Kompressionseinheit der vorherigen Stufe und erzeugt schließlich das Summenbitsignal SUM und das Übertragsbitsignal CARRY.
18 zeigt einen der zwei 6-zu-2-Kompressoren von 16. Jeder der zwei 6-zu-2-Kompressoren weist vier Volladdierer 136, 138, 140 und 142 auf, die jeweils den gleichen Aufbau wie der Volladdierer von 9 aufweisen. In dieser Figur empfängt jeder der zwei 6-zu-2-Kompressoren einen 6-Bit-Datenwert von dem vertikalen 12-Bit-Datensignal von den sechs 9-zu-2-Kompressoren sowie ein 3-Bit-Übertragssignal C_in1–C_in3 von einem ersten 6-zu-2-Kompressor der Kompressoreinheit der vorherigen Stufe, d. h. der (n – 1)-ten Kompressionseinheit, und erzeugt das Übertragsbitsignal CARRY, das Summenbitsignal SUM und die weiteren Übertragsbitsignale C_out1–C_out3, die einem entsprechenden 6-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind, d. h. der (n + 1)-ten Kompressionseinheit.
Wiederum bezugnehmend auf 18, wird das vertikale 6-Bit-Datensignal von drei entsprechenden 9-zu-2-Kompressoren in 3-Bit-Signale unterteilt, die dem ersten und dem zweiten Volladdierer 136 und 138 zuzuführen sind. Diese Addierer 136 und 138 erzeugen dann ein erstes und ein zweites Summenbitsignal S₁ und S₂ ebenso wie ein erstes und ein zweites Übertragsbitsignal C_out1 und C_out2, die einem ersten 6-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind, d. h. der (n + 1)-ten Kompressionseinheit. Der dritte Volladdierer 140 empfängt das erste bis dritte Übertragsbitsignal C_in1–C_in3 von einem entsprechenden 6-zu-2-Kompressor der Kompressionseinheit der vorherigen Stufe und erzeugt ein drittes Summenbitsignal S₃ sowie ein drittes Übertragsbitsignal C_out3, die dem ersten 6-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind. Der vierte Volladdierer 142 empfängt das erste bis dritte Summen-Bitsignal S₁–S₃ von dem ersten bis dritten Volladdierer und erzeugt schließlich das Summenbitsignal SUM und das Übertragsbitsignal CARRY.
19 zeigt den 4-zu-2-Kompressor von 16. Der 4-zu-2-Kompressor weist zwei Volladdierer 144 und 146 auf, die jeweils den gleichen Aufbau wie der Volladdierer von 9 aufweisen. In dieser Figur empfängt der 4-zu-2-Kompressor ein vertikales 4-Bit-Datensignal von den zwei 6-zu-2-Kompressoren sowie ein 1-Bit-Übertragssignal C_in1 von einem entsprechenden 4-zu-2-Kompressor der Kompressionseinheit der vorherigen Stufe, d. h. der (n – 1)-ten Kompressionseinheit, und erzeugt das Übertragsbitsignal CARRY, das Summenbitsignal SUM und das weitere Übertragsbitsignal C_out1, die einem entsprechenden 4-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind.
Erneut bezugnehmend auf 19, wird ein 3-Bit-Signal niedriger Ordnung des vertikalen 4-Bit-Datensignals von zwei entsprechenden 6-zu-2-Kompressoren dem ersten Volladdierer 144 zugeführt, der ein erstes Summenbitsignal S₁ ebenso wie ein Übertragsbitsignal C_out1 erzeugt, die dem 4-zu-2-Kompressor der Kompressionseinheit der nächsten Stufe zuzuführen sind. Der zweite Volladdierer 140 empfängt das MSB des vertikalen 4-Bit-Datensignals, das Summenbitsignal S₁ von dem ersten Volladdierer 144 und das Übertragsbitsignal C_in1 von dem 4-zu-2-Kompressor der Kompressionseinheit der vorherigen Stufe und erzeugt endgültige Summen- und Übertragsbitsignale SUM und CARRY. Die so erzeugten Summen- und Übertragsbitsignale werden dem bedingten 108-Bit-Addierer 116 zugeführt, wie in 16 gezeigt.
21 zeigt Simulationsergebnisse eines Schwellenpfades in der Kompressionseinheit gemäß der vorliegenden Erfindung. Aus dieser Figur ist ersichtlich, dass die Zeit von etwa 8,34 Nanosekunden erforderlich ist, um ein Ausgangssignal aus einem Eingangssignal zu erhalten.
22 zeigt die bedingte 108-Bit-Addiererschaltung von 16 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der bedingte 108-Bit-Addierer 118, wie in 22 gezeigt, besteht aus sieben modularen 16-Bit-Summenerzeugungsblöcken 150-1 bis 150-7 sowie zwei 4-Bit-Übertragserzeugungsblöcken 160-1 und 160-2. Die Anzahl der Übertragserzeugungsblöcke ist gleich dem nächstoberen Wert der Anzahl an Summenerzeugungsblöcken, d. h. [7/4] = 2. Jeder der Summenerzeugungsblöcke 150-1 bis 150-7 weist einen Vorübertrags- und Vorsummengenerator 152 sowie einen bedingten 16-Bit-Addierer 154 auf. Die Summenerzeugungsblöcke werden mit EEPL und die Übertragserzeugungsblöcke mit CMOS-Logik gebildet.
In dieser Ausführungsform besteht das signifikanteste Merkmal des bedingten 108-Bit-Addierers darin, dass vor Ankunft der Übertragsübertragung, die durch eine Multiplexerkette in den jeweiligen Summenerzeugungsblöcken 150-1 ^~ 150-7 erzeugt wird, an der letzten Stufe der Multiplexerkette die letzte Stufe durch Blockübertragssignale
und BC_i; angesteuert wird, die von den jeweiligen Übertragserzeugungsblöcken 160-1 und 160-2 bereitgestellt werden. Die Übertragserzeugung und die Summenerzeugung treten zum Beispiel in dem bedingten Addierer des Standes der Technik gleichzeitig auf, in dem bedingten Addierer 118 gemäß der vorliegenden Erfindung jedoch individuell. Daher kann der bedingte Addierer 118 von 22 eine verbesserte Betriebsgeschwindigkeit erreichen. Der bedingte Addierer 118 weist nämlich eine verkürzte Verzögerungszeit von etwa 2t_MUX im Vergleich zu dem bedingten Addierer des Standes der Technik auf.
Außerdem weist der bedingte 108-Bit-Addierer 118 eine höhere Betriebsgeschwindigkeit und einer geringere Leistungsdissipation im Vergleich zu dem bedingten Addierer des Standes der Technik mit entweder der Durchlasstransistor-Logik oder der CMOS-Logik auf, da die Summenerzeugungsblöcke mit Durchlasstransistor-Logik und die Übertragserzeugungsblöcke mit CMOS-Logik gebildet werden.
Sich 22 zuwendend, empfangen die jeweiligen Vorübertrags- und Vorsummengeneratoren 152 in dem ersten bis sechsten Summenerzeugungsblock 150-1 ^~ 150-6 ein erstes 16-Bit-Eingangssignal A_i ^~A_i+15 (wobei "i" gleich 0, 16, 32, ..., 80 ist), ein Komplementärsignal
des ersten 16-Bit-Eingangssignals, ein zweites 16-Bit-Eingangssignal B_i ^~B_i+15 und ein Komplementärsignal
des zweiten 16-Bit-Eingangssignals und erzeugen ein erstes bedingtes 16-Bit-Summensignal SH, ein zweites bedingtes 16-Bit-Summensignal SL, ein erstes bedingtes 16-Bit-Übertragssignal CH oder P, ein Komplementärsignal CH des ersten bedingten 16-Bit-Übertragssignals CH, ein zweites bedingtes 16-Bit-Übertragssignal CL oder G und ein Komplementärsignal CL des zweiten bedingten 16-Bit-Übertragssignals. Außerdem empfängt der Vorübertrags- und Vorsummengenerator 152 in dem siebten Summenerzeugungsblock ein erstes 12-Bit-Eingangssignal A₉₆ ^~A₁₀₇, ein Komplementärsignal
des ersten 12-Bit-Eingangssignals, ein zweites 12-Bit-Eingangssignal B₉₆ ^~B₁₀₇ und ein Komplementärsignal
des zweiten 16-Bit-Eingangssignals und erzeugt ein erstes bedingtes 12-Bit-Summensignal SH, ein zweites bedingtes 12-Bit-Summensignal SL, ein erstes bedingtes 12-Bit-Übertragssignal CH oder P, ein Komplementärsignal CH des ersten bedingten 12-Bit-Übertragssignals CH, ein zweites bedingtes 12-Bit-Übertragssignal CL oder G und ein Komplementärsignal CL des zweiten bedingten 12-Bit-Übertragssignals.
In jedem der ersten bis siebten Summenerzeugungsblöcke 150-1 ^~ 150-7 empfängt der bedingte Addierer 154 mehrere Signale von dem Vorübertrags- und Vorsummengenerator 152, d. h. das erste bedingte Summensignal SH, das zweite bedingte Summensignal SL, das erste bedingte Übertragssignal P, das Komplementärsignal CH des ersten bedingten Übertragssignals CH, das zweite bedingte Übertragssignal G und das Komplementärsignal CL des zweiten bedingten Übertragssignals.
Der erste bis sechste bedingte 16-Bit-Addierer der sieben Summenerzeugungsblöcke 150-1 ^~ 150-7 erzeugt ein erstes bis sechstes 16-Bit-Summensignal S_i ^~S_i+15 (wobei "i" gleich 0, 16, 32, ..., 80 ist), und der siebte bedingte 16-Bit-Addierer derselben erzeugt ein siebtes 16-Bit-Summensignal S₉₆ ^~S₁₀₇.
Außerdem werden in dem ersten bis vierten Summenerzeugungsblock 150-1 ^~ 150-4 das erste und das zweite bedingte Übertragssignal P und G von den Vorübertrags- und Vorsummengeneratoren 154 an den ersten Übertragserzeugungsblock 160-1 angelegt. In dem fünften bis siebten Summenerzeugungsblock 150-5 ^~ 150-7 werden das erste und das zweite bedingte Übertragssignal P und G von den Vorübertrags- und Vorsummengeneratoren 154 an den zweiten Übertragserzeugungsblock 160-2 angelegt. Das erste und das zweite bedingte Übertragssignal P und G bezeichnen Übertragsausbreitungs- beziehungsweise Übertragserzeugungssignale.
Der erste Übertragserzeugungsblock 160-1 erzeugt ein erstes bis viertes Blockübertragssignal BC₀ ^~BC₃ und Komplementärsignale
derselben, die alle dem zweiten Summenerzeugungsblock 150-2 zugeführt werden. Das zweite Blockübertragssignal BC₁ und das Komplementärsignal
desselben werden dem dritten Summenerzeugungsblock 150-3 zugeführt. Das dritte Blockübertragssignal BC₂ und das Komplementärsignal
desselben werden dem vierten Summenerzeugungsblock 150-4 zugeführt. Das vierte Blockübertragssignal BC₃ und das Komplementärsignal
desselben werden dem fünften Summenerzeugungsblock 150-5 und dem zweiten Übertragserzeugungsblock 160-2 zugeführt. Jedes der Blockübertragssignale ist ein 1-Bit-Signal.
Der zweite Übertragserzeugungsblock 160-2 erzeugt das fünfte bis sieb te Blockübertragssignal BC₄ ^~BC₆ und die Komplementärsignale
derselben. Das fünfte Blockübertragssignal BC₄ und das Komplementärsignal
desselben werden dem sechsten Summenerzeugungsblock 150-6 zugeführt. Das sechste Blockübertragssignal BC₅ und das Komplementärsignal
werden dem siebten Summenerzeugungsblock 150-7 zugeführt. Und das siebte Blockübertragssignal BC₆ und das Komplementärsignal
desselben werden als die endgültigen Übertrags- und Komplementärsignale C_out beziehungsweise
erzeugt.
Wie vorstehend beschrieben, befasst sich der bedingte 108-Bit-Addierer gemäß der vorliegenden Erfindung separat mit der Übertragserzeugung und der Summenerzeugung, so dass die Betriebsgeschwindigkeit desselben in Richtung schneller verbessert werden kann. Das heißt, die Verzögerungszeit des Summenerzeugungsblocks beträgt 10t_MUX, die sich zum Beispiel aus t_MUX aufgrund des Vorübertrags- und Vorsummengenerators 154, 8t_MUX aufgrund des bedingten 16-Bit-Addierers 154 und t_MUX aufgrund der Blockübertragssignale BC_j und
oder C_IN und
von dem Übertragserzeugungsblock 160-1 oder 160-2) zusammensetzt. Wie lang auch immer die Verzögerungszeit aufgrund der Übertragserzeugungsblöcke 160-1 und 160-2 ist, sie übersteigt 8t_MUX nicht. Die Verzögerungszeit aufgrund des Übertragserzeugungsblocks ist im Vergleich zu jener des Summenerzeugungsblocks verkürzt. Demgemäß ist die Übertragsausbreitungszeit schneller als die Summenausbreitungszeit, so dass die Additionsgeschwindigkeit relativ schnell ausgeführt wird.
Außerdem weist der bedingte 108-Bit-Addierer sieben Summenerzeugungsblöcke 150-1 ^~ 150-7 auf, d. h. sieben bedingte 16-Bit-Addierer. Diese (7 × 16)-Addierer-Struktur weist eine kleinere Verzögerungszeit im Vergleich zu einer (8 × 14)-, (12 × 9)- oder (29 × 6)-Addiererstruktur des Standes der Technik auf. Als ein Beispiel beträgt im Fall der (8 × 14)-Addierer-Struktur die Verzögerungszeit des Summenerzeugungsblocks 5t_MUX, die sich aus t_MUX aufgrund des Vorübertrags- und Vorsummengenerators und 4t_MUX aufgrund des Summengenerators zusammensetzt (wobei t_MUX eine Verzögerungszeit aufgrund eines Multiplexers ist). Die Verzögerungszeit aufgrund des Übertragserzeugungsblocks beträgt etwa 12t_MUX, auch wenn der Block mit Gruppenübertrags- und Gruppensummenverfahren implementiert wird. Somit weist der bedingte 108-Bit-Addierer mit einer (8 × 14)-Addierer-Struktur des Standes der Technik wenigstens 12t_MUX an Verzögerungszeit auf. Die Verzögerungszeiten jeweiliger Addiererstrukturen werden durch die folgende Tabelle 3 veranschaulicht.
[Tabelle 3]
Wie aus Tabelle 3 ersichtlich, weist die (7 × 16)-Addiererstruktur gemäß der vorliegenden Erfindung die kürzeste Verzögerungszeit insgesamt im Vergleich zu den anderen Addiererstrukturen des Standes der Technik auf.
23 ist ein detailliertes Schaltbild eines Vorübertrags- und Vorsummengenerators gemäß dieser Ausführungsform. Bezugnehmend auf 23 beinhaltet der Generator 152 sechzehn Vorübertrags- und Vorsummenerzeugungseinheiten. Jede der Erzeugungseinheiten weist drei Funktionsblöcke 162, 164 und 166 sowie zwei EEPL-Pegelwiederherstellungsblöcke 168 und 170 auf.
Der erste Funktionsblock 162 beinhaltet zwei NMOS-Transistoren 172 und 174 für eine XNOR-Verknüpfung von Eingängen A und B sowie zwei NMOS-Transistoren 176 und 178 für eine XOR-Verknüpfung der Eingänge A und B. Die XNOR-Logik gibt SH ab, und die XOR-Logik gibt SL ab. Der zweite Funktionsblock 164 besteht aus zwei NMOS-Transistoren 180 und 182 für eine NOR-Verknüpfung der Eingänge A und B sowie zwei NMOS-Transistoren 184 und 186 für eine ODER-Verknüpfung der Eingänge A und B.
Die NOR-Logik gibt CH (oder P) ab, die ODER-Logik gibt CH (oder P) ab. Der dritte Funktionsblock 166 besteht aus zwei NMOS-Transistoren 190 und 192 für eine NAND-Verknüpfung der Eingänge A und B und zwei NMOS-Transistoren 192 und 194 für eine UND-Verknüpfung der Eingänge A und B. Die NAND-Logik gibt CL (oder G) ab, die UND-Logik gibt CL (oder G) ab.
Zwei Ausgangsanschlüsse des zweiten Funktionsblocks 164 sind mit dem ersten EEPL-Pegelwiederherstellungsblock 168 verbunden, diejenigen des dritten Funktionsblocks 166 sind mit dem zweiten EEPL-Pegelwiederherstellungsblock 170 verbunden. Jeder Pegelwiederherstellungsblock beinhaltet, wie vorstehend unter Bezugnahme auf 8 beschrieben, zwei Inverter und zwei PMOS-Transistoren. Speziell ist in dem ersten Pegelwiederherstellungsblock 168 der Eingangsanschluss des Inverters 196 mit dem Ausgangsanschluss 181 der NOR-Logik verbunden, und CH (oder P) wird von dem Ausgangsanschluss des Inverters 196 abgegeben. Der Eingangsanschluss des Inverters 198 ist mit dem Ausgangsanschluss 183 der NOR-Logik verbunden, und CH (oder P) wird von dem Ausgangsanschluss des Inverters 198 abgegeben. Der Strompfad des PMOS-Transistors 200 ist zwischen den Eingangsan schluss des Inverters 196 und den Ausgangsanschluss des Inverters 198 eingeschleift, und der Gate-Anschluss desselben ist mit dem Eingangsanschluss des Inverters 198 verbunden. Der Strompfad des PMOS-Transistors 202 ist zwischen den Eingangsanschluss des Inverters 198 und den Ausgangsanschluss des Inverters 196 eingeschleift, und der Gate-Anschluss desselben ist mit dem Eingangsanschluss des Inverters 196 verbunden.
In dem zweiten Pegelwiederherstellungsblock 170 ist der Eingangsanschluss des Inverters 204 mit dem Ausgangsanschluss 189 der NAND-Logik verbunden, und CL (oder G) wird von dem Ausgangsanschluss des Inverters 204 abgegeben. Der Eingangsanschluss des Inverters 206 ist mit dem Ausgangsanschluss 193 der UND-Logik verbunden, und CL (oder G) wird von dem Ausgangsanschluss des Inverters 206 abgegeben.
Der Strompfad des PMOS-Transistors 208 ist zwischen den Eingangsanschluss des Inverters 204 und den Ausgangsanschluss des Inverters 206 eingeschleift, und der Gate-Anschluss desselben ist mit dem Eingangsanschluss des Inverters 206 verbunden. Der Strompfad des PMOS-Transistors 210 ist zwischen den Eingangsanschluss des Inverters 206 und den Ausgangsanschluss des Inverters 204 eingeschleift, und der Gate-Anschluss desselben ist mit dem Eingangsanschluss des Inverters 204 verbunden.
24 ist ein detailliertes Schaltbild eines bedingten 16-Bit-Addierers. Bezugnehmend auf 24 beinhaltet der Addierer 154 eine Mehrzahl von Multiplexern. In 24 repräsentiert LRB die EEPL-Pegelwiederherstellungsschaltung von 8, MS, MSL, MD und MDL repräsentieren jeweils Durchlasstransistoren-Multiplexer der 25A bis 25D. MS bezeichnet einen einzelnen Multiplexer, der selektiv einen von zwei Datenwerten D0 und D1 gemäß zwei komplementären Eingangssignalen IN und IN abgibt. Wie in 25A gezeigt, weist der MS zwei NMOS-Transistoren 240 und 242 auf. MSL ist ein einzelner Multiplexer mit einer Pegelwiederherstellungsschaltung, und er gibt das gewandelte Signal von einem oder zwei Datenwerten ab. Dieser MSI, wie in 25B gezeigt, beinhaltet zwei NMOS-Transistoren 244 und 246, einen Inverter 248 und einen PMOS-Transistor 250. Des Weiteren ist der MD ein Doppel-Multiplexer, der selektiv einen von zwei Datenwerten und einen von deren komplementären Datenwerten gemäß zwei komplementären Eingangssignalen abgibt. Der MD beinhaltet vier NMOS-Transistoren 250, 252, 254 und 256, wie in 25C gezeigt. Der MDL ist ein Doppel-Multiplexer mit einer Pegelwiederherstellungsschaltung, und er gibt invertierte Signale von Ausgangssignalen der Doppel-Multiplexer ab. Der MDL, wie in 25D gezeigt, beinhaltet vier NMOS-Transistoren 258, 260, 262 und 264 sowie eine EEPL-Pegelwiederherstellungsschaltung 266. Die EEPL-Pegelwiederherstellungsschaltung 266, wie vorstehend beschrieben, beinhaltet zwei Inverter 270 und 272 sowie zwei PMOS-Transistoren 274 und 276.
Das SPICE-Simulationsergebnis von MSL und MDL ist in 26 gezeigt. Bezugnehmend auf 26 ist die Verzögerung von MDL geringer als jene von MSL. Wieder bezugnehmend auf 24 beinhaltet der bedingte 16-Bit-Addierer 154 acht bedingte Summeneinheiten 210-1 ^~ 210-8. Die erste bedingte Summeneinheit 210-1 empfängt erste bedingte Summensignale SH und zweite bedingte Summensignale SL, erste bedingte Übertragssignale CH (oder P) und zweite bedingte Übertragssignale CL (oder G) sowie 2-Bit-Signale SH_i und SH_i+1, SL_i und SL_i+1, CH_i und CH_i+1 niedrigerer Ordnung,
und
, CL_i und CL_i+1,
und
jeweiliger Komplementärsignale CL der zweiten bedingten Übertragssignale, die vom entsprechenden Vorübertrags- und Vorsummengenerator 152 bereitgestellt werden, und erzeugt 2-Bit-Summensignale S_i und S_i+1. Die zweite bedingte Summeneinheit 210-2 empfängt die nächsten 2-Bit-Signale SH_i+2 und SH_i+3, SL_i+2 und SL_i+3, CH_i+2 und CH_i+3,
und
, CL_i+2 und CL_i+3,
und
von dem entsprechenden Vorübertrags- und Vorsummengenerator 152 und erzeugt die nächsten 2-Bit-Summensignale S_i+2 und S_i+3. Entsprechend erzeugen die erste bis achte bedingte Addierereinheit 210-1 ^~ 210-8 16-Bit-Summensignale S_i ^~S_i+15.
Jede bedingte Addierereinheit beinhaltet zwei LRBs 212 und 224, sechs MSs 214, 216, 220, 222, 226 und 228, zwei MSLs 218 und 230, zwei MDS 232 und 234 sowie zwei MDLs 236 und 238. In jeder bedingten Summeneinheit wird Eingangsanschlüssen IN und IN des ersten LRB 212 ein SH-Bit-Signal niedrigerer Ordnung beziehungsweise ein SL-Bit-Signal niedrigerer Ordnung zugeführt. Die Pegel der Signale SH und SL werden mittels des ersten LRB 212 jeweils auf die vollen Pegel wiederhergestellt, d. h. auf V_DD und V_SS (GND).
Die Signale SH und SL mit vollem Pegel von den Ausgangsanschlüssen OUT und OUT des LRB 212 werden Eingangsanschlüssen D0 beziehungsweise D1 von MS 214 zugeführt. Jeder der MSs 214 und 216 gibt selektiv ein oder zwei Eingangssignale in Reaktion auf Selektionssignale ab. In der bedingten Addierereinheit 210-1 werden zum Beispiel Auswahlanschlüssen IN und IN des MS 214 Steuersignale mit V_DD- beziehungsweise GND-Pegeln zugeführt, und Auswahlanschlüssen IN und IN des MS 216 werden Steuersignale mit GND- beziehungsweise V_DD-Pegeln zugeführt. Daher gibt das MS 214 das Signal SH ab, und das MS 216 gibt das Signal SL ab.
Die Signale SH und SL von den MSs 214 und 216 werden an Eingangsanschlüsse D1 beziehungsweise D0 von MSL 218 angelegt. MSL 218 gibt das konvertierte Signal des Signals SL von MS 216, d. h. ein Signal mit vollem hohem Pegel, als ein Summensignal S_i mit niedrigstwertigem Bit ab, wenn ein Steuersignal C_IN auf V_DD-Pegel liegt. Andererseits gibt MSL das konvertierte Signal des Signals SH von MS 214, d. h. ein Signal mit vollem niedrigem Pegel, als das Summensignal S_i mit niedrigstwertigem Bit ab, wenn ein Steuersignal
auf V_DD-Pegel liegt.
Den Eingangsanschlüssen D1 und D0 des MS 220 wird das SH-Bit-Signal mit höherer Ordnung beziehungsweise das SL-Bit-Signal mit höherer Ordnung zugeführt. Den Eingangsanschlüssen D1 und D0 des MS 222 werden außerdem das SH-Bit-Signal mit höherer Ordnung beziehungsweise das SL-Signal mit höherer Ordnung zugeführt. Den Auswahlanschlüssen IN und IN des MS 220 werden Bit-Signale CH (d. h. P) beziehungsweise CH (d. h. P) zugeführt, und den Auswahlanschlüssen IN und IN des MS 222 werden jeweils Bit-Signale CL (d. h. G) und CL (d. h. G) zugeführt. Da die Signale CH und CL auf hohem Pegel liegen und die Signale CL und CH auf niedrigem Pegel liegen, geben die MSs 220 und 222 Signale SL beziehungsweise SH ab. Die Signale SL und SH werden den Eingangsanschlüssen IN beziehungsweise IN des LRB 224 zugeführt. Die Signale SH und SL mit vollen Pegeln werden somit von Ausgangsanschlüssen OUT beziehungsweise OUT des LRB 224 abgegeben.
Den Eingangsanschlüssen D0 und D1 des MS 226 werden die Signale SH beziehungsweise SL von LRB 224 zugeführt. Die Signale SH und SL werden auch den Eingangsanschlüssen D0 beziehungsweise D1 des MS 228 zugeführt. Jeder der MSs 226 und 228 gibt in Reaktion auf Auswahlsignale selektiv eines von zwei Eingangssignalen ab. In der bedingten Addierereinheit 210-1 werden zum Beispiel den Auswahlanschlüssen IN und IN des MS 226 Steuersignale mit V_DD- beziehungsweise GND-Pegeln zugeführt, und den Auswahlanschlüssen IN und IN des MS 228 werden Steuersignale mit GND- beziehungsweise V_DD-Pegeln zugeführt. Somit gibt der MS 226 das Signal SH ab, und der MS 228 gibt das Signal SL ab.
Das Signal SH von dem fünften MS 226 und das Signal SL von dem sechsten MS 228 werden Eingangsanschlüssen D1 und D0 des zweiten MSL 230 zugeführt. Der zweite MSL 230 gibt das invertierte SL-Signal, d. h. ein starkes Signal mit hohem Pegel, als Summationssignal S_i+1 ab, wenn der Pegel des Steuersignals C_IN, das seinem Auswahlanschluss IN zugeführt wird, derselbe wie der V_D0-Pegel ist. Andererseits gibt der zweite MSL 230 das invertierte SH-Signal, d. h. ein Signal mit starkem niedrigem Pegel, als Summationssignal S_i+1 ab, wenn der Pegel des Steuersignals
, das seinem Auswahlanschluss IN zugeführt wird, derselbe wie der V_DD-Pegel ist.
Das CH-Bit-Signal höherer Ordnung und sein invertiertes Signal CH sowie das CL-Bit-Signal niedrigerer Ordnung und sein invertiertes Signal CL werden den Eingangsanschlüssen D0, D0, D1, D1 des ersten und zweiten MDs 232 und 234 zugeführt. Das CH(P)-Bit-Signal niedrigerer Ordnung und das CH(P)-Bit-Signal niedrigerer Ordnung werden den Eingangsanschlüssen IN und IN des ersten MD 232 zugeführt. Und das CL(G)-Bitsignal niedrigerer Ordnung und das CL(G)-Bit-Signal niedrigerer Ordnung werden den Eingangsanschlüssen IN, IN des zweiten MDs 234 zugeführt. Da jedes CH- und CH-Signal hohe Pegel aufweist und jedes CL- und CL-Signal niedrige Pegel aufweist, gibt der erste MD 232 CL- und CL-Signale ab und der zweite MD 234 gibt CH- und CH-Signale ab.
CL-, CL-, CH- und CH-Signale vom ersten und zweiten MD 232, 234 werden Eingangsanschlüssen D1, D1, D0, D0 des ersten beziehungsweise zweiten MDL 236, 238 zugeführt. Jeder des ersten und zweiten MDL 236 und 238 gibt das eine seiner Eingangssignale und invertierten Eingangssignale selektiv in Reaktion auf seine Auswahlsignale ab. Zum Beispiel werden in der ersten bedingten Summationseinheit 210-1 ein Auswahlsignal mit V_DD-Pegel und ein Auswahlsignal mit GND-Pegel in die Auswahlanschlüsse IN beziehungsweise IN des zweiten MDL 238 eingegeben. Demgemäß wählt der erste MDL 236 Signale CH und CH aus und gibt diese ab, wobei jedes derselben von dem Signal CL beziehungsweise CL invertiert ist, und der zweite MDL 238 wählt Signale CL und CL aus und gibt diese ab, wobei jedes derselben von dem Signal CH beziehungsweise CH invertiert ist. Die Signale CH, CH, CL, CL von dem ersten und zweiten MDL 236 und 238 werden den Multiplexern innerhalb der nächsten bedingten Summationseinheit als Steuersignal zugeführt. Wie in 24 gezeigt, beträgt die Verzögerungszeit des 16-Bit-Addierers 154 gemäß der bevorzugten Ausführungsform der Erfindung 8t_MUX. Im Vergleich zu jener des herkömmlichen stellt dies eine Verbesserung von 56% dar.
27 zeigt schematisch den Übertragserzeugungsblock 160-1. Bezugnehmend auf 27 beinhaltet der Übertragserzeugungsblock 160-1 fünf CLA-Bereiche 300-1 ^~ 300-4 und 310. Der erste bis vierte CLA-Bereich 300-1 ^~ 300-4 weisen jeweils den gleichen Aufbau auf, der fünfte CLA-Bereich 310 weist jedoch einen anderen Aufbau auf. Jeder des ersten bis vierten CLA-Bereichs 300-1 ^~ 300-4 weist fünf CLA1-Addierer 302-1 ^~ 302-5 auf, und der fünfte CLA-Bereich weist einen CLA2-Addierer auf, der andere Strukturen besitzt.
In jedem des ersten bis vierten CLA-Bereichs werden 16-Bit-G-Signale und 16-Bit-P-Signale vom entsprechenden Vorübertrags- und Vorsummengenerator 152 um 4 Bit separiert und jeweils CLA1-Addierern 302-1 ^~ 302-4 zugeführt.
Konkret werden in dem ersten CLA-Bereich 300-1 Signale P0^~P3 und G0^~G3 dem CLA1-Addierer 302-1 zugeführt, Signale P4^~P7 sowie G4^~G7 werden dem CLA1-Addierer 302-2 zugeführt, Signale P8^~P11 sowie G8^~G11 werden dem CLA1-Addierer 302-3 zugeführt, und Signale P12^~P15 sowie G12^~G15 werden dem CLA1-Addierer 302-4 zuge führt. Der CLA1-Addierer 302-1 erzeugt Gruppenübertrags- und Gruppenübertragstransfersignale GG0 und GP0, und der CLA1-Addierer 302-2 erzeugt Signale GG1 und GP1, der CLA1-Addierer 302-3 erzeugt Signale GG2 und GP2, und der CLA1-Addierer 302-4 erzeugt Signale GG3 beziehungsweise GP3. Des Weiteren werden 8-Bit-Signale GG0^~GG3 und GP0^~GP3 von dem CLA1-Addierer 302-1 ^~ 302-4 dem CLA1-Addierer 302-5 zugeführt. Der CLA1-Addierer 302-5 erzeugt das Übertragserzeugungssignal SG0 des ersten Bereichs und das Übertragstransfersignal SP0 des ersten Bereichs.
In der gleichen Weise wie vorstehend beschrieben werden die Übertragserzeugungssignale SG1^~SG3 des zweiten bis vierten Bereichs und die Übertragstransfersignale SP1^~SP3 des zweiten bis vierten Bereichs durch den zweiten bis vierten CLA-Bereich 302-2^~ 300-4 erzeugt.
8-Bit-Signale von den vier CLA-Bereichen 300-1 ^~ 300-4, das heißt Signale SG0^~SG₃ und SP0^~SP₃ werden von dem fünften CLA-Bereich 310 bereitgestellt. Der fünfte CLA-Bereich 310 erzeugt ein erstes bis viertes Blockübertragssignal BC₀ ^~BC₃ sowie ihre Komplementärsignale
. Außerdem erzeugt, wie zuvor beschrieben, der fünfte CLA-Bereich innerhalb des zweiten Übertragserzeugungsblocks 160-2 ein erstes bis drittes Blockübertragssignal BC₄ ^~BC₆ sowie deren Komplementärsignale
Die 28A und 28B sind detaillierte Schaltbilder, die den Gruppenübertragserzeugungsbereich jedes CLA1-Addierers und die Gruppenübertragsausbreitung zeigen. Bezugnehmend auf 28A und 28B bestehen die Gruppenübertragserzeugungs- und Gruppenübertragsausbreitungsbereiche aus der CMOS-Logik im Gegensatz zu dem Summenerzeugungsblock, der aus einem Durchlasstransistor besteht, um die Betriebsgeschwindigkeit des 108-Bit-Addierers zu verbessern. Dies ist dazu gedacht, die durch den Durchlasstransistor-Multiplexer verursachte Übertragsausbreitungsverzögerung zu reduzieren.
Wie in 28A dargestellt, beinhaltet die Gruppenübertragserzeugung des CLA1-Addierers sieben PMOS-Transistoren 330 ^~ 342, zehn NMOS-Transistoren 344 ^~ 362 sowie einen Inverter 364. Ein Strompfad des PMOS-Transistors ist zwischen die Quellenspannung V_DD und den Knoten N331 eingeschleift, und ein Signal G₀ wird dem Gate desselben zugeführt. Strompfade der PMOS-Transistoren 332, 336 und 340 sind zwischen die Quellenspannung V_DD und den Knoten N335, N339 bzw. N341 eingeschleift, und Signale P₁ ^~P₃ werden dem Gate derselben zugeführt.
Ein Strompfad des PMOS-Transistors 334 ist zwischen die Strompfade der PMOS-Transistoren 330, 332 und den Knoten N331 eingeschleift, und ein Signal G₁ wird dem Gate des PMOS-Transistors 334 zugeführt. Ein Strompfad des PMOS-Transistors 338 ist zwischen die Strompfade der PMOS-Transistoren 334, 336 und den Knoten N335 eingeschleift, und ein Signal G₂ wird dem Gate des PMOS-Transistors 338 zugeführt. Ein Strompfad des PMOS-Transistors 342 ist zwischen die Strompfade der PMOS-Transistoren 338, 340 und den Knoten N341 eingeschleift, und ein Signal G₃ wird dem Gate des PMOS-Transistors 342 zugeführt.
Strompfade von NMOS-Transistoren 344, 352, 354 und 356 sind seriell zwischen der Massespannung GND und dem Knoten N341 eingeschleift, und Signale G₀ und P₁ ^~P₃ werden Gates der NMOS-Transistoren 344, 352 und 354 zugeführt. Strompfade von NMOS-Transistoren 346, 358 und 360 sind seriell zwischen der Massespannung GND und dem Knoten N341 eingeschleift, und Signale G₁, P₂ und P₃ werden Gates der NMOS-Transistoren 346, 358 und 360 zugeführt. Strompfade von NMOS-Transistoren 348 und 362 sind seriell zwischen der Massespannung GND und dem Knoten N341 eingeschleift, und Signale G₂ und P₃ werden Gates der NMOS-Transistoren 348 und 362 zu geführt. Ein Strompfad eines NMOS-Transistors 350 ist seriell zwischen der Massespannung GND und dem Knoten N341 eingeschleift, und Signale G₃ werden dem Gate des NMOS-Transistors 350 zugeführt.
Ein Inverter 364 invertiert ein durch die PMOS-Transistoren 330 ^~ 342 und NMOS-Transistoren 344 ^~ 362 auf dem Knoten N341 erzeugtes Signal und gibt ein Signal der Gruppenübertragserzeugung GG ab.
Wie in 28B dargestellt, besteht die Gruppenübertragsausbreitung von CLA1 aus vier PMOS-Transistoren 366 ^~ 372, vier NMOS-Transistoren 374-380 und einem Inverter 382. Strompfade der PMOS-Transistoren 366 ^~ 372 sind wechselseitig parallel zwischen die Quellenspannung V_DD und den Knoten N373 eingeschleift. Strompfade der NMOS-Transistoren 374 ^~ 380 sind seriell zwischen der Referenzspannung, das heißt Massespannung GND, und dem Knoten N373 eingeschleift.
Ein Inverter 382 invertiert ein von den PMOS-Transistoren 366 ^~ 372 und NMOS-Transistoren 374 ^~ 380 auf dem Knoten N341 erzeugtes Signal und gibt ein Signal der Gruppenübertragsausbreitung GP ab.
29 ist ein detailliertes Schaltbild des CLA2-Addierers 310 in 27. Bezugnehmend auf 29 beinhaltet der CLA2-Addierer 310 drei CLA1-Addierer 400-1, 400-2, 400-3 und vier MDLs 410, 412, 414, 416.
Jeder der in 29 gezeigten CLA1-Addierer 400-1, 400-2 und 400-3 weist den gleichen Aufbau wie der CLA1 von 27 auf, und somit wird auf eine detaillierte Beschreibung im Folgenden verzichtet.
Sich wiederum 29 zuwendend empfängt der CLA1-Addierer 400-1 SG₀-, SG₁- SP₀- und SP₁-Signale und erzeugt BG₁- und BP₁-Signale. Der CLA1-Addierer 400-2 empfängt SG₀-, SG₁-, SG₂-, SP₀-, SP₁- und SP₂-Signale und erzeugt BG₂- und BP₂-Signale. Außerdem empfängt der CLA1-Addierer 400-3 SG₀-, SG₁-, SG₂-, SG₃-, SP₀-, SP₁-, SP₂- und SP₃-Signale und erzeugt BG₃- und BP₃-Signale.
Die SG₀- und SP₀-Signale werden den Eingängen D0 und D1 des MDL 410 zugeführt, und die BG₁- und BP₁-Signale von dem CLA1-Addierer 400-1 werden den Eingängen D0 und D1 des MSL 412 zugeführt. Die BG₂- und BP₂-Signale von dem CLA1-Addierer 400-2 werden den Eingängen D0 und D1 des MSL 414 zugeführt, und die BG₃- und BP₃-Signale von dem CLA1-Addierer 400-3 werden den Eingängen D0 und D1 des MSL 414 zugeführt. Außerdem werden C_IN und
, an die Auswahlanschlüsse IN und IN von jedem der MDL 410 ^~ 416 angelegt.
Jeder MDL 410 ^~ 416 wählt irgendeines von zwei Eingangssignalen in Reaktion auf die C_IN- und
-Signale aus und gibt diese ab. Die MDL 410416 erzeugen Blockübertragssignale BC₀ ^~BC₃ sowie Komplementärsignale
derselben, wie in 29 gezeigt.
Der Übertragserzeugungsblock 160-2 weist den gleichen Aufbau wie der Übertragserzeugungsblock 160-1 auf, mit der Ausnahme, dass dem vierten CLA-Bereich 12-Bit-Übertragserzeugungssignale und 12-Bit-Übertragsausbreitungssignale zugeführt werden, und Beschreibungen hierzu werden weggelassen.
30 zeigt SPICE-Simulationsergebnisse des bedingten 108-Bit-Summationsaddierers gemäß der vorliegenden Erfindung. Aus 30 ist ersichtlich, dass die Übertragsausbreitung schneller als die Summenausbreitung ist.
31 zeigt die Multiplikationszeiten zwischen dem Multiplizierer des Standes der Technik, der nur 4-zu-2-Kompressoren verwendet, und dem Multiplizierer von 16. Wie in 31 gezeigt, beträgt die Multiplikationszeit bezüglich des Schwellwertpfades des Multiplizierers gemäß der vorliegenden Erfindung 13,5 Nanosekunden, die Multiplikationszeit des Multiplizierers des Standes der Technik beträgt hingegen 15,1 Nanosekunden. Daher ist aus 31 verständlich, dass die Multiplikationsgeschwindigkeit des Multiplizierers gemäß der vorliegenden Erfindung etwa 13% schneller als bei den Multiplizierern des Standes der Technik ist.
Wie vorstehend beschrieben, weist ein bedingter Addierer, bei dem eine EEPL-Schaltung implementiert ist, gemäß der vorliegenden Erfindung Vorteile hinsichtlich einer geringen Leistungsdissipation und einer geringeren Chipfläche auf.
Da sich außerdem der bedingte Addierer mit Übertragserzeugung und Summenerzeugung separat befasst und die Übertragsausbreitung schneller als die Summenausbreitung erfolgt, kann seine Betriebsgeschwindigkeit verbessert werden.

Claims

Bedingter N-Bit-Addierer (118), der Folgendes umfasst: K M-Bit-Summengeneratoren (150-1 ... 150-7), wobei K gleich der Aufrundungszahl von φN/Mκ ist; und X L-Bit-Übertragsgeneratoren (160-1, 160-2), wobei X gleich der Aufrundungszahl von φK/Lκ ist, dadurch gekennzeichnet, dass jeder der bedingten M-Bit-Summengeneratoren die Aufgabe hat, ein erstes M-Bit-Eingangssignal (A) und sein Komplementärsignal (A), ein zweites M-Bit-Signal (B) und sein Komplementärsignal ( B ), ein Übertragssignal (BC_i) und sein Komplementärsignal (
) zu empfangen und die Aufgabe hat, ein M-Bit-Summensignal (S), ein M-Bit-Übertragserzeugungssignal (G) und ein M-Bit-Übertragsfortpflanzungssignal (P) zu erzeugen, ein erster L-Bit-Übertragsgenerator (160-1) so gestaltet ist, dass er L M-Bit-Übertragserzeugungssignale (G) und L M-Bit-Übertragsfortpflanzungssignale (P) von entsprechenden bedingten L M-Bit-Summengeneratoren empfängt und so gestaltet ist, dass er Paare des Übertragssignals (BC_i) und Übertragskomplementärsignals (
) erzeugt, die an die Übertragseingänge des zweiten bis L-ten der entsprechenden bedingten L M-Bit-Summengeneratoren (150-2 bis 150-4) bzw. an die nächsten L-Bit-Übertragsgeneratoren anzulegen sind, wobei das L-te Paar von Übertragssignalen (BC₃,
) ebenfalls an die Übertragseingänge zum nächsthöheren bedingten M-Bit-Summengenerator angelegt wird, und jeder aus einem zweiten bis (X – 1)-ten L-Bit-Übertragsgenerator (160-1) die Aufgabe hat, M-Bit-Übertragserzeugungssignale (G) und M-Bit-Übertragsfortpflanzungssignale (P) von entsprechenden bedingten L M-Bit-Summengeneratoren sowie ein Übertragssignal (BC_i) und sein Komplementärsignal (
) von einem vorherigen L-Bit-Übertragsgenerator zu empfangen, und so gestaltet ist, dass er Paare von Übertragssignal (BC_i) und Übertragskomplementärsignal (
) erzeugt, die an die Übertragseingänge des zweiten bis L-ten der entsprechenden bedingten L M-Bit-Summengeneratoren (150-2 bis 150-4) bzw. an die nächsten L-Bit-Übertragsgeneratoren anzulegen sind, wobei das L-te Paar von Übertragssignalen (BC₃,
) ebenfalls an die Übertragseingänge zum nächsthöheren bedingten M-Bit-Summengenerator angelegt wird, und der X-te L-Bit-Übertragsgenerator (160-2) so gestaltet ist, dass er die Übertragserzeugungs- (G) und Fortpflanzungssignale (P) von den übrigen bedingten K-L × (X – 1) M-Bit-Summengeneratoren und ein Übertragssignal (BC₃) und sein Komplementärsignal (
) vom (X – 1)-ten Übertragsgenerator empfängt und die Aufgabe hat, entsprechende Paare von Übertragssignal (BC_i) und Übertragskomplementärsignal (
), die jeweils an die Übertragseingänge des zweiten bis K-L × (X –1)-ten der entsprechenden bedingten K-Lx(X – 1) M-Bit-Summengeneratoren (150-6, 150-7) angelegt werden, und schließlich ein Übertragssignal (C_out) und sein Komplementärsignal (
) zu erzeugen; wobei jeder der bedingten M-Bit-Summengeneratoren die Aufgabe hat, für jedes Bit ein jeweiliges Summensignal (S) zu selektieren, das auf den Zustand eines jeweiligen Eingangsübertragssignals und seines Komplementärsignals anspricht.
Bedingter Addierer nach Anspruch 1, wobei jeder der M-Bit-Summengeneratoren eine Durchlasstransistorlogik umfasst.
Bedingter Addierer nach Anspruch 1 oder Anspruch 2, wobei jeder der L-Bit-Übertragsgeneratoren eine CMOS-Logik umfasst.
Bedingter Addierer nach einem der vorherigen Ansprüche, wobei M gleich 16 und L gleich vier ist.
Bedingter Addierer nach Anspruch 4, wobei K gleich 7 und X gleich 2 ist.
Bedingter Addierer nach einem der vorherigen Ansprüche, wobei jeder der M-Bit-Summengeneratoren Folgendes umfasst: ein erstes Mittel (152) zum Empfangen des ersten M-Bit-Eingangssignals und seines Komplementärsignals sowie des zweiten M-Bit-Eingangssignals und seines Komplementärsignals und zum Erzeugen eines ersten bedingten M-Bit-Summensignals (SH), eines zweiten bedingten M-Bit-Summensignals (SL), eines M-Bit-Übertragsfortpflanzungssignals (CH(P)) und seines Komplementärsignals (CH) und eines M-Bit-Übertragserzeugungssignals (CL(G)) und seines Komplementärsignals (CL); und ein zweites Mittel (154) zum Empfangen des ersten bedingten M-Bit-Summensignals und des zweiten bedingten M-Bit-Summensignals, des M-Bit-Übertragsfortpflanzungssignals und seines Komplementärsignals, des M-Bit-Übertragserzeugungssignals und seines Komplementärsignals sowie des Übertragssignals und seines Komplementärsignals zum Erzeugen des M-Bit-Summensignals (S).
Bedingter Addierer nach Anspruch 6, bei dem das erste Mittel einen (6 × M)-Bit-Vorübertrags- & -Summenerzeugungsblock (152) und das zweite Mittel einen M-Bit-Übertragsvorgriffsadditionsblock (154) umfasst.
Bedingter Addierer nach Anspruch 6, wobei jeder der X L-Bit-Übertragsgeneratoren Folgendes umfasst: eine Gruppe von ersten Übertragsvorgriffsadditionssektionen (300-1 ... 300-4), von denen jede ein entsprechendes M-Bit-Übertragserzeugungssignal und ein entsprechendes M-Bit-Übertragsfortpflanzungssignal empfängt und ein 1-Bit-Sektionsübertragserzeugungssignal (SG) und ein 1-Bit-Sektionsübertragsfortpflanzungssignal (SP) erzeugt; und eine zweite Übertragsvorgriffsadditionssektion (310) zum Empfangen der ersten bis L-ten Sektionsübertragserzeugungssignale und der ersten bis L-ten Sektionsübertragsfortpflanzungssignale aus der Gruppe der ersten Übertragsvorgriffsadditionssektionen und zum Erzeugen der L-Bit-Übertragssignale und der Komplementärsignale der L-Bit-Übertragssignale.
Bedingter Addierer nach Anspruch 8, bei dem K gleich 2, X gleich 2, M gleich 16 und L gleich 4 ist.
Bedingter Addierer nach Anspruch 8 oder Anspruch 9, bei dem der Vorübertrags- & Summenerzeugungsblock (152) Folgendes umfasst: ein erstes Logikmittel (162) zum Empfangen von zwei entsprechenden Eingangssignalen und zum Erzeugen eines ersten und zweiten Summensignals; ein zweites Logikmittel (164) zum Empfangen der beiden entsprechenden Eingangssignale und zum Erzeugen eines Übertragsfortpflanzungssignals und eines Komplementärsignals des Übertragsfortpflanzungssignals; und ein drittes Logikmittel (166) zum Empfangen der beiden entsprechenden Eingangssignale und zum Erzeugen eines Übertragserzeugungssignals und eines Komplementärsignals des Übertragserzeugungssignals.
Bedingter Addierer nach Anspruch 10, bei dem das erste Logikmittel (162) eine XNOR-Logik zum Ausführen einer XNOR-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des ersten Summensignals und eine XOR-Logik zum Ausführen einer XOR-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des zweiten Summensignals umfasst.
Bedingter Addierer nach Anspruch 10 oder Anspruch 11, bei dem das zweite Logikmittel (164) eine OR-Logik zum Ausführen einer OR-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des Übertragsfortpflanzungssignals, eine NOR-Logik zum Ausführen einer NOR-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des Komplementärsignals des Übertragsfortpflanzungssignals und ein erstes Pegelwiederherstellungsmittel (168) zum Wiederherstellen eines Ausgangssignalpegels der NOR-Logik als das Übertragsfortpflanzungssignal und zum Wiederherstellen eines Ausgangssignalpegels der OR-Logik als das Komplementärsignal des Übertragsfortpflanzungssignals umfasst.
Bedingter Addierer nach Anspruch 12, bei dem das erste Pegelwiederherstellungsmittel (168) Folgendes umfasst: einen ersten Wechselrichter mit einem Eingangsanschluss, an den das Ausgangssignal der NOR-Logik angelegt wird, und einen Ausgangsanschluss zum Erzeugen des Übertragsfortpflanzungssignals, einen zweiten Wechselrichter mit einem Eingangsanschluss, an den das Ausgangssignal der OR-Logik angelegt wird, und einem Ausgangsanschluss zum Erzeugen des Komplementärsignals des Übertragsfortpflanzungssignals, einen ersten PMOS-Transistor mit einem Strompfad, der zwischen dem Eingangsanschluss des ersten Wechselrichters und dem Ausgangsanschluss des zweiten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des zweiten Wechselrichters verbunden ist, und einen zweiten PMOS-Transistor mit einem Strompfad, der zwischen dem Ausgangsanschluss des ersten Wechselrichters und dem Eingangsanschluss des zweiten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des ersten Wechselrichters verbunden ist.
Bedingter Addierer nach einem der Ansprüche 10–13, bei dem das dritte Logikmittel (166) eine AND-Logik zum Ausführen einer AND-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des Übertragserzeugungssignals, eine NAND-Logik zum Ausführen einer NAND-Operation der beiden entsprechenden Eingangssignale zum Erzeugen des Komplementärsignals des Übertragserzeugungssignals und ein zweites Pegelwiederherstellungsmittel (170) zum Wiederherstellen eines Ausgangssignalpegels der NAND-Logik als das Übertragserzeugungssignal und zum Wiederherstellen eines Ausgangssignalpegels der AND-Logik als das Komplementärsignal des Übertragserzeugungssignals umfasst.
Bedingter Addierer nach Anspruch 14, bei dem das zweite Pegelwiederherstellungsmittel (170) Folgendes umfasst: einen dritten Wechselrichter mit einem Eingangsanschluss, an den das Ausgangssignal der NAND-Logik angelegt wird, und einem Ausgangsanschluss zum Erzeugen des Übertragssignals, einen vierten Wechselrichter mit einem Eingangsanschluss, an den das Ausgangssignal der AND-Logik angelegt wird, und einem Ausgangsanschluss zum Erzeugen des Komplementärsignals des Übertragserzeugungssignals, einen dritten PMOS-Transistor mit einem Strompfad, der zwischen dem Eingangsanschluss des dritten Wechselrichters und dem Ausgangsanschluss des vierten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des vierten Wechselrichters verbunden ist, und einen vierten PMOS-Transistor mit einem Strompfad, der zwischen dem Ausgangsanschluss des dritten Wechselrichters und dem Eingangsanschluss des vierten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des dritten Wechselrichters verbunden ist.
Bedingter Addierer nach einem der Ansprüche 8–15, bei dem der M-Bit-Übertragsvorgriffsadditionsblock M/2 Übertragsvorgriffsadditionseinheiten umfasst, die jeweils zwei Bits des ersten bedingten M-Bit-Signals, zwei Bits des zweiten bedingten M-Bit-Signals, zwei Bits des M-Bit-Übertragsforipflanzungssignals, zwei Bits des Komplementärsignals des M-Bit-Übertragsfortpflanzungssignals, zwei Bits des M-Bit-Übertragserzeugungssignals und zwei Bits des Komplementärsignals des M-Bit-Übertragserzeugungssignals empfangen und ein 2-Bit-Summensignal erzeugt, wobei jede der M/2 Übertragsvorgriffsadditionseinheiten Folgendes umfasst: ein drittes Pegelwiederherstellungsmittel zum Empfangen eines entsprechenden 1-Bit-Signals von zwei Bits des ersten bedingten M-Bit-Signals und ein entsprechendes 1-Bit-Signal von zwei Bits des zweiten bedingten M-Bit-Signals, um einen Eingangssignalpegel wiederherzustellen und ein Umkehrsignal des wiederhergestellten Eingangssignals zu erzeugen; einen ersten und einen zweiten Multiplexer zum Empfangen von Ausgangssignalen des dritten Pegelwiederherstellungsmittels als Eingangssignale, um das eine oder das andere der Eingangssignale als Reaktion auf das erste und das zweite Komplementärsteuersignal zu selektieren; einen dritten Multiplexer zum Empfangen von Ausgangssignalen des ersten und des zweiten Multiplexers als Eingangssignale, um eines der Eingangssignale als Reaktion auf ein drittes und ein viertes Komplementärsteuersignal zu selektieren und ein Umkehrsignal des gewählten Signals als untergeordnetes Bitsummensignal auszugeben; einen vierten Multiplexer zum Empfangen des anderen entsprechenden 1-Bit-Signals von zwei Bits des ersten bedingten M-Bit-Signals und des anderen entsprechenden 1-Bit-Signals von zwei Bits des zweiten bedingten M-Bit-Signals als Eingangssignale, um das eine oder das andere der Eingangssignale als Reaktion auf ein entsprechendes 1-Bit-Signal von zwei Bits des M-Bit-Übertragsfortpflanzungssignals und seines Komplementärsignals zu selektieren; einen fünften Multiplexer zum Empfangen des anderen entsprechenden 1-Bit-Signals von zwei Bits des ersten bedingten M-Bit-Signals und von einem entsprechenden 1-Bit-Signal von zwei Bits des zweiten bedingten M-Bit-Signals als Eingangssignale, um eines der Eingangssignale als Reaktion auf das andere entsprechende 1-Bit-Signal von zwei Bits des M-Bit-Übertragsfortpflanzungssignals und seines Komplementärsignals zu selektieren; ein viertes Pegelwiederherstellungsmittel zum Empfangen von Ausgangssignalen des vierten und des fünften Multiplexers, um deren Eingangssignalpegel wiederherzustellen und ein Umkehrsignal des wiederhergestellten Eingangssignals zu erzeugen; einen sechsten und einen siebten Multiplexer zum Empfangen von Ausgangssignalen des vierten Pegelwiederherstellungsmittels als Eingangssignale und um das eine oder das andere der Eingangssignale als Reaktion auf das erste und zweite Steuersignal zu selektieren; einen achten Multiplexer zum Empfangen von Ausgangssignalen des sechsten und des siebten Multiplexers als Eingangssignale, um eines der Eingangssignale als Reaktion auf das dritte und das vierte Steuersignal zu selektieren und ein Umkehrsignal des gewählten Signals als übergeordnetes Bitsummensignal zu erzeugen; einen neunten Multiplexer zum Empfangen des anderen entsprechenden 1-Bit-Signals von zwei Bits des M-Bit-Übertragsfortpflanzungssignals, seines Komplementärsignals, des anderen entsprechenden 1-Bit-Signals von zwei Bits des M-Bit-Übertragserzeugungssignals und seines Komplementärsignals, um zwei Signale der Eingangssignale als Reaktion auf das eine entsprechende 1-Bit-Signal von zwei Bits des M-Bit-Übertragsfortpflanzungssignals und des Komplementärsignals davon zu selektieren; einen zehnten Multiplexer zum Empfangen des anderen entsprechenden 1-Bit-Signals von zwei Bits des M-Bit-Übertragsfortpflanzungssignals, des Komplementärsignals davon, des anderen entsprechenden 1-Bit-Signals von zwei Bits des M-Bit-Übertragsfortpflanzungssignals, seines Komplementärsignals, des anderen entsprechenden 1-Bit-Signals von zwei Bits des M-Bit-Übertragserzeugungssignals und seines Komplementärsignals, um zwei der Eingangssignale als Reaktion auf das entsprechende 1-Bit-Signal von zwei Bits des M-Bit-Übertragsfortpflanzungssignals und des Komplementärsignals davon zu selektieren; einen elften Multiplexer zum Empfangen von Ausgangssignalen des neunten und des zehnten Multiplexers als Eingangssignale, um zwei Signale der Eingangssignale als Reaktion auf das erste und das zweite Steuersignal zu selektieren und die selektierten zwei Signale als das erste und das zweite Steuersignal einer nächsten Übertragsvorgriffsadditionseinheit zu erzeugen; und einen zwölften Multiplexer zum Empfangen der Ausgangssignale des neunten und zehnten Multiplexers als Eingangssignale, um zwei der Eingangssignale als Reaktion auf das dritte und das vierte Steuersignal zu selektieren und die selektierten beiden Signale als drittes und viertes Steuersignal der nächsten Übertragsvorgriffsadditionseinheit zu erzeugen.
Bedingter Addierer nach einem der Ansprüche 8–16, wobei die ersten Übertragsvorgriffsadditionssektionen Folgendes umfassen: einen ersten bis vierten Übertragsvorgriffsaddierer, um in Reihe das entsprechende 16-Bit-Übertragserzeugungssignal und das entsprechende 16-Bit-Übertragsfortpflanzungssignal mit jeweils vier Bits zu empfangen und die ersten bis vierten Gruppenübertragserzeugungssignale und ersten bis vierten Gruppenübertragsfortpflanzungssignale zu erzeugen; und einen fünften Übertragsvorgriffsaddierer zum Empfangen der ersten bis vierten Gruppenübertragserzeugungssignale und der ersten bis vierten Gruppenübertragsfortpflanzungssignale und zum Erzeugen eines entsprechenden 1-Bit-Sektionsübertragserzeugungssignals und eines entsprechenden 1-Bit-Übertragsfortpflanzungssignals.
Bedingter Addierer nach Anspruch 17, wobei jeder der ersten bis vierten Übertragsvorgriffsaddierer Folgendes umfasst: Mittel zum Erzeugen eines ersten Ausgangssignals mit einem von zwei verschiedenen Pegeln als Reaktion auf ein entsprechendes 4-Bit-Übertragserzeugungssignal und ein entsprechendes 4-Bit-Übertragsfortpflanzungssignal; und Mittel zum Erzeugen eines zweiten Ausgangssignals mit einem der beiden Differenzpegel als Reaktion auf das entsprechende 4-Bit-Übertragsfortpflanzungssignal.
Bedingter Addierer nach Anspruch 17 oder Anspruch 18, wobei der erste Übertragsvorgriffsaddierer Folgendes umfasst: Mittel zum Erzeugen eines dritten Ausgangssignals mit einem oder zwei verschiedenen Pegeln als Reaktion auf das Gruppenübertragserzeugungssignal und das entsprechende Gruppenübertragsfortpflanzungssignal; und Mittel zum Erzeugen eines vierten Ausgangssignals mit einem von zwei verschiedenen Pegeln als Reaktion auf das Gruppenübertragsfortpflanzungssignal.
Bedingter Addierer nach einem der Ansprüche 17–19, wobei jeder der ersten bis fünften Übertragsvorgriffsaddierer eine CMOS-Durchlasstransistorlogik umfasst.
Bedingter Addierer nach einem der Ansprüche 8–20, wobei die zweite Übertragsvorgriffsadditionssektion Folgendes umfasst: einen ersten Übertragsvorgriffsaddierer zum Empfangen des ersten und zweiten Sektionsübertragserzeugungssignals und des ersten und zweiten Sektionsübertragsfortpflanzungssignals und zum Erzeugen eines ersten Blockübertragserzeugungssignals und eines ersten Blockübertragsfortpflanzungssignals; einen zweiten Übertragsvorgriffsaddierer zum Empfangen der ersten bis dritten Sektionsübertragserzeugungssignale und der ersten bis dritten Sektionsübertragsforipflanzungssignale und zum Erzeugen eines zweiten schwarzen Übertragserzeugungssignals [*1] und eines zweiten Blockübertragsfortpflanzungssignals; einen dritten Übertragsvorgriffsaddierer zum Empfangen der ersten bis vierten Sektionsübertragserzeugungssignale und der ersten bis vierten Sektionsübertragsfortpflanzungssignale und zum Erzeugen eines dritten Blockübertragserzeugungssignals und eines dritten Blockübertragsfortpflanzungssignals; einen ersten Multiplexer zum Empfangen des ersten Sektionsübertragserzeugungssignals und des ersten Sektionsübertragsfortpflanzungssignals und eines ersten Bitsignals des 4-Bit-Übertragssignals und eines Komplementärsignals des ersten Signals als Reaktion darauf, dass ein Übertragssignal dem 4-Bit-Übertragssignal und dem Komplementärsignal des 4-Bit-Übertragssignals entspricht, und als Reaktion auf ein Komplementärsignal des einen Übertragssignals; einen zweiten Multiplexer zum Empfangen der ersten Blockübertragserzeugungssignals, [*2] eines zweiten Bitsignals des 4-Bit-Übertragssignals und eines Komplementärsignals des zweiten Bitsignals als Reaktion darauf, dass ein Übertragssignal dem 4-Bit-Übertragssignal und dem Komplementärsignal des 4-Bit-Übertragssignals entspricht, und als Reaktion auf ein Komplementärsignal des einen Übertragssignals; einen dritten Multiplexer zum Empfangen des zweiten Blockübertragserzeugungssignals und des zweiten Blockübertragsfortpflanzungssignals und zum Erzeugen eines dritten Bitsignals des 4-Bit-Übertragssignals und eines Komplementärsignals des dritten Bitsignals als Reaktion darauf, dass ein Übertragssignal dem 4-Bit-Übertragssignal und dem Komplementärsignal des 4-Bit-Übertragssignals entspricht und als Reaktion auf ein Komplementärsignal des einen Übertragssignals; und einen vierten Multiplexer zum Empfangen des dritten Blockübertragserzeugungssignals und des dritten Blockübertragsfortpflanzungssignals und zum Erzeugen eines vierten Bitsignals des 4-Bit-Übertragssignals und eines Komplementärsignals des vierten Bitsignals als Reaktion darauf, dass ein Übertragssignal dem 4-Bit-Übertragssignal und dem Komplementärsignal des 4-Bit-Übertragssignals und einem Komplementärsignal des einen Übertragssignals entspricht.
Bedingter Addierer nach Anspruch 21, bei dem jeder der ersten bis dritten Übertragsvorgriffsaddierer Folgendes umfasst: Mittel zum Erzeugen eines entsprechenden Blockübertragserzeugungssignals mit einem der beiden verschiedenen Pegel als Reaktion auf ein entsprechendes Sektionsübertragserzeugungssignal und ein entsprechendes Sektionsübertragsfortpflanzungssignal; und Mittel zum Erzeugen eines entsprechenden Blockübertragsfortpflanzungssignals mit einem der beiden verschiedenen Pegel als Reaktion auf das Gruppenübertragsfortpflanzungssignal.
Integrierte Durchlasstransistor-Logikschaltung, die Folgendes umfasst: ein Codiermittel (114) zum Empfangen eines ersten N/2-Bit-Datensignals und zum Erzeugen eines ersten bis (N/2)-ten parallelen N/2-Bit-Datensignals; ein Komprimiermittel (120) zum Empfangen des ersten bis (N/2)-ten parallelen Datensignals und zum Komprimieren jedes der parallelen Datensignale in ein 2-Bit-Signal zum Erzeugen eines N/2-Bit-Summensignals und eines N/2-Bit-Übertragssignals; und ein Addiermittel (118) für das N/2-Bit-Summensignal und das N/2-Bit-Übertragssignal von dem Komprimiermittel; wobei das Codiermittel das zweite N/2-Bit-Datensignal als entsprechendes vertikales Datensignal erzeugt, wenn ein Bitwert des ersten N/2-Bit-Datensignals logisch „1" ist, und ein vertikales Datensignal mit logisch „0" erzeugt, wenn ein Bitwert des ersten N/2-Bit-Datensignals logisch"0" ist; und das Addiermittel einen bedingten N-Bit-Summenaddierer nach einem der Ansprüche 1–7 umfasst.
Integrierte Durchlasstransistor-Logikschaltung nach Anspruch 23, bei der N gleich 108, K gleich 7, X gleich 2, M gleich 16 und L gleich 4 ist.
Integrierte Durchlasstransistor-Logikschaltung nach Anspruch 24, bei der das Komprimiermittel (120) vierundfünfzig Komprimiereinheiten zum Komprimieren der einzelnen vertikalen Datensignale in ein 1-Bit-Summensignal und ein 1-Bit-Übertragssignal umfasst, sechs 9-auf-2-Kompressoren, die jeweils ein 9-Bit-Datensignal vom Codiermittel in ein 2-Bit-Datensignal komprimieren; zwei 6-auf-2-Kompressoren, die jeweils ein 6-Bit-Datensignal von den sechs 9-auf-2-Kompressoren in ein 2-Bit-Datensignal komprimieren; und einen 4-auf-2-Kompressor, der ein 4-Bit-Datensignal von den beiden 6-auf-2-Kompressoren in ein 2-Bit-Datensignal komprimiert.
Integrierte Durchlasstransistor-Logikschaltung nach Anspruch 25, bei der jeder der 9-auf-2-Kompressoren das 9-Bit-Datensignal von dem Codiermittel (114) und das 6-Bit-Datensignal von einem entsprechenden 9-auf-2-Kompressor einer vorherigen Komprimiereinheit empfängt und ein erstes Übertragsbitsignal, ein Summenbitsignal und ein zweites Übertragsbitsignal erzeugt, die an einen entsprechenden 9-auf-2-Kompressor einer Komprimiereinheit einer nächsten Stufe anzulegen sind.
Integrierte Durchlasstransistor-Logikschaltung nach Anspruch 25 oder Anspruch 26, bei der jeder der 6-auf-2-Kompressoren das 6-Bit-Datensignal von den 9-auf-2-Kompressoren und ein 3-Bit-Datensignal von einem entsprechenden 6-auf-2-Kompressor der vorherigen Komprimiereinheit empfängt und ein erstes Übertragsbitsignal, das Summenbitsignal und ein zweites Übertragsbitsignal erzeugt, die an einen entsprechenden 6-auf-2-Kompressor einer Komprimiereinheit einer nächsten Stufe anzulegen sind.
Integrierte Durchlasstransistor-Logikschaltung nach einem der Ansprüche 25– 27, wobei der 4-auf-2-Kompressor ein vertikales 4-Bit-Signal von den 6-auf-2-Kompressoren und ein 1-Bit-Übertragssignal von dem 4-auf-2-Kompressor der vorherigen Komprimiereinheit empfängt und das erste Übertragsbitsignal, das Summenbitsignal und das zweite Übertragsbitsignal erzeugt, die an einen entsprechenden 4-auf-2-Kompressor einer Komprimiereinheit einer nächsten Stufe anzulegen sind.
Integrierte Durchlasstransistor-Logikschaltung nach einem der Ansprüche 25– 28, wobei jeder der 9-auf-2-Kompressoren Folgendes umfasst: erste bis dritte Volladdierer (122, 124, 126), die jeweils drei Bits des 9-Bit-Datensignals von dem Codiermittel empfangen und erste bis dritte Summenbitsignale (S₁, S₂, S₃) und erste bis dritte Übertragsbitsignale erzeugen, die an einen entsprechenden 9-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; einen vierten Volladdierer (128) zum Empfangen der ersten bis dritten Summenbitsignale und zum Erzeugen eines vierten Summenbitsignals und eines vierten Übertragsbitsignals, die an den entsprechenden 9-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; einen fünften Volladdierer (130) zum Empfangen der ersten bis dritten Übertragsbitsignale von der vorherigen Komprimiereinheit und zum Erzeugen eines fünften Summenbitsignals und eines fünften Übertragsbitsignals, die an den entsprechenden 9-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; einen sechsten Volladdierer (132) zum Empfangen der vierten bis fünften Summenbitsignale und des vierten Übertragsbitsignals und zum Erzeugen eines sechsten Summenbitsignals und eines sechsten Übertragsbitsignals, die an den entsprechenden 9-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; und einen siebten Volladdierer (134) zum Empfangen des sechsten Summenbitsignals und der fünften und sechsten Übertragsbitsignale und zum Erzeugen der letzten Summen- (SUM) und Übertragsbit- (CARRY) Signale.
Integrierte Durchlasstransistor-Logikschaltung nach einem der Ansprüche 25– 29, wobei jeder der 6-auf-2-Kompressoren Folgendes umfasst: einen achten (136) und einen neunten (138) Volladdierer zum Empfangen von drei Bit Datensignal von drei entsprechenden 9-auf-2-Kompressoren und zum Erzeugen der ersten und zweiten Summenbitsignale und der ersten und zweiten Übertragsbitsignale, die an den entsprechenden 6-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; einen zehnten Volladdierer (140) zum Empfangen der ersten bis dritten Bitsignale vom 6-auf-2-Kompressor der vorherigen Komprimiereinheit und zum Erzeugen des dritten Summenbitsignals und des dritten Übertragsbitsignals, die an den entsprechenden 6-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; und einen elften Volladdierer (142) zum Empfangen der ersten bis dritten Summenbitsignale und zum Erzeugen der letzten Summen- und Übertragsbitsignale.
Integrierte Durchlasstransistor-Logikschaltung nach einem der Ansprüche 25– 30, wobei jeder der 4-auf-2-Kompressoren Folgendes umfasst: einen zwölften Volladdierer (144) zum Empfangen eines untergeordneten 3-Bit-Signals eines vertikalen 4-Bit-Datensignals von den 6-auf-2-Kompressoren und zum Erzeugen der ersten Summenbitsignale und der Übertragsbitsignale, die an den entsprechenden 4-auf-2-Kompressor der nächsten Komprimiereinheit anzulegen sind; und einen dreizehnten Volladdierer (146) zum Empfangen eines höchstwertigen Bits des vertikalen 4-Bit-Datensignals, des ersten Summenbitsignals und des Übertragssignals von dem 4-auf-2-Kompressor der vorherigen Komprimiereinheit und zum Erzeugen der letzten Summen- und Übertragsbitsignale.
Integrierte Durchlasstransistor-Logikschaltung nach einem der Ansprüche 29 bis 31, wobei jeder der Volladdierer Folgendes umfasst: erste bis vierte Ausgangsanschlüsse zum Erzeugen des Übertragssignals, eines Komplementärsignals des Übertragssignals, des Summensignals und eines Komplementärsignals des Summensignals; einen ersten Wechselrichter mit einem Eingangsanschluss, der mit dem zweiten Ausgangsanschluss und einem Ausgangsanschluss zum Erzeugen des Übertragssignals verbunden ist; einen zweiten Wechselrichter mit einem Eingangsanschluss, der mit dem dritten Ausgangsanschluss und einem Ausgangsanschluss zum Erzeugen des Summensignals verbunden ist; einen ersten PMOS-Transistor mit einem Strompfad, der zwischen dem Eingangsanschluss des ersten Wechselrichters und dem Ausgangsanschluss des zweiten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des zweiten Wechselrichters verbunden ist; und einen zweiten PMOS-Transistor mit einem Strompfad, der zwischen dem Ausgangsanschluss des ersten Wechselrichters und dem Eingangsanschluss des zweiten Wechselrichters geschaltet ist, und einem Gatter, das mit dem Eingangsanschluss des ersten Wechselrichters verbunden ist.