DE69717893T2

DE69717893T2 - Ausgangpufferschaltung

Info

Publication number: DE69717893T2
Application number: DE69717893T
Authority: DE
Inventors: Tetsuya Mitoma; Kenichiro Sugio
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1996-03-21
Filing date: 1997-03-06
Publication date: 2003-09-18
Anticipated expiration: 2017-03-07
Also published as: DE69717893D1; JPH09261031A; CN1165435A; EP0797210A2; EP0797210A3; US5825215A; EP0797210B1; KR100331946B1; TW353247B; CN1107379C

Description

Gebiet der Erfindung:

Diese Erfindung betrifft eine Ausgangspufferschaltung, die zur Verwendung in einer integrierten Halbleiterschaltung geeignet ist, und insbesondere eine Ausgangspufferschaltung, die auf einen synchronen DRAM anwendbar ist.

Beschreibung des zugehörigen Standes der Technik:

Da ein synchroner DRAM, der synchron zu einem Takt hoher Geschwindigkeit von etwa 100 MHz aktiviert wird, einen Burst-Ausgangsmode zum kontinuierlichen Ausgeben von mehreren Bits von Daten (Burst-Daten) hat, wird der Zugriff auf eine Ausgangspufferschaltung, d. h. deren Betrieb bis zur Ausgabe eines zu ihr eingegebenen Signals, so schnell wie möglich gemacht. Daher entsteht ein Problem, dass ein Durchgangsstrom im Ausgang der Ausgangspufferschaltung fließt. Zum Reduzieren des Durchgangsstroms besteht die herkömmliche Ausgangspufferschaltung aus einem NAND-Gatter mit drei Eingängen und einem Ausgangsteil, der aus einem PMOS-Transistor und einen NMOS-Transistor zusammengesetzt ist. Diese Transistoren werden bei einer Umschaltzeit voneinander verschoben.
Jedoch hat die herkömmliche Ausgangspufferschaltung ein Problem, das darin besteht, dass deshalb, weil eine Zeitverzögerung auftritt, weil die Umschaltzeit eines Transistors gegenüber derjenigen eines anderen verschoben wird, der Zugriff davon zu der Zeit, zu der sich ein von der Ausgangspufferschaltung ausgegebenes Signal von "L" zu "H" ändert, langsam wird. Ein weiteres Problem ergibt sich daraus, dass ein Leistungsrauschen reduziert werden muss, das dann erzeugt wird, wenn der PMOS-Transistor EIN-geschaltet wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, den Zugriff einer Ausgangspufferschaltung zu der Zeit zu beschleunigen, zu der sich ein daraus ausgegebenes Signal von "L" zu "H" ändert.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Leistungsrauschen zu reduzieren, das dann erzeugt wird, wenn ein Ausgangs-PMOS-Transistor EIN- geschaltet wird.
Eine Ausgangspufferschaltung der vorliegenden Erfindung weist folgendes auf: einen ersten Eingangsanschluss, der ein erstes Eingangssignal empfängt, einen zweiten Eingangsanschluss, der ein zweites Eingangssignal empfängt, einen Steuereingangsanschluss, der ein Steuersignal empfängt, einen Ausgangsanschluss, der ein Ausgangssignal ausgibt, einen ersten Transistor, der zwischen dem Ausgangsknoten und einer ersten Potentialquelle gekoppelt ist, und einen zweiten Transistor, der zwischen dem Ausgangsknoten und einer zweiten Potentialquelle gekoppelt ist. Der Ausgangspuffer der vorliegenden Erfindung enthält weiterhin eine erste Gatterschaltung und eine zweite Gatterschaltung. Die erste Gatterschaltung hat einen ersten Eingangsknoten, der gekoppelt ist, um das erste Eingangssignal zu empfangen, einen zweiten Eingangsknoten, der gekoppelt ist, um das Steuersignal zu empfangen, einen Freigabe-Eingangsknoten, der gekoppelt ist, um das zweite Eingangssignal zu empfangen, und einen Ausgangsknoten, der mit dem Steueranschluss des ersten Transistors gekoppelt ist. Die erste Gatterschaltung gibt das durch den Freigabe-Eingangsknoten empfangene Signal aus, wenn die durch den ersten und den zweiten Eingangsknoten empfangenen Signale einen vorbestimmten Pegel haben. Die zweite Gatterschaltung hat einen ersten Eingangsknoten, der gekoppelt ist, um das zweite Eingangssignal zu empfangen, einen zweiten Eingangsknoten, der gekoppelt ist, um das Steuersignal zu empfangen, einen Freigabe-Eingangsknoten, der gekoppelt ist, um das erste Eingangssignal zu empfangen, und einen Ausgangsknoten, der mit dem Steueranschluss des ersten Transistors gekoppelt ist. Die zweite Gatterschaltung hat dieselbe Schaltungskonfiguration wie die erste Gatterschaltung.
Typische von verschiedenen Erfindungen der vorliegenden Anwendung sind kurz gezeigt worden. Jedoch werden die verschiedenen Erfindungen der vorliegenden Anmeldung und spezifische Konfigurationen dieser Erfindungen aus der folgenden Beschreibung verstanden werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Während die Beschreibung mit Ansprüchen schließt, die den Gegenstand besonders herausstellen und deutlich beanspruchen, der als die Erfindung angesehen wird, wird geglaubt, dass die Erfindung, die Aufgaben und Merkmale der Erfindung und weitere Aufgaben, Merkmale und Vorteile davon aus der folgenden Beschreibung, genommen in Zusammenhang mit den beigefügten Zeichnungen, besser verstanden werden, wobei:
Fig. 1 ein Schaltungsdiagramm ist, das eine Ausgangspufferschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 ein Diagramm ist, das die Konfiguration eines in der in Fig. 1 gezeigten Ausgangspufferschaltung verwendeten NAND-Gatters darstellt;
Fig. 3 ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 1 gezeigten Ausgangspufferschaltung ist;
Fig. 4 ein Schaltungsdiagramm ist, das eine Ausgangspufferschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 5 ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 4 gezeigten Ausgangspufferschaltung ist;
Fig. 6 ein Schaltungsdiagramm ist, das eine Ausgangspufferschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 7 ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 6 gezeigten Ausgangspufferschaltung ist;
Fig. 8 ein Schaltungsdiagramm ist, das eine Ausgangspufferschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt; und
Fig. 9 ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 8 gezeigten Ausgangspufferschaltung ist.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Fig. 1 ist ein Schaltungsdiagramm, das eine Ausgangspufferschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die in Fig. 1 gezeigte Ausgangspufferschaltung 100 hat einen ersten Inverter 1, dem ein Eingangssignal Di zugeführt wird, und einen zweiten Inverter 2, dem ein Eingangssignal DiB zugeführt wird. Weiterhin hat die Ausgangspufferschaltung 100 ein erstes NAND-Gatter 3 mit einem ersten Eingangsanschluss in1, der elektrisch mit einem Ausgangsanschluss des ersten Inverters 1 verbunden ist, einem zweiten Eingangsanschluss in2, dem ein Ausgabe-Freigabesignal DOE zugeführt wird, und einem Freigabe-Eingangsanschluss ei1, der elektrisch mit einem Ausgangsanschluss des zweiten Inverters 2 verbunden ist, und ein zweites NAND-Gatter 4 mit einem ersten Eingangsanschluss in1, der elektrisch mit dem Ausgangsanschluss des zweiten Inverters 2 verbunden ist, einem zweiten Eingangsanschluss in2, dem das Ausgabe-Freigabesignal DOE zugeführt wird, und einem Eingangsanschluss ei1, der elektrisch mit dem Ausgangsanschluss des ersten Inverters 1 verbunden ist. Darüber hinaus enthält die Ausgangspufferschaltung 100 einen dritten Inverter 5 mit einem Eingangsanschluss, der elektrisch mit einem Ausgangsanschluss des zweiten NAND-Gatters 4 verbunden ist, einen Ausgangs-PMOS-Transistor 6, dessen Gateanschluss und dessen Sourceanschluss jeweils mit einem Ausgangsanschluss des ersten NAND-Gatters 3 und einer Leistungsquelle verbunden sind, und einen Ausgangs-NMOS-Transistor 7, dessen Gateanschluss und dessen Drainanschluss jeweils elektrisch mit einem Ausgangsanschluss des dritten Inverters 5 und dem Drainanschluss des Ausgangs-PMOS-Transistors 6 verbunden sind, und dessen Sourceanschluss elektrisch geerdet ist. Eine Stelle, bei welcher der Drainanschluss des Ausgangs-PMOS-Transistors 6 und der Drainanschluss des Ausgangs-NMOS- Transistors 7 miteinander verbunden sind, wird als der Ausgang der Ausgangspufferschaltung 100 verwendet. Der Ausgang der Ausgangspufferschaltung 100 ist elektrisch mit einem Ausgabe-Anschlussflecken 8 verbunden.
Fig. 2 ist ein Diagramm, das die Konfigurationen des ersten und des zweiten NAND-Gatters 3 und 4 zeigt, wobei Fig. 2(a) ein Diagramm ist, das das Symbol jedes NAND-Gatters zeigt, und Fig. 2(b) ein Schaltungsdiagramm jedes NAND- Gatters ist. Das in Fig. 2 gezeigte NAND-Gatter vom Source-Eingangstyp hat einen ersten PMOS-Transistor 41, dessen Gateanschluss, Sourceanschluss und Drainanschluss jeweils elektrisch mit einem ersten Eingangsanschluss in1, einer Leistungsquelle und einem Ausgangsanschluss out1 verbunden sind, und einen zweiten PMOS-Transistor 42, dessen Gateanschluss, Sourceanschluss und Drainanschluss jeweils elektrisch mit einem zweiten Eingangsanschluss in2, der Leistungsquelle und dem Drainanschluss des ersten PMOS-Transistors 41 verbunden sind. Weiterhin hat das NAND-Gatter einen ersten NMOS-Transistor 43, dessen Gateanschlusse und Sourceanschluss jeweils elektrisch mit dem Gateanschluss des ersten PMOS-Transistors 41 und einem Freigabe-Eingangsanschluss ei1 verbunden sind, und einen zweiten NMOS-Transistor 44, dessen Gateanschluss, Sourceanschluss und Drainanschluss jeweils elektrisch mit dem Gateanschluss des zweiten PMOS-Transistors 42, dem Drainanschluss des ersten NMOS-Transistors 43 und dem Drainanschluss des ersten PMOS-Transistors 41 verbunden sind. Das vorliegende NAND-Gatter ist bezüglich der Schaltungskonfiguration identisch zu einem NAND-Gatter mit zwei Eingängen für allgemeine Zwecke, außer dass der Sourceanschluss des ersten NMOS-Transistors 43 nicht mit einem vorbestimmten Sourcepotential verbunden ist. Das NAND-Gatter wird zum Ausgeben eines "L"- Pegelsignals nur dann aktiviert, wenn dem ersten und dem zweiten Eingangsanschluss in1 und in2 jeweils ein "H"-Pegelsignal zugeführt wird und dem Freigabe- Eingangsanschluss ei1 ein "L"-Pegelsignal zugeführt wird.
Die Anzahl von Elementen eines NAND-Gatters mit drei Eingängen für allgemeine Zwecke ist neun, wohingegen die Anzahl von Elementen von jedem der NAND- Gatter 3 und 4, die in Fig. 2 gezeigt sind, vier ist. Somit lässt ein Erhöhen bezüglich der Dimensionen der jeweiligen Elemente unter Musterbereichen gleich denjenigen des NAND-Gatters mit drei Eingängen für allgemeine Zwecke zu, das Treiberkapazitäten des ersten und des zweiten NAND-Gatters 3 und 4, die in Fig. 1 gezeigt sind, im Vergleich mit dem NAND-Gatter mit drei Eingängen für allgemeine Zwecke größer werden.
Fig. 3 ist ein Zeitdiagramm zum Erklären des Betriebs der in Fig. 1 gezeigten Ausgangspufferschaltung und stellt die Wellenformen eines Ausgabe-Freigabesignals DOE, eines ersten und eines zweiten Eingangssignals Di und DiB, Pegel bei internen Knoten (e), (g) und (h) und eines Ausgangssignals Do dar.
Zuerst wird ein Fall beschrieben, bei welchem sich das erste Eingangssignal Di von "H" zu "L" ändert (zu dieser Zeit ändert sich das zweite Eingangssignal DiB von "L" zu "H"). Das Ausgabe-Freigabesignal DOE ist "H". Wenn sich das erste Eingangssignal Di von "H" zu "L" ändert und sich das zweite Eingangssignal DiB von "L" zu "H" ändert, ändert sich der Pegel bei einem Knoten (m) von "L" zu "H" und ändert sich der Pegel bei einem Knoten (n) von "H" zu "L".
Da der erste PMOS-Transistor 41 des zweiten NAND-Gatters 4 EIN-geschaltet wird, wenn bestimmt wird, dass der Pegel beim Knoten (n) "L" ist, ändert sich der Pegel beim Knoten (g) von "L" zu "H" und ändert sich der Pegel beim Knoten (h) von "H" zu "L". Als Ergebnis wird der Ausgangs-NMOS-Transistor 7 AUS- geschaltet. Wenn bestimmt wird, dass der Pegel beim Knoten (m) "H" ist, wird der erste PMOS-Transistor 41 des ersten NAND-Gatters 3 AUS-geschaltet, so dass bestimmt wird, dass der Pegel beim Knoten (n) "L" ist. Somit ändert sich deshalb, weil der Freigabe-Eingangsanschluss ei1 zu "L" gebracht wird und der erste und der zweite NMOS-Transistor 43 und 44 EIN-geschaltet werden, der Pegel beim Knoten (e) von "H" zu "L". Als Ergebnis wird der Ausgangs-PMOS-Transistor 6 EIN- geschaltet. Demgemäß führt das Ausgangssignal Do einen Übergang von "L" zu "H" durch.
Zu dieser Zeit werden die zwei NMOS-Transistoren 43 und 44 des ersten NAND- Gatters 3 beide EIN-geschaltet, um den Pegel beim Knoten (e) zu "L" zu ändern. Jedoch deshalb, weil sie zueinander in Reihe geschaltet sind, ist das erste NAND- Gatter 3 bezüglich der Umschaltgeschwindigkeit langsamer als das zweite NAND- Gatter 4. Daher kann deshalb, weil der Ausgangs-PMOS-Transistor 6 EIN- geschaltet wird, nachdem der Ausgangs-NMOS-Transistor 7 AUS-geschaltet worden ist, ein Durchgangsstromfluss begrenzt werden.
Als nächstes wird ein Fall beschrieben, bei welchem das erste Eingangssignal Di einen Übergang von "L" zu "H" durchführt (das zweite Eingangssignal DiB ändert sich zu dieser Zeit von "H" zu "L"). Das Ausgabe-Freigabesignal DOE ist "H". Wenn sich das erste und das zweite Eingangssignal Di und DiB jeweils von "L" zu "H" und von "H" zu "L" ändern, ändert sich der Pegel beim Knoten (m) von "H" zu "L" und ändert sich der Pegel beim Knoten (n) von "L" zu "H".
Da der erste PMOS-Transistor 41 des ersten NAND-Gatters 3 EIN-geschaltet wird, wenn bestimmt wird, dass der Pegel beim Knoten (m) "L" ist, ändert sich der Pegel beim Knoten (e) von "L" zu "H". Als Ergebnis wird der Ausgangs-PMOS-Transistor 6 EIN-geschaltet. Weiterhin wird der erste PMOS-Transistor 41 des zweiten NAND- Gatters 4 AUS-geschaltet, wenn bestimmt wird, dass der Pegel beim Knoten (n) "H" ist, so dass bestimmt wird, dass der Pegel beim Knoten (m) "L" ist. Da der Freigabe-Eingangsanschluss ei1 "L" wird und somit der erste und der zweite NMOS- Transistor 43 und 44 EIN-geschaltet werden, ändert sich der Pegel beim Knoten (g) von "H" zu "L" und ändert sich der Pegel beim Knoten (h) von "L" zu "H". Als Ergebnis wird der Ausgangs-NMOS-Transistor 7 EIN-geschaltet. Demgemäß führt das Ausgangssignal Do einen Übergang von "H" zu "L" durch.
Da der Pegel beim Knoten (g) durch die zwei in Reihe geschalteten NMOS- Transistoren 43 und 44 im zweiten NAND-Gatter 4 zu "L" geändert wird, ist das zweite NAND-Gatter 4 bezüglich der Umschaltgeschwindigkeit langsamer als das erste NAND-Gatter 3. Daher kann deshalb, weil der Ausgangs-NMOS-Transistor 7 nach dem AUS-schalten des Ausgangs-PMOS-Transistors 6 EIN-geschaltet wird, ein Durchgangsstromfluss begrenzt werden.
Gemäß dem ersten Ausführungsbeispiel, wie es oben beschrieben ist, sind die NAND-Gatter 3 und 4 mit zwei Eingängen verwendet worden, wobei die Sourceanschlüsse der ersten NMOS-Transistoren 43 als die Freigabe- Eingangsanschlüsse ei1 vorgesehen sind, und ihre Treiberfähigkeiten sind verglichen mit dem NAND-Gatter mit drei Eingängen unter demselben Musterbereich verbessert worden. Weiterhin ist der erste Eingangsanschluss in1 des ersten NAND-Gatters mit dem Freigabe-Eingangsanschluss ei1 des zweiten NAND- Gatters 4 gekoppelt, der dadurch gekoppelt ist, um das erste Eingangssignal Di zu empfangen, und ist der erste Eingangsanschluss in1 des zweiten NAND-Gatters 4 mit dem Freigabe-Eingangsanschluss ei1 des ersten NAND-Gatters 3 gekoppelt, der dadurch gekoppelt ist, um das zweite Eingangssignal DiB zu empfangen, wie es in den Fig. 1 und 6 gezeigt ist. Daher kann das erste NAND-Gatter 3 den Ausgangs-PMOS-Transistor 6 direkt treiben, während der in den Ausgangs-MOS- Transistoren erzeugte Durchgangsstromfluss auf eine Weise begrenzt wird, die gleich dem Stand der Technik ist. Weiterhin kann die Anzahl von Logikstufen reduziert werden. Somit kann die Zugriffszeit für den Übergang des Ausgangssignals Do von "L" zu "H" schneller gemacht werden.
Fig. 4 ist ein Schaltungsdiagramm, das eine Ausgangspufferschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die in Fig. 4 gezeigte Ausgangspufferschaltung 400 hat einen ersten Inverter 1, dem ein erstes Eingangssignal Di zugeführt wird, und einen zweiten Inverter 2, dem ein zweites Eingangssignal DiB zugeführt wird. Weiterhin enthält die Ausgangspufferschaltung 400 ein erstes NAND-Gatter 11 mit einem ersten Eingangsanschluss in1, der elektrisch mit einem Ausgangsanschluss des ersten Inverters 1 verbunden ist, und einem zweiten Eingangsanschluss in2, dem ein Ausgabe-Freigabesignal DOE zugeführt wird, ein zweites NAND-Gatter 12 mit einem ersten Eingangsanschluss in1, der elektrisch mit dem Ausgangsanschluss des ersten Inverters 1 verbunden ist, und einem zweiten Eingangsanschluss in2, dem das Ausgabe-Freigabesignal DOE zugeführt wird, und ein drittes NAND-Gatter 13 mit einem ersten Eingangsanschluss in1, der elektrisch mit einem Ausgangsanschluss des zweiten Inverters 2 verbunden ist, einem zweiten Eingangsanschluss in2, dem das Ausgabe- Freigabesignal DOE zugeführt wird, einem dritten Eingangsanschluss in3, der elektrisch mit einem Ausgangsanschluss des zweiten NAND-Gatters 12 verbunden ist, und einem Ausgangsanschluss, der elektrisch mit dritten Eingangsanschlüssen in3 des ersten und des zweiten NAND-Gatters 11 und 12 verbunden ist. Darüber hinaus enthält die Ausgangspufferschaltung 400 einen dritten Inverter 5 mit einem Eingangsanschluss, der elektrisch mit einem Ausgangsanschluss des dritten NAND-Gatters 13 verbunden ist, einen Ausgangs-PMOS-Transistors 6, dessen Gateanschluss und Sourceanschluss jeweils elektrisch mit einem Ausgangsanschluss des ersten NAND-Gatters 11 und einer Leistungsquelle verbunden sind, und einen Ausgangs-NMOS-Transistor 7, dessen Gateanschluss und Drainanschluss jeweils elektrisch mit einem Ausgangsanschluss des dritten Inverters 5 und dem Drainanschluss des Ausgangs-PMOS-Transistors 6 verbunden sind und dessen Sourceanschluss geerdet ist. Eine Stelle, bei welcher der Drainanschluss des Ausgangs-PMOS-Transistors 6 und der Drainanschluss des Ausgangs-NMOS- Transistors 7 miteinander verbunden sind, ist als der Ausgang der Ausgangspufferschaltung 400 definiert und ist elektrisch mit einem Ausgabe-Anschlussflecken 8 verbunden.
Da das zweite NAND-Gatter 12 das dritte NAND-Gatter 13 einfach treibt, sind Elemente, die das zweite NAND-Gatter 12 bilden, derart eingestellt, dass sie bezüglich der Dimension klein sind.
Fig. 5 ist ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 4 gezeigten Ausgangspufferschaltung und stellt die Wellenformen eines Ausgabe- Freigabesignals DOE, eines ersten und eines zweiten Eingangssignals Di und DiB, Pegel bei internen Knoten (i), (l), (j) und (k) und eines Ausgangssignals Do dar.
Zuerst wird ein Fall beschrieben, bei welchem sich das erste Eingangssignal Di von "H" zu "L" ändert (zu dieser Zeit ändert sich das zweite Eingangssignal DiB von "L" zu "H"). Das Ausgabe-Freigabesignal DOE ist "H". Wenn sich das erste und das zweite Eingangssignal Di und DiB jeweils von "H" zu "L" und von "L" zu "H" ändern, ändert sich der Pegel bei einem Knoten (o) von "L" zu "H" und ändert sich der Pegel bei einem Knoten (p) von "H" zu "L".
Wenn der Knoten (p) einen "L"-Übergang durchführt, geht der Knoten (j), der dem Ausgang des dritten NAND-Gatters 13 entspricht, zu "H". Der Pegel beim Knoten (k) ändert sich von "H" zu "L", so dass der Ausgangs-NMOS-Transistor 7 AUS- geschaltet wird. Andererseits werden dann, wenn der Knoten (j) einen "H"- Übergang nimmt, alle Eingänge des ersten und des zweiten NAND-Gatters 11 und 12 zu "H" gemacht, so dass sich die Pegel bei den Knoten (i) und (l) jeweils von "H" zu "L" ändern. Als Ergebnis wird der Ausgangs-PMOS-Transistor 6 EIN-geschaltet. Demgemäß führt das Ausgangssignal Do einen Übergang von "L" zu "H" durch.
Zu dieser Zeit gibt das erste NAND-Gatter 11 in Reaktion auf die Ausgabe des dritten NAND-Gatters 13 einen "L"-Pegel aus. Somit kann deshalb, weil der Ausgangs- PMOS-Transistor 6 nach dem AUS-schalten des Ausgangs-NMOS-Transistors 7 EIN-geschaltet wird, ein Durchgangsstromfluss begrenzt werden.
Als nächstes wird ein Fall beschrieben, bei welchem sich das erste Eingangssignal Di von "L" zu "H" ändert (zu dieser Zeit ändert sich das zweite Eingangssignal DiB von "H" zu "L"). Das Ausgabe-Freigabesignal DOE ist "H". Wenn sich das erste und das zweite Eingangssignal Di und DiB von "L" zu "H" und von "H" zu "L" ändern, ändert sich der Pegel bei einem Knoten (o) von "H" zu "L" und ändert sich der Pegel bei einem Knoten (p) von "L" zu "H".
Wenn der Knoten (o) bezüglich des Pegels zu "L" gemacht wird, werden der Knoten (i), der dem Ausgang des ersten NAND-Gatters 11 entspricht, und der Knoten (l), der dem Ausgang des zweiten NAND-Gatters 12 entspricht, jeweils als "H" genommen. Als Ergebnis wird der Ausgangs-PMOS-Transistor 6 AUS-geschaltet. Wenn der Knoten (l) bezüglich des Pegels zu "H" gemacht wird, werden alle drei Eingänge des dritten NAND-Gatters 13 zu "H" gebracht, so dass sich der Pegel beim Knoten (j) von "H" zu "'L" ändert und sich der Pegel beim Knoten (k) von "L" zu "H" ändert. Als Ergebnis wird der Ausgangs-NMOS-Transistor 6 EIN-geschaltet. Demgemäß ändert sich das Ausgangssignal Do von "H" zu "L".
Zu dieser Zeit werden das erste NAND-Gatter 11 und das zweite NAND-Gatter 12 mit derselben Zeitgabe aktiviert. Da das dritte NAND-Gatter 13 in Reaktion auf das Ausgangssignal des zweiten NAND-Gatters 12 aktiviert wird, wird das dritte NAND- Gatter 13 bei derselben Zeitgabe aktiviert, zu welcher das zweite NAND-Gatter 12 in Reaktion auf das Ausgangssignal des ersten NAND-Gatters 11 aktiviert wird. Somit ist es deshalb, weil der Ausgangs-NMOS-Transistor 7 nach dem AUS- Schalten des Ausgangs-PMOS-Transistors 6 EIN-geschaltet wird, möglich, den Fluss eines Durchgangsstroms zu begrenzen.
Gemäß dem zweiten Ausführungsbeispiel, wie es oben beschrieben ist, ist das zweite NAND-Gatter 12, das mit derselben Zeitgabe wie das erste NAND-Gatter 11 aktiviert wird, vorgesehen, und das erste NAND-Gatter 11 wird in Reaktion auf das Ausgangssignal des dritten NAND-Gatters 13 aktiviert. Da das dritte NAND-Gatter 13 in Reaktion auf das Ausgangssignal des zweiten NAND-Gatters 12 aktiviert wird, kann das dritte NAND-Gatter 13 derart angesehen werden, dass es in Reaktion auf das Ausgangssignal des ersten NAND-Gatters 11 indirekt aktiviert wird. Somit kann deshalb, weil die Last am ersten NAND-Gatter 11, die bislang das dritte NAND- Gatter 13 angetrieben hat, reduziert werden kann, der Ausgangs-PMOS-Transistor 6 direkt durch das erste NAND-Gatter 11 angetrieben werden, während der in den Ausgangs-MOS-Transistoren erzeugte Durchgangsstromfluss auf dieselbe Weise wie immer begrenzt wird. Weiterhin kann deshalb, weil Treiberschaltungen, wie beispielsweise Inverter oder ähnliches, zum Erhöhen einer Teiberfähigkeit, bezüglich der Anzahl reduziert werden können, die Zugriffszeit für den Übergang des Ausgangssignals Do von "L" zu "H" schneller gemacht werden,
Fig. 6 ist ein Schaltungsdiagramm, das eine Ausgangspufferschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die in Fig. 6 gezeigte Ausgangspufferschaltung 600 hat einen vierten Inverter 21 mit einem Eingangsanschluss, der elektrisch mit einem Ausgangsanschluss eines ersten NAND- Gatters 3 verbunden ist, einen fünften Inverter 22 mit einem Eingangsanschluss, der elektrisch mit einem Ausgangsanschluss des vierten Inverters 21 verbunden ist, und einen zusätzlichen Ausgangs-PMOS-Transistor 23, dessen Gateanschluss, Sourceanschluss und Drainanschluss jeweils elektrisch mit einem Ausgangsanschluss des fünften Inverters 22, einer Leistungsquelle und dem Drainanschluss eines Ausgangs-PMOS-Transistors 6 verbunden sind, wovon alle innerhalb der in Fig. 1 gezeigten Ausgangspufferschaltung 100 zusätzlich vorgesehen sind.
Die Komponenten bzw. Bauteile, die andere als der vierte und der fünfte Inverter 21 und 22 und der zusätzliche Ausgangs-PMOS-Transistor 23 sind, die beim vorliegenden Ausführungsbeispiel zusätzlich vorgesehen sind, sind bezüglich eines Schaltungsbetriebs gleich denjenigen, die beim ersten Ausführungsbeispiel verwendet werden. Ein Betrieb der zusätzlich vorgesehenen Komponenten wird nachfolgend beschrieben. Fig. 7 ist ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 6 gezeigten Ausgangspufferschaltung 600. Diese Zeichnung ist eine, bei welcher eine bei einem internen Knoten (r) erhaltene Wellenform zum in Fig. 3 gezeigten Zeitdiagramm hinzugefügt worden ist.
Wenn sich ein erstes Eingangssignal Di von "H" zu "L" ändert und sich der Pegel bei einem Knoten (e) von "H" zu "L" ändert, ändert sich der Pegel beim Knoten (r) von "H" zu "L", so dass der zusätzliche Ausgangs-PMOS-Transistor 23 EIN- geschaltet wird. Zu dieser Zeit wird die zum EIN-schalten des zusätzlichen Ausgangs-PMOS-Transistors 23 vorgesehene Zeitgabe langsamer als diejenige, die zum EIN-schalten des Ausgangs-PMOS-Transistors 6 vorgesehen ist, und zwar aufgrund einer Verzögerung bezüglich des Signals durch den vierten und den fünften Inverter 21 und 22.
Gemäß dem dritten Ausführungsbeispiel, wie es oben beschrieben ist, kann ein Leistungsrauschen dadurch reduziert werden, dass veranlasst wird, dass die zwei Ausgangs-PMOS-Transistoren 6 und 23 auf einer Zeitbasis einen Strom verteilen, der dann fließt, wenn sich ein Ausgangssignal Do von "L" zu "H" ändert.
Fig. 8 ist ein Schaltungsdiagramm, das eine Ausgangspufferschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die in Fig. 8 gezeigte Ausgangspufferschaltung 800 ist mit einem vierten Inverter 21 versehen, der einen Eingangsanschluss hat, der elektrisch mit einem Ausgangsanschluss eines zweiten NAND-Gatters 12 verbunden ist, einem fünften Inverter 22, der einen Eingangsanschluss hat, der elektrisch mit einem Ausgangsanschluss des vierten Inverters 21 verbunden ist, und einem zusätzlichen Ausgangs-PMOS-Transistor 23, dessen Gateanschluss, Sourceanschluss und Drainanschluss jeweils elektrisch mit einem Ausgangsanschluss des fünften Inverters 22, einer Leistungsquelle und dem Drainanschluss eines Ausgangs-PMOS-Transistors 6 verbunden sind, von welchen alle innerhalb der in Fig. 4 gezeigten Ausgangspufferschaltung zusätzlich vorgesehen sind.
Die Bauteile bzw. Komponenten, die andere als der vierte und der fünfte Inverter 21 und 22 und der zusätzliche Ausgangs-PMOS-Transistor 23 sind, die beim vorliegenden Ausführungsbeispiel zusätzlich vorgesehen sind, sind bezüglich der Schaltungsoperation bzw. dem Schaltungsbetrieb gleich denjenigen, die beim zweiten Ausführungsbeispiel verwendet werden. Nachfolgend wird ein Betrieb der zusätzlich vorgesehenen Komponenten beschrieben. Fig. 9 ist ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 8 gezeigten Ausgangspufferschaltung. Diese Zeichnung ist eine derartige, bei welcher eine bei einem internen Knoten (q) erhaltene Wellenform zu dem in Fig. 5 gezeigten Zeitdiagramm hinzugefügt worden ist.
Wenn sich ein erstes Eingangssignal Di von "H" zu "L" ändert und sich der Pegel bei einem Knoten (i) von "H" zu "L" ändert, ändert sich der Pegel beim Knoten (q) von "H" zu "L", so dass der zusätzliche Ausgangs-PMOS-Transistor 23 EIN- geschaltet wird. Zu dieser Zeit eilt die zum EIN-schalten des zusätzlichen Ausgangs-PMOS-Transistors 23 vorgesehene Zeitgabe aufgrund einer Verzögerung bezüglich eines Signals durch den vierten und den fünften Inverter 21 und 22 derjenigen nach, die zum EIN-schalten des Ausgangs-PMOS-Transistors 6 vorgesehen ist.
Gemäß dem vierten Ausgangsführungsbeispiel, wie es oben beschrieben ist, kann ein Leistungsrauschen dadurch reduziert werden, dass veranlasst wird, dass die zwei Ausgangs-PMOS-Transistoren 6 und 23 auf einer Zeitbasis einen Strom verteilen, der dann fließt, wenn sich ein Ausgangssignal Do von "L" zu "H" ändert.
Gemäß der Ausgangspufferschaltung der vorliegenden Erfindung, wie sie oben beschrieben worden ist, kann das NAND-Gatter den Ausgangs-PMOS-Transistor direkt antreiben, während der in den Ausgangs-MOS-Transistoren erzeugte Durchgangsstromfluss im selben Ausmaß wie immer begrenzt wird. Somit hat die Ausgangspufferschaltung einen vorteilhaften Effekt, der darin besteht, dass der Zugriff für den Übergang des Ausgangssignals von "L" zu "H" beschleunigt werden kann.
Während die vorliegende Erfindung unter Bezugnahme auf die illustrativen Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinn angesehen werden. Verschiedene Modifikationen der illustrativen Ausführungsbeispiele, so wie andere Ausführungsbeispiele der Erfindung, werden Fachleuten auf dem Gebiet bei einer Bezugnahme auf diese Beschreibung klar werden. Es wird daher gedacht, dass die beigefügten Ansprüche alle solche Modifikationen oder Ausführungsbeispiele abdecken werden, wie sie in den wahren Schutzumfang der Erfindung fallen.

Claims

1. Ausgangspufferschaltung, die folgendes aufweist:

einen ersten Eingangsanschluss, der ein erstes Eingangssignal (Di) empfängt;

einen zweiten Eingangsanschluss, der ein zweites Eingangssignal (DiB) empfängt;

einen Steuer-Eingangsanschluss, der ein Steuersignal (DOE empfängt);

einen Ausgangsanschluss, der ein Ausgangssignal (Do) ausgibt;

einen ersten Transistor (6) mit einem ersten Anschluss, der mit dem Ausgangsanschluss gekoppelt ist, einem zweiten Anschluss, der mit einer ersten Potentialquelle gekoppelt ist, und einem Steueranschluss; und

einen zweiten Transistor (7) mit einem ersten Anschluss, der mit dem Ausgangsanschluss gekoppelt ist, einem zweiten Anschluss, der mit einer zweiten Potentialquelle gekoppelt ist, und einem Steueranschluss;

dadurch gekennzeichnet, dass

die Ausgangspufferschaltung weiterhin folgendes aufweist:

eine erste Gatterschaltung (3) mit einer Vielzahl von dritten Transistoren (41, 42, 43, 44), von welchen jeder einen Gateanschluss, einen Sourceanschluss und einen Drainanschluss hat, und mit einem ersten Eingangsknoten (in1), der gekoppelt ist, um das erste Eingangssignal (Di) zu empfangen, einem zweiten Eingangsknoten (in2), der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, einem Freigabe-Eingangsknoten (ei1), der gekoppelt ist, um das zweite Eingangssignal (DiB) zu empfangen, und einem Ausgangsknoten (out1), der mit dem Steueranschluss des ersten Transistors (6) gekoppelt ist, wobei zwei der dritten Transistoren (41, 42) zwischen dem Ausgangsknoten (out1) und der ersten Potentialquelle parallel gekoppelt sind, wobei die Gateanschlüsse der zwei der dritten Transistoren (41, 42) jeweils mit dem ersten und dem zweiten Knoten (in1, in2) gekoppelt sind, wobei die anderen dritten Transistoren (43, 44) zwischen dem Ausgangsknoten (out1) und der zweiten Potentialquelle in Reihe gekoppelt sind, wobei die Gateanschlüsse der zwei der dritten Transistoren (41, 42) jeweils mit dem ersten und dem zweiten Knoten (in1, in2) gekoppelt sind; und

eine zweite Gatterschaltung (4) mit einer Vielzahl von vierten Transistoren (41, 42, 43, 44), von welchen jeder einen Gateanschluss, einen Sourceanschluss und einen Drainanschluss hat, und mit einem ersten Eingangsknoten (in1), der gekoppelt ist, um das zweite Eingangssignal (DiB) zu empfangen, einem zweiten Eingangsknoten (in2), der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, einem Freigabe-Eingangsknoten (ei1), der gekoppelt ist, um das erste Eingangssignal (Di) zu empfangen, und einem Ausgangsknoten (out1), der mit dem Steueranschluss des zweiten Transistors (7) gekoppelt ist, wobei zwei der vierten Transistoren (41, 42) zwischen dem Ausgangsknoten (out1) und der ersten Potentialquelle parallel gekoppelt sind, wobei die Gateanschlüsse der zwei der vierten Transistoren (41, 42) jeweils mit dem ersten und dem zweiten Knoten (in1, in2) gekoppelt sind, wobei die anderen vierten Transistoren (43, 44) zwischen dem Ausgangsknoten (out1) und der zweiten Potentialquelle in Reihe gekoppelt sind, wobei die Gateanschlüsse der zwei der vierten Transistoren (41, 42) jeweils mit dem ersten und dem zweiten Knoten (in1, in2) gekoppelt sind.

2. Ausgangspufferschaltung nach Anspruch 1, wobei die erste und die zweite Gatterschaltung (3, 4) NAND-Schaltungen sind.

3. Ausgangspufferschaltung nach Anspruch 2, wobei jede der NAND- Schaltungen (3, 4) folgendes aufweist:

einen fünften Transistor (41) mit einem ersten Anschluss, der mit der ersten Potentialquelle gekoppelt ist, einem zweiten Anschluss, der mit dem Ausgangsknoten (out1) gekoppelt ist, und einem Steueranschluss, der mit dem ersten Eingangsknoten (in1) gekoppelt ist,

einen sechsten Transistor (42) mit einem ersten Anschluss, der mit der ersten Potentialquelle gekoppelt ist, einem zweiten Anschluss, der mit dem Ausgangsknoten (out1) gekoppelt ist, und einem Steueranschluss, der mit dem zweiten Eingangsknoten (in2) gekoppelt ist,

einen siebten Transistor (44) mit einem ersten Anschluss, der mit dem Ausgangsknoten (out1) gekoppelt ist, einem zweiten Anschluss und einem Steueranschluss, der mit dem ersten Eingangsknoten (in1) gekoppelt ist, und

einen achten Transistor (43) mit einem ersten Anschluss, der mit dem zweiten Anschluss des siebten Transistors (44) gekoppelt ist, einem zweiten Anschluss, der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, und einem Steueranschluss, der mit dem zweiten Eingangsknoten (in2) gekoppelt ist.

4. Ausgangspufferschaltung nach Anspruch 1, die weiterhin eine Signalpegel- Wandlerschaltung (5) aufweist, die zwischen dem Ausgangsknoten (out1) der zweiten Gatterschaltung (4) und dem Steueranschluss des zweiten Transistors (7) gekoppelt ist.

5. Ausgangspufferschaltung nach Anspruch 1, die weiterhin folgendes aufweist:

einen fünften Transistor (23) mit einem ersten Anschluss, der mit dem Ausgangsanschluss gekoppelt ist, einem zweiten Anschluss, der mit der ersten Potentialquelle gekoppelt ist, und einem Steueranschluss, und

eine Verzögerungsschaltung (21, 22), die zwischen dem Ausgangsknoten (out1) der ersten Gatterschaltung (3) und dem Steueranschluss des fünften Transistors (23) gekoppelt ist.

6. Ausgangspufferschaltung, die folgendes aufweist:

einen ersten Eingangsanschluss, der ein erstes Eingangssignal (Di) empfängt;

einen Steuer-Eingangsanschluss, der ein Steuersignal (DOE empfängt);

einen Ausgangsanschluss, der ein Ausgangssignal (Do) ausgibt;

einen ersten Transistor (6) mit einem ersten Anschluss, der mit dem Ausgangsknoten gekoppelt ist, einem zweiten Anschluss, der mit einer ersten Potentialquelle gekoppelt ist, und einem Steueranschluss;

einen zweiten Transistor (7) mit einem ersten Anschluss, der mit dem Ausgangsknoten gekoppelt ist, einem zweiten Anschluss, der mit einer zweiten Potentialquelle gekoppelt ist, und einem Steueranschluss; und

eine erste Gatterschaltung (13) mit einem ersten Eingangsknoten (in1), der gekoppelt ist, um das erste Eingangssignal (DiB) zu empfangen, einem zweiten Eingangsknoten (in2), der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, einem dritten Eingangsknoten (in3) und einem Ausgangsknoten (out1), der mit dem Steueranschluss des zweiten Transistors (7) gekoppelt ist;

dadurch gekennzeichnet, dass

die Ausgangspufferschaltung weiterhin folgendes aufweist:

eine zweite Gatterschaltung (12) mit einem ersten Eingangsknoten (in1), der gekoppelt ist, um das zweite Eingangssignal (Di) zu empfangen, einem zweiten Eingangsknoten (in2), der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, einem dritten Eingangsknoten (in3), der mit dem Ausgangsknoten (out1) der ersten Gatterschaltung (13) gekoppelt ist, und einem Ausgangsknoten (out1), der mit dem dritten Eingangsknoten (in3) der ersten Gatterschaltung (13) gekoppelt ist; und

eine dritte Gatterschaltung (11) mit einem ersten Eingangsknoten (in 1), der gekoppelt ist, um das zweite Eingangssignal (Di) zu empfangen, einem zweiten Eingangsknoten (in2), der gekoppelt ist, um das Steuersignal (DOE) zu empfangen, einem dritten Eingangsknoten (in3), der mit dem dritten Eingangsknoten (in3) der zweiten Gatterschaltung (12) gekoppelt ist und einem Ausgangsknoten (out1), der mit dem Steueranschluss des ersten Transistors (6) gekoppelt ist.

7. Ausgangspufferschaltung nach Anspruch 6, wobei die erste, die zweite und die dritte Gatterschaltung (13, 12, 11) NAND-Schaltungen sind.

8. Ausgangspufferschaltung nach Anspruch 6, die weiterhin eine Signalpegel- Wandlerschaltung (5) aufweist, die zwischen dem Ausgangsknoten (out1) der ersten Gatterschaltung (13) und dem Steueranschluss des zweiten Transistors (7) gekoppelt ist.

9. Ausgangspufferschaltung nach Anspruch 6, die weiterhin folgendes aufweist:

einen dritten Transistor (23) mit einem ersten Anschluss, der mit dem Ausgangsanschluss gekoppelt ist, einem zweiten Anschluss, der mit der ersten Potentialquelle gekoppelt ist, und einem Steueranschluss, und

eine Verzögerungsschaltung (21, 22), die zwischen dem Ausgangsknoten (out1) der zweiten Gatterschaltung (12) und dem Steueranschluss des dritten Transistors (23) gekoppelt ist.