CN1165435A

CN1165435A - 输出缓冲电路

Info

Publication number: CN1165435A
Application number: CN97103099A
Authority: CN
Inventors: 杉尾贤一郎; 三苫彻哉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1996-03-21
Filing date: 1997-03-21
Publication date: 1997-11-19
Anticipated expiration: 2017-03-21
Also published as: DE69717893T2; US5825215A; KR100331946B1; DE69717893D1; EP0797210A2; EP0797210B1; JPH09261031A; TW353247B; EP0797210A3; CN1107379C

Abstract

输出缓冲电路包括：接收第一输入信号的第一输入端，接收第二输入信号的第二输入端，接收控制信号的控制输入端，输出输出信号的输出端，连接在输出节点和第一电压源之间的第一晶体管，和连接在输出节点和第二电压源之间的第二晶体管。输出缓冲电路还包括第一门电路和第二门电路。第一门电路具有第一输入节点；第二输入节点；启动输入节点和输出节点。当第一和第二输入节点接收的信号具有预定电平时，第一门电路输出启动输入节点所接收的信号。

Description

输出缓冲电路

本发明涉及一种适用于半导体集成电路的输出缓冲电路，更具体地说，涉及一种应用于同步DRAM的输出缓冲电路。

由于与大约100MHz的高速时钟同步触发的DRAM具有连续输出多个数据位(突发数据)的突发输出模式，所以使得输出缓冲电路的存取，即，信号的输入到输出的操作被尽可能地加快。因此，产生了一个问题，即直通电流流入输出缓冲电路的输出端。为了减小直通电流，常规的输出缓冲电路由三输入端的“与非”门和包括PMOS晶体管，NMOS晶体管的输出部分所组成。这些晶体管按照开关时序互相切换。

然而，常规输出缓冲电路存在这样的问题：由于从一个晶体管的开关时序切换到另一晶体管的开关时序导致时序迟延的产生，所以在从输出缓冲电路输出的信号状态从“低”电平变成“高”电平时其存取速度变慢。另一个问题是必须减小当PMOS晶体管导通时产生的电源噪声。

本发明的一个目的是在输出信号从“低”电平变化到“高”电平时，加快输出缓冲电路的存取速度。

本发明的另一个目的是减小当输出PMOS晶体管导通时所产生的电源噪声。

本发明的输出缓冲电路包括接收第一输入信号的第一输入端子，接收第二输入信号的第二端子，接收控制信号的控制输入端子，输出输出信号的输出端子，连接在输出端和第一电压源之间的第一晶体管和连接在输出端和第二电压源之间的第二晶体管。本发明的输出缓冲电路还包括第一门电路和第二门电路。第一门电路具有接收第一输入信号的第一输入端，接收控制信号的第二输入端，接收第二输入信号的启动输入端和与第一晶体管的控制端子连接的输出端。当由第一和第二输入端输入的信号达到预定的电位时，第一门电路输出启动输入端所接收的信号。第二门电路具有与接收第二输入信号连接的第一输入端，与接收控制信号相连的第二输入端，与接收第一输入信号相连的启动输入端和与第一晶体管的控制端相连的输出端。第二门电路具有与第一门电路相同的电路结构。

以上已经简单地说明了本申请的多个发明点中一些典型的发明点。然而，通过以下的叙述将明白本申请的各种发明点和这些发明点的特殊结构。

虽然本说明书附有具体指出本发明的主题并且对其提出明确的权利要求的权利要求书，但是，可以相信，通过下面结合附图的叙述将可以更好地了解上述本发明发明点的目的和特征，以及本发明的其他目的，特征和优点。

图1 是根据本发明的第一实施例的输出缓冲电路的电路图；

图2 是对于图1中所示的输出缓冲电路中的“与非”门结构的图解说明；

图3 是用来说明图1所示输出缓冲电路的操作的时序图；

图4 是根据本发明的第二实施例的输出缓冲电路的电路图；

图5 是用来说明图4所示输出缓冲电路的操作的时序图；

图6 是根据本发明的第三实施例的输出缓冲电路的电路图；

图7 是用来说明图6所示输出缓冲电路的操作的时序图；

图8 是根据本发明的第四实施例的输出缓冲电路的电路图；

图9 是用来说明图8所示输出缓冲电路的操作的时序图；

图1是根据本发明的第一实施例的输出缓冲电路的电路图。图1所示的输出缓冲电路100的第一反相器1加有输入信号Di，并且，其第二反相器2加有输入信号DiB。此外，输出缓冲电路100具有：第一“与非”门3，该“与非”门具有与第一反相器1的输出端子电气连接的第一输入端in1，加有输出启动信号DOE的第二输入端子in2和与第二反相器2的输出端子电气连接的启动输入端子ei1；以及第二“与非”门4，该“与非”门具有与第二反相器2的输出端子电气连接的第一输入端，与输出启动信号DOE连接的第二输入端子in2和与第一反相器1的输出端子电气连接的输入端子ei1。此外，输出缓冲电路100包括：第三反相器5，该反相器的输入端子与第二“与非”门4的输出端电气连接；输出PMOS晶体管6，该晶体管的栅极和源极分别与第一“与非”门3的输出端和电源电气连接；输出NMOS晶体管7，该晶体管的栅极和漏极分别与第三反相器5的输出端和输出PMOS晶体管6的漏极电气连接，其源极接地。输出PMOS晶体管6的漏极和输出NMOS晶体管7的漏极互相连接的点作为输出缓冲电路100的输出端。输出缓冲电路100的输出端连接到输出焊盘(outputpad)8。

图2是第一和第二“与非”门3，4的结构图，其中图2(a)是每一个“与非”门的电路符号图，图2(b)是每一个“与非”门的电路图。图2中所示的源输入型“与非”门包括：第一PMOS晶体管41，该晶体管的栅极，源极和漏极分别与第一输入端in1，电源，和输出端out1电气连接；以及第二PMOS晶体管42，该晶体管的栅极，源极和漏极分别与第二输入端in2，电源，和第一PMOS晶体管41的漏极电气连接。此外，该“与非”门还包括：第一NMOS晶体管43，该晶体管的栅极和源极分别与第一PMOS晶体管41的栅极和启动输入端ei1电气连接；以及第二NMOS晶体管44，该晶体管栅极，源极和漏极分别与第二PMOS晶体管42的栅极，第一NMOS晶体管43的漏极和第一PMOS晶体管41的漏极电气连接。本“与非”门除了第一NMOS晶体管43的栅极不和预定的源电压相连以外，在电路结构上与普通的双输入端“与非”门相同。只有当第一和第二输入端in1和in2分别加有“高”电平信号并且启动输入端ei1加有“低”电平信号时，该“与非”门才被激励，输出“低”电平信号。

普通的三输入端“与非”门有9个元件，而图2所示的“与非”门3，4有4个元件。因此，在与普通的三输入端“与非”门的图案区相等的情况下，各元件的尺寸增加，使得图1所示的第一和第二“与非”门3，4与普通的三输入端“与非”门比较，增加了其驱动能力。

图3是说明图1所示输出缓冲电路操作的时序图，以及说明输出启动信号DOE，第一和第二输入信号Di和DiB的波形，内部节点(e)，(g)和(h)以及输出信号Do的电平。

首先解释第一输入信号Di从“高”电平变化到“低”电平时的情况(这时，第二输入信号DiB从“低”电平变化到“高”电平)。输出启动信号DOE为“高”电平。当第一输入信号Di从“高”电平变化到“低”电平并且第二输入信号DiB从“低”电平变化到“高”电平时，节点(m)的电平从“低”电平变化到“高”电平，并且节点(n)的电平从“高”电平变化到“低”电平。

由于当节点(n)的电平被确定为“低”电平时，第二“与非”门4的第一PMOS晶体管41导通，所以节点(g)从“低”电平变化到“高”电平并且节点(h)从“高”电平变化到“低”电平。结果，输出NMOS晶体管7截止。当节点(m)的电平被确定为“高”电平时，第一“与非”门3的第一PMOS晶体管41截止使得节点(n)的电平为“低”电平。因此，由于启动输入端ei1为“低”电平并且第一和第二NMOS晶体管43，44导通，所以节点(e)的电平从“高”电平变化到“低”电平，结果，输出PMOS晶体管6导通。于是，输出信号从“低”电平转变为“高”电平。

这时，第一“与非”门3的两个NMOS晶体管43和44均导通，使得节点(e)的电平变为“低”电平。然而，由于它们互相串联，所以在开关速度上，第一“与非”门3比第二“与非”门4要慢。因此，由于输出NMOS晶体管7已经截止以后，输出PMOS晶体管6导通，所以可以限制直通电流。

下面将解释第一输入信号Di从“低”电平变化到“高”电平时的情况(这时第二输入信号DiB从“高”电平变到“低”电平)。输出启动信号DOE为“高”电平。当第一和第二输入信号Di和DiB分别从“低”电平变到“高”电平和从“高”电平变到“低”电平时，节点(m)从“高”电平变为“低”电平，节点(n)从“低”电平变为“高”电平。

由于当节点(m)电平被确定为“低”电平时，第一“与非”门3的第一PMOS晶体管41导通，节点(e)从“高”电平变为“低”电平。结果，输出PMOS晶体管6截止。此外，当节点(n)的电平被确定为“高”电平时，第二“与非”门的第一PMOS晶体管41截止，节点(m)的电平被确定为“低”电平。由于启动输入端ei1变为“低”电平并因此第一和第二NMOS晶体管43，44导通，所以节点(g)的电平从“高”电平变为“低”电平，节点(h)从“低”电平变为“高”电平。结果，NMOS晶体管7导通。于是，输出信号Do从“高”电平转变为“低”电平。

由于通过第二“与非”门4中的两个串联的NMOS晶体管43和44，节点(g)变成“低”电平，所以在开关速度上，第二“与非”门4比第一“与非”门3要慢。这样，由于在NMOS晶体管6截止之后输出晶体管7才导通，所以可以限制直通电流。

根据如上所述的第一实施例，双输入端“与非”门3和4已经被使用，其中第一NMOS晶体管43源极被用来作为启动输入端ei1，这样与在相同图案区下的三输入端“与非”门相比，其驱动能力增强。此外，第一“与非”门3的输出端与第二“与非”门4的启动输入端ei1相连，第二“与非”门4的输出端与第一“与非”门3的启动输入端ei1相连。因此，第一“与非”门3可以直接驱动输出PMOS晶体管6，同时以与先有技术相当的方法限制所述输出MOS晶体管中所产生的直通电流。此外，逻辑电路的级数将被减少。因此，输出信号Do从“低”电平到“高”电平变化的存取时间可以被做得更快。

图4是根据本发明的第二实施例的输出缓冲电路的电路图。图4所示的输出缓冲电路400的第一反相器1加有第一输入信号Di，并且，其第二反相器2加有第二输入信号DiB。另外，输出缓冲电路400包括：第一“与非”门11，该“与非”门的第一输入端in1与第一反相器1的输出端电气连接，该“与非”门的第二输入端in2加有输出启动信号DOE；第二“与非”门12，该“与非”门的第一输入端in1与第一反相器1的输出端电气连接，第二输入端in2加有输出启动信号DOE；第三“与非”门13，该“与非”门的第一输入端in1与第二反相器2的输出端电气连接，第二输入端in2加有输出启动信号DOE，第三输入端in3与第二“与非”门12的输出端电气连接，输出端与第一和第二“与非”门11和12的第三输入端in3电气连接。此外，输出缓冲电路400包括：第三反相器5，该反相器的输入端与第三“与非”门13的输出端电气连接；输出PMOS晶体管6，该晶体管的栅极和源极分别与第一“与非”门11的输出端和电源电气连接；输出NMOS晶体管7，该晶体管的栅极和漏极分别与第三反相器5的输出端和输出PMOS晶体管6的漏极电气连接，源极接地。输出PMOS晶体管6的漏极和输出NMOS晶体管7的漏极相互连接的点作为输出缓冲电路400的输出端并且与输出焊盘8电气连接。

由于第二“与非”门12仅仅驱动第三“与非”门13，所以组成第二“与非”门12的元件在尺寸上较小。

图5用来解释图4所示输出缓冲电路操作的时序图并说明输出启动信号DOE，第一和第二输入信号Di和DiB的波形，以及内部节点(i)，(l)，(j)，(k)和输出信号Do的电平。

首先叙述第一输入信号Di从“高”电平变化到“低”电平的情况(此时第二输入信号DiB从“低”电平变化到“高”电平)。输出启动信号为“高”电平。当第一和第二输入信号Di和DiB分别从“高”电平变为“低”电平和从“低”电平变为“高”电平时，节点(o)的电平从“低”电平变为“高”电平，节点(p)的电平从“高”电平变为“低”电平。

当节点(p)转变到“低”电平时，对应于第三“与非”门13输出端的节点(j)变为“高”电平。节点(k)的电平从“高”电平变为“低”电平使得输出NMOS晶体管7截止。另一方面，当节点(j)转变到“高”电平时，第一和第二“与非”门11和12的所有输入端被变成“高”电平使得节点(i)和(j)分别从“高”电平变为“低”电平。结果，输出PMOS晶体管6导通。于是，输出信号Do从“低”电平转变到“高”电平。

这时，第一“与非”门输出“低”电平以响应第三“与非”门13的输出。因此，由于在输出NMOS晶体管7截止之后，输出PMOS晶体管6导通。所以限制了直通电流。

下面将叙述第一输入信号Di从“低”电平变化到“高”电平的情况(这时，第二输入信号DiB从“高”电平变化到“低”电平)。输出启动信号DOE为“高”电平。当第一和第二输入信号Di和DiB从“低”电平变为“高”电平和从“高”电平变化到“低”电平时，节点(o)的电平从“高”电平变化到“低”电平，节点(p)的电平从“低”电平变为“高”电平。

当节点(o)为“低”电平时，对应于第一“与非”门11输出端的节点(i)和对应于第二“与非”门12输出端的节点(l)分别为“高”电平。结果，输出PMOS晶体管6截止。当节点(l)为“高”电平时，第三“与非”门13的所有三个输出端成为“高”电平，使得节点(j)从“高”电平变为“低”电平，并且节点(k)从“低”电平变化到“高”电平。结果，输出NMOS晶体管6导通。于是，输出信号Do从“高”电平变为“低”电平。

这时，按照同一时序激励第一“与非”门11和第二“与非”门12。由于第三“与非”门13响应第二“与非”门12的输出信号而被激励，所以第三“与非”门13按照第二“与非”门被激励时的所述同一时序响应第一“与非”门11的输出信号而被激励。因此，由于在输出PMOS晶体管6截止之后，输出NMOS晶体管7导通，所以可以限制直通电流的流动。

根据上述第二个实施例，设置了按照与第一“与非”门11相同的时序被激励的第二“与非”门12，并且，第一“与非”门11响应第三“与非”门的输出信号而被激励。由于第三“与非”门13响应第二“与非”门12的输出信号而被激励，所以第三“与非”门13可以被认为是间接地响应第一“与非”门11的输出信号而被激励的。因此，由于第一“与非”门11上的负载可被减小(在此以前第一“与非”门11已经驱动了第三“与非”门13)，所以第一“与非”门11可以直接驱动输出PMOS晶体管6，同时该输出MOS晶体管中所产生的直通电流仍旧可用同样的方法被限制。此外，由于可以减少如反相器或类似为增强驱动能力的驱动电路的数目，所以，可以加快输出信号Do从“低”电平到“高”电平转变的存取时间。

图6是根据本发明的第三个实施例的输出缓冲电路的电路图。图6所示的输出缓冲电路600具有：第四反相器21，其输入端与第一“与非”门3的输出端电气连接；第五反相器22，其输入端与第四反相器21的输出端电气连接；附加的输出PMOS晶体管23，它的栅极，源极和漏极分别与第五反相器22的输出端，电源，和输出PMOS晶体管6的漏极电气连接，所有这些都是在图1所示的输出缓冲电路100的基础上附加上去的。

本实施例中除了附加的第四和第五反相器21和22以及输出PMOS晶体管23以外，其他元件在电路运行方面与第一实施例中所使用的元件相似。附加元件的运行将在下面加以叙述。图7是说明图6所示的输出缓冲电路600的操作的时序图。该图是这样的时序图，其中在如图3所示的时序图中增加了在内部节点(r)处所得到的波形。

当第一输入信号Di从“高”电平变化到“低”电平并且节点(e)从“高”电平变化到“低”电平时，节点(r)从“高”电平变化到“低”电平，使得附加的输出PMOS晶体管23导通。这时，由于第四和第五反相器21和22对信号的延迟，所以，附加的输出PMOS晶体管23导通时序比输出晶体管PMOS6的导通时序要慢。

根据如上所述的第三实施例，可以通过使两个输出PMOS晶体管6和23根据时间分配当输出信号Do从“低”电平变化到“高”电平时流动的电流来减小电源噪声。

图8是根据本发明的第四个实施例的输出缓冲电路的电路图。图8所示的输出缓冲电路800具有：第四反相器21，其输入端与第二“与非”门12的输出端电气连接；第五反相器22，其输入端与第四反相器21的输出端电气连接；以及附加的输出PMOS晶体管23，它的栅极，源极和漏极分别与第五反相器的输出端，电源，和输出PMOS晶体管6的漏极电气连接，所有这些都是在如图4所示的输出缓冲电路的基础上附加上去的。

本实施例中除了附加的第四和第五反相器21和22以及输出PMOS晶体管23以外，其他元件在电路运行方面与第二实施例中所使用的元件相似。附加元件的运行将在下面加以叙述。图9是说明图8所示的输出缓冲电路操作的时序图。该图是这样的时序图，其中，在如图5所示的时序图中增加了在内部节点(q)处所得到的波形。

当第一输入信号Di电平从“高”电平变化到“低”电平并且节点(i)从“高”电平变化到“低”电平时，节点(q)从“高”电平变化到“低”电平，使得附加的输出PMOS晶体管23导通。这时，由于第四和第五反相器21和22对信号的延迟，所以附加的输出PMOS晶体管23导通时序落后于输出晶体管PMOS6的导通时序。

根据如上所述的第四实施例，可以通过使两个输出PMOS晶体管6和23根据时间分配当输出信号Do从“低”电平变化到“高”电平时流动的电流来减小电源噪声。

如上所述根据本发明的输出缓冲电路，“与非”门可以直接地驱动输出PMOS晶体管，同时，输出MOS晶体管中所产生的直通电流仍旧可被限制在同一量级上。因此，该输出缓冲电路具有这样的优越性，即，可以加速关于输出信号从“低”电平变化到“高”电平的存取。

虽然已经参考例示的实施例对本发明进行了叙述，但是，这种说明并不是为了当作某种限制。对于本专业的技术人员来说，在参考这种说明的基础上，对例示的实施例的各种修改同本发明的其他实施例一样是显而易见的。因此，我们的意图是：所附的权利要求书将含盖任何属于本发明的真正的范围之内的修改和实施例。

Claims

1.一种输出缓冲电路包括：

接收第一输入信号的第一输入端子；

接收第二输入信号的第二输入端子；

接收控制信号的控制输入端子；

输出输出信号的输出端子；

第一晶体管，该晶体管具有连接到所述输出端子的第一端子，连接到第一电压源的第二端子和控制端子；

第二晶体管，该晶体管具有连接到所述输出端子的第一端子，连接到第二电压源的第二端子和控制端子；

第一门电路，该门电路具有接收所述第一输入信号的第一输入节点，接收控制信号的第二输入节点，接收第二输入信号的启动输入节点和连接到所述第一晶体管的控制端的输出节点，当第一和第二输入节点接收的信号具有预定的电平时，第一门电路输出由启动输入端所接收的信号；

第二门电路，该门电路具有接收第二输入信号的第一输入节点，接收控制信号的第二输入节点，接收第一输入信号的启动输入节点和连接到所述第一晶体管的控制端的输出节点，当第一和第二输入节点所接收的信号具有预定的电平时，第二门电路输出由启动输入节点所接收的信号。

2.根据权利要求1的输出缓冲电路，其特征在于，所述第一和第二门电路是“与非”门电路。

3.根据权利要求2的输出缓冲电路，其特征在于，每一个“与非”门电路包括：

第三晶体管，该晶体管具有与所述第一电压源连接的第一端子，与所述输出节点连接的第二端子，以及与所述第一输入节点连接的控制端子，

第四晶体管，该晶体管具有与所述第一电压源连接的第一端子，与所述输出节点连接的第二端子，以及与所述第二输入节点连接的控制端子，

第五晶体管，该晶体管具有与所述输出节点连接的第一端子，与所述第一输入节点连接的第二端子和控制端子，

第六晶体管，该晶体管具有与所述第五晶体管的第二端子连接的第一端子，接收所述控制信号的第二端子和与所述第二输入节点连接的控制端子。

4.根据权利要求1的输出缓冲电路，其特征在于还包括：信号电平转换电路，该电路连接在所述第二门电路的输出节点和所述第二晶体管的控制端子之间。

5.根据权利要求1的输出缓冲电路，其特征在于还包括：与所述输出端子连接的第一端子，与所述第一电压源连接的第二端子和控制端子，以及

连接在所述第一门电路的输出节点和所述第三晶体管的控制端子之间的延迟电路。

6.一种输出缓冲电路包括：

接收第一输入信号的第一输入端子；

接收第二输入信号的第二输入端子；

接收控制信号的控制输入端子；

输出输出信号的输出端子；

第一晶体管，该晶体管具有连接到输出端子的第一端子，连接到第一电压源的第二端子和控制端子；

第二晶体管，该晶体管具有连接到输出端子的第一端子，连接到第二电压源的第二端子和控制端子；

第一门电路，该门电路具有接收第一输入信号的第一输入节点，接收控制信号的第二输入节点，第三输入节点和控制节点；

第二门电路，该门电路具有接收第二输入信号的第一输入节点，接收控制信号的第二输入节点，与所述第一门电路的输出节点连接的第三输入节点和与所述第二晶体管的控制端子和所述第一门电路的第三输入节点连接的输出节点；以及

第三门电路，该门电路具有接收第一输入信号的第一输入节点，接收控制信号的第二输入节点，与所述第一门电路的第三输入节点连接的第三输入节点和与所述第二晶体管的控制端连接的输出节点。

7.根据权利要求6的输出缓冲电路，其特征在于，所述第一，第二和第三门电路均为“与非”门电路。

8.根据权利要求6的输出缓冲电路，其特征在于还包括：信号电平转换电路，该电路连接在所述第二门电路的输出节点和所述第二晶体管的控制端子之间。

9.根据权利要求6的输出缓冲电路，其特征在于还包括；

第三晶体管，该晶体管具有与输出端子相连的第一端子，与第一电压源相连的第二端子和控制端子。

延迟电路，该电路连接在所述第一门电路的输出节点和所述第三晶体管的控制端子之间。

10.一种输出缓冲电路包括：

接收第一输入信号的第一输入端子；

接收第二输入信号的第二输入端子；

接收控制信号的控制输入端子；

输出输出信号的输出端子；

包含多个第三晶体管的第一门电路，其中每一个晶体管都具有栅极，源极和漏极，并具有接收所述第一输入信号的第一输入节点，接收所述控制信号的第二输入节点，接收所述第二输入信号的启动输入节点和与所述第一晶体管的控制端子连接的输出节点，所述第一和第二输入节点被连接到第三晶体管的各个栅极，所述启动输入节点被连接到第三晶体管的源极，所述启动输入节点至少通过各第三晶体管中的一个与所述输出节点连接；以及

包含多个第四晶体管的第二门电路，其中每一个晶体管都具有栅极，源极和漏极，并具有接收所述第二输入信号的第一输入节点，接收所述控制信号的第二输入节点，接收所述第一输入信号的启动输入节点和与所述第二晶体管的所述控制端子连接的输出节点，所述第一和第二输入节点被连接到第四晶体管的各个栅极，所述启动输入节点被连接到第四晶体管的源极，所述启动输入节点通过所述第四晶体管连接到所述输出节点。

11.根据权利要求10的输出缓冲电路，其特征在于，第一和第二门电路均为“与非”门电路。

12.根据权利要求12的输出缓冲电路，其特征在于，每一个“与非”门电路包括：

第五晶体管，该晶体管具有与所述第一电压源连接的第一端子，与所述输出节点连接的第二端子，与所述第一输入节点连接的控制端子，

第六晶体管，该晶体管具有与所述第一电压源连接的第一端子，与所述输出节点连接的第二端子和一个与所述第二输入节点连接的控制端子，

第七晶体管，该晶体管具有与所述输出节点连接的第一端子，第二端子和与所述第一输入节点连接的控制端子，

第八晶体管，该晶体管具有与所述第七晶体管的所述第二端子连接的第一端子，接收所述控制信号的第二端子和与所述第二输入节点连接的控制端子。

13.根据权利要求10的输出缓冲电路，其特征在于还包括：连接在所述第二门电路的输出节点和所述第二晶体管的控制端子之间的信号电平转换电路。

14.根据权利要求10的输出缓冲电路，其特征在于还包括：第五晶体管，该晶体管具有与所述输出端子连接的第一端子，与所述第一电压源连接的第二端子和控制端子；以及

连接在所述第一门电路的输出节点和所述第五晶体管的控制端子之间的延迟电路。