CN1162820A - 信号发生器 - Google Patents

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Abstract

本发明的信号发生器包括：一输入插针脚；一耦合在输入抽头和第1结点之间的高阻抗电路，该高阻抗电路包括大量晶体管，该大量晶体管分别串联连接和分别具有与源极或漏极相耦合的一栅极；一通过第1结点与该高阻抗电路相耦合的信号放大器；一耦合在第1结点和基准电压之间的电阻器；和，耦合在第1结点和在大量晶体管中的预定晶体管之间的第2结点之间的一晶体管，该晶体管响应该信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和维持该第1结点的电势电平。

Description

信号发生器
该申请涉及1996年1月30日在日本的申请号为014232/1996的优先权的内容，其内容作为参考。
本发明涉及信号发生器，用于当将任何高于引入的输入高电压的电压提供给一予定插针脚时产生试验模式信号和用于响应该试验模式信号将一正常模式转换成一试验模式。
用于检验动态随机存取存储器(DRAMs)的工作状态的通常的试验方法使用一信号发生器，用于当将任何高于引入的输入高电压的电压提供给一予定插针脚时产生试验模式信号和用于响应该试验模式信号将一正常模式转换成一试验模式。
该信号发生器包括一输入插针脚，与该输入插针脚相连接的高阻抗电路，与该高阻抗电路相连接的信号放大器，和在该高阻杭电路和VSS之间连接的一电阻。
该信号发生器在当将高于一引入的输入高电压的电势(12V)提供给处于电源高端的一予定输入插针脚时产生试验模式信号并利用该试验模式信号试验该DRAMs。
本发明的一个目的是提供一种信号发生器，它能够将正常模式转换成处于低电压的试验模式。
为实现上述目的本发明的一个方面是提供一种信号发生器，包括一输入插针脚，耦合在输入插针脚和一第1结点之间的一电路，该电路包括大量晶体管，该大量晶体管分别串联连接并分别具有与源极或漏极耦合的栅极，通过第1结点与该电路相耦合的信号放大器，耦合在该第1结点和基准电压之间的一电阻，和耦合在第1结点和在大量晶体管中的予定晶体管之间的第2结点之间一晶体管，该晶体管响应于该信号放大器的输出状态对于从第2结点到第1结点的电流通路进行旁路并维持第1结点的电势电平。
为实现上述目的本发明的另一方面是提供一种信号发生器，包括一输入插针脚，耦合在该输入插针脚和一第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接并分别具有与源极或漏极耦合的栅极，通过第1结点与该电路耦合的一信号放大器，耦合在第1结点和基准电压之间的一电阻器，耦合在第1结点和在大量晶体管中的第1予定晶体管之间的第2结点之间的第1晶体管，该第1晶体管响应于一控制信号的输入的和信号放大器的输出状态对于从第2结点到第1结点的电流通路进行旁路并提供一予定电势给第1结点，和耦合在第1结点和在大量晶体管中的第2予定晶体管之间的一第3结点之间的一第2晶体管，该第2晶体管响应该信号放大器的输出状态对于从第3结点到第1结点的电流通路进行旁路并维持第1结点的予定电势。
为实现上述目的本发明的另一方面是提供一种信号发生器，包括一输入插针脚，耦合在该输入抽头和第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接并分别具有与源极或漏极耦合的一栅极，通过第1结点与该电路耦合的信号放大器，耦合在第1结点和基准电压之间的一电阻，耦合在第1结点和在大量晶体管中的予定晶体管之间的一第2结点之间第1晶体管，该第1晶体管响应于一输入的控制信号和该信号放大器的输出状态对在从第2结点到第1结点的电流通路进行旁路并提供一予定电压给第1结点，和耦合在第1结点和第2结点之间的第2晶体管，该第2晶体管响应于该信号放大器的输出状态对从第2结点到第1结点的电流通路进行旁路并维持第1结点的予定电势。
为实现上述目的本发明的另一目的是提供一种信号发生器，其中的信号放大器包括大量的反相器电路，第1级反相器在朝向该大量反相器电路的输入侧建立低于其它反相器的阀值电压。
为实现上述目的本发明的另一方面是提供一种信号发生器，其中的第1级反相器电路包括-P-MOS晶体管和n-MOS晶体管，该P-MOS晶体管的栅极宽度短于n-MOS晶体管的栅极宽度。
为实现上述目的本发明的另一方面是提供一种信号发生器，其中的第1级反相器电路包括-P-MOS晶体管和-n-MOS晶体管，该p-MOS晶体管的栅极长度长于n-MOS晶体管的栅极长度。
同特别阐明的权利要求作为说明书的结论，并清楚了该发明的主题，可以确信，该发明、目的、特征和优点将会随同以下附图的描述会得到更好理解。
图1是表明本发明第1实施例的信号发生器的电路图；
图2是图1信号发生器的运行定时图；
图3是描述本发明第2实施例的信号发生器的电路图；
图4是图3所示信号发生器的运行定时图。
以下参照附图描述本发明第1实施例的信号发生器。
图1是本发明第1实施例的信号发生器电路图。
图1所示信号发生器包括：一输入插针脚1；与输入抽头1相耦合的高阻抗电路，该高阻抗电路包括大量n-MOS晶体管(Q1～Q6)，该大量n-MOS晶体管(Q1～Q6)分别串联连接和分别具有与源极或漏极耦合的栅极；一信号放大器2包括与朝向大量n-MOS晶体管(Q1～Q6)的输出侧的n-MOS晶体管Q6相耦合的大量反相器电路，该反相器电路具有用于输出试验模式信号的输出端，并通过第1结点N1与高阻抗电路相耦合；耦合在n-MOS晶体管Q6和通过第1结点N1的基准电压(例如VSS)之间的一电阻；n-MOS晶体管Q7恒定提供Y2VCC给n-MOS晶体管Q7的栅极，和n-MOS晶体管Q8耦合在第1结点N1和在大量n-MOS晶体管(Q1～Q6)中的予定晶体管间的第2结点N2之间，该n-MOS晶体管Q8的栅极同信号放大器2的输出端相耦合。
进而，该n-MOS晶体管Q8对应信号放大器2的输出状态对从第2结点N 2到第1结点N1的电流通路进行旁路并维持第1结点N1的电势电平。
进而，由于起电阻作用的n-MOS晶体管Q7恒定提供Y2VCC给n-MOS晶体管Q7的栅极，从而在输入插针脚1和n-MOS晶体管Q1的漏极之间的结点电热与第1结点N1的电势相关联。
第1实施例的信号放大器的运行。
参照图1电路图及图2定时图现在描述第1实施例的信号发生器的运行。
表明本发明第1实施例的信号发生器在当高于引入的输出高电压(例如6.5V)的电势12V被提供给予定输入插针脚时，该信号发生器进入使能状态。
首先，当高于引入的输入高电压(6.5V)的12V被提供给输入插针脚1时，大量n-MOS晶体管(Q1～Q6)(高阻抗电路)被依次打开，之后，第1结点N1的电势电平是H电平状态。
然后，当第1结点N1的电势电平是H电平状态和第1结点N的电势上升到高于信号放大器2的阀值电压的电势(例如1.2V)时，该信号放大器2放大该第1结点N1的电势和该输出端上升到3.3V。
然后，响应上述操作，从输出端输出H电平信号，之后，H电平信号被用作试验模式信号。
然后，响应输出端的H电平，n-MOS晶体管Q8打开。响应该打开的n-MOS晶体管Q8，对第1结点N1和第2结点N2之间的电流通路进行旁路。从而第1结点N1和第2结点N2之间的电流通路进行导通状态。
由于第1结点N1和第2结点N2之间的电流通路进入导通状态，那么必须提供给输入插针脚1以便维持从信号的放大器2的输出端输出试验模式信号的电压能具有低于12V的值。从而，该较低的电压具有足以维持n-MOS晶体管(Q1～Q3)处于打开状态和维持第1结点N1的电势高于信号放大器2的阀值电压。例如，在本发明第1实施例的较低电压是8V。
然后，当提供给输入插针脚1的电压变得小于6.5V时，n-MOS晶体管(Q1～Q3)是在截止状态。响应该截止状态，信号放大器2也进入截止状态。进而，该n-MOS晶体管Q7完全使该第1结点N1置于L电平状态。从而，响应上述操作，试验模式信号的输出停止和试验模式转换为正常模式。
如上所述，图1所示第1实施例的信号发生器需要提供高于引入的输入高电压的输入电压(例如，12V)给输入插针脚1，直到n-MOS晶体管Q8进入打开状态。然而一旦n-MOS晶体管Q8进入打开，即使甚至输入电压(例如，8V)小于引入的输入高电压，也能维持试验模式信号的输出。从而，第1实施例的信号发生器不需要继续提供高于引入的输入高电压的输入电压给输入插针脚1。这样，由于第1实施例的信号发生器不需要继续提供高于引入的输入高电压的输入电压给输入插针脚1，当输出试验模式信号时就能防止晶体管栅极氧化物击穿的发生。
进而，信号放大器2包括有由n-MOS晶体管和p-MOS晶体管构成的大量反相器。由于信号放大器2的输入侧的第1级反相器具有低于该信号放大器的其它反相器的阀值电压，因此，第1实施例的信号发生器对于在结点N1处的电势变化更加敏感。
从而，构成第1级反相器的p-MOS晶体管比n-MOS晶体管具有较低的驱动能力。特别是，p-MOS晶体管的栅极宽度短于n-MOS晶体管的栅极宽度，或p-MOS晶体管的栅极长度长于n-MOS晶体管的栅极长度。从而，就可能保证以低电压提供给输入插针脚1，和防止从输入插针脚1到VSS的泄漏电流。
以下将参照附图描述本发明第2实施例的信号发生器。
图2是本发明第2实施例的信号发生器的电路图。
图2所示信号发生器包括：一输入插针脚1；与输入插针脚1相耦合的一高阻抗电路，该高阻抗电路包含有分别串联连接的大量n-MOS晶体管(Q1～Q6)，大量n-MOS晶体管(Q1～Q6)和分别具有与源极或漏极耦合的栅极；信号放大器2包括与在朝向大量n-MOS晶体管(Q1～Q6)的输出侧的n-MOS晶体管Q6相耦合的大量反相器电路，该反相器电路具有用于输出试验模式信号的输出端，和通过第1结点N1与高阻抗电路的输出端，和通过第1结点N1与高阻抗电路相耦合；耦合在n-MOS晶体管Q6和通过第1结点N1与基准电压(例如VSS)之间的一电阻器；恒定提供1/2VCC给n-MOS晶体管Q7的栅极的-n-MOS晶体管Q7；耦合在第1结点N1和在大量n-MOS晶体管(Q1～Q6)中的予定晶体管之间的第2结点N2之间n-MOS晶体管Q8，该n-MOS晶体管Q8的栅极同信号放大器2的输出端相耦合；和，耦合在第1结点N1和在大量n-MOS晶体管(Q1～Q6)中的予定晶体管之间的第3结点N3之间的n-MOS晶体管Q9，该n-MOS晶体管Q9的栅极同控制信号INTBB相耦合。
进而，该n-MOS晶体管Q8响应信号放大器2的输出状态，对从第2结点N2到第1结点N1的电流通路进行旁路并维持第1结点N1的电势电平。
进而，该n-MOS晶体管Q9响应控制信号INTBB的输出对从第3结点N3到第1结点N1的电流通路进行旁路并提供一予定电势给第1结点N1，和在任何情况下，将高于引入的输入高电压的电压提供给予定的输入插针脚1。
进而，由于起电阻作用n-MOS晶体管Q7恒定提供1/2VCC给n-MOS晶体管Q7的栅极，因此，在输入插针脚1和n-MOS晶体管Q1的漏极之间的结点电势与第1结点N1的电势相关联。
第2实施例的信号发生器的运行
现在参照图3所示电路图和图4定时图描述第2实施例的信号发生器的运行。
当高于引入的输入高电压(例如6.5V)的电压12V提供给予定输入插针脚1时，本发明第2实施例的信号发生器进入使能状态。
首先，当高于引入的输入高电压(例如6.5V)的电压(例如8V)提供给输入插针脚1时，n-MOS晶体管Q1和Q2被依次打开。在控制信号INTBB(例如3.3V)被输入到n-MOS晶体管Q9的栅极的情况下，在第3结点N3和第1结点N1之间的电流通路是处于导通状态。从而，第1结点N1的电势电平是在H电平状态。
然后，当第1结点N1的电势电平是在H电平状态和第1结点N1的电势上升到高于信号放大器2的阀值电压的电势(例如1.2V)时，该信号放大器2对第1结点N1的电势进行放大并且输出端上升到3.3V。
然后，响应上述操作，从输出端输出H电平信号，之后，该H电平信号被用作为试验模式信号。
然后，响应输出端的H电平，该n-MOS晶体管Q8打开。响应该打开的n-MOS晶体管Q8，第1结点N1和第2结点N2之间的电流通路被旁路。从而，第1结点N1和第2结点N2之间的电流通路将变成导通。
由于第1结点N1和第2结点N2之间的电流通路变成导通，这样，必须提供给输入插针脚1以便维持从信号放大器2的输出端输出试验模式信号的电压能够具有小于12V的值。从而，该较低电压具有足以维持n-MOS晶体管(Q1～Q3)的打开状态和维持高于在第1结点N1处的信号放大器2的阀值电压的电势的值。例如，在本发明第2实施例中的该较低电压是8V。
然后，当提供给输入插针脚1的电压变得少于6.5V时，第1结点N1的电势降落和信号放大器2也进入截止状态。响应该截止状态，输出端的电势也降落和该n-MOS晶体管Q8进入截止状态。进而，该n-MOS晶体管Q7完全使第1结点N1置于L电平状态。从而，响应上述操作，试验模式信号的输出停止和试验模式转换为正常模式。
进而，甚至如果n-MOS晶体管Q9响应该变成L电平的控制信号INTBB而处于截止状态，即使仅仅n-MOS晶体管Q8是处于打开状态也能维持信号放大器2的激活状态。这样，控制信号INTBB维持在H电平，直到n-MOS晶体管Q8是在打开状态。
如上所述，提供给输入插针脚1的较低电压最好是足以至少使n-MOS晶体管Q1和Q2处于打开状态和维持高于在第1结点N1处的信号放大器2的阀值的电势，直到从输出端OUT输出该试验模式信号。例如，该较低电压是8V。
然后，如果n-MOS晶体管Q8进入打开状态，一足以使n-MOS晶体管Q1、Q2、Q3进入打开状态的电压最好提供给输入插针脚1，例如8V。
本发明第2实施例不需要提供高于引入的输入高电压的输入电压(例如，12V)给输入插针脚1。
这样，由于本发明第2实施例能提供一种信号发生器，使其从正常模式转换成比现有技术的电压要低的试验模式，因此，当输出试验模式信号时能防止晶体管栅极氧化层被击穿的发生。
进而，由于该信号的放大器2的输入侧的第1级反相器具有低于该信号放大器2的其它反相器的阀值电压，因此，第2实施例的信号发生器对在结点N1的电势变化更为敏感。从而，构成第1级反相器的p-MOS晶体管的驱动能力要低于n-MOS晶体管。特别是，p-MOS晶体管的栅极宽度要比n-MOS晶体管的栅极宽度短，或者说，p-MOS晶体管的栅极长度要比n-MOS晶体管的栅极长度长。从而，有可能保证提供给输入插针脚1的是低电压，并能防止从输入抽头1到USS的泄漏电流。
另一实施例的信号发生器包括：一输入插针脚；一耦合在输入抽头和第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接并分别具有与源极或漏极耦合的栅极；通过第1结点与该电路耦合的一信号放大器；耦合在第1结点和基准电压之间的一电阻器；耦合在第1结点和在大量晶体管中的予定晶体管之间的第2结点之间的第1晶体管，该第1晶体管响应1输入的控制信号和信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和提供一予定电势到第1结点；和，耦合在第1结点和第2结点之间的一第2晶体管，该第2晶体管响应信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和维持第1结点的予定电势。
以上描述了各个最佳实施例。然而，本发明的信号发生器不限于该两实施例的具体构成，从中可作出各种改变。
图1、3所示n-MOS晶体管(Q1～Q6)，例如，可以分别具有连接到栅极的源极。
参照实施例已经描述了本发明，这种描述并非对其范畴的限制。对于本领域的技术人员来说，参照这些描述对所述实施例和其它实施例的各种改型都在它的范围之内。所附权利要求将覆盖任何这种改型或落入本发明范围之内的各种实施例。

Claims (11)

1、一种信号发生器包括：
一输入插针脚；
一耦合在输入插针脚和第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接和分别具有与一源极或一漏极相耦合的一栅极；
一通过第1结点与该电路相耦合的信号放大器；
一耦合在第1结点和基准电压之间的电阻器；和
一耦合在第1结点和在该大量晶体管中的予定晶体管之间的第2结点之间的晶体管，该晶体管响应该信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和维持第1结点的电势电平。
2、根据权利要求1的信号发生器，其中，该电路包括一高阻抗电路，该高阻抗电路在当任何高于引入的输入高电压的电压提供给输入插针脚时导通。
3、根据权利要求1的信号发生器，其中，该信号放大器包括大量反相器电路，朝向该大量反相器电路的输入侧的第1级反相器电路被设置的阀值电压低于其它反相器。
4、根据权利要求3的信号发生器，其中，该第1级反相器电路包括-p-MOS晶体管和一n-MOS晶体管，和，该p-MOS晶体管的栅极线宽度要比该n-MOS晶体管的栅极线宽度短。
5、根据权利要求4的信号发生器，其中，该第1级反相器电路包括-p-MOS晶体管和一n-MOS晶体管，和，该p-MOS晶体管的栅极线长度要比该n-MOS晶体管的栅极线长度长。
6、一种信号发生器包括：
一输入插针脚；
一耦合在输入插针脚和第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接和分别具有与-源极或一漏极相耦合的栅极；
一通过第1结点与该电路相耦合的信号放大器；
一耦合在第1结点和基准电压之间的电阻器；
一耦合在第1结点和在大量晶体管中的第1予定晶体管之间的第2结点之间的第1晶体管，该第1晶体管响应于一输入的控制信号和该信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和提供一予定电势给第1结点；和
一耦合在第1结点和在大量晶体管中的第2予定晶体管之间的第3结点之间的一第2晶体管，该第2晶体管响应该信号放大器的输出状态，对从第3结点到第1结点的电流通路进行旁路和维持该第1结点的予定电势。
7、一种信号发生器包括：
一输入插针脚；
一耦合在输入插针脚和第1结点之间的电路，该电路包括大量晶体管，该大量晶体管分别串联连接和分别具有与一源极或一漏极相耦合的栅极；
一通过第1结点与该电路相耦合的信号放大器；
一耦合在第1结点和基准电压之间的电阻器；
一耦合在第1结点和在大量晶体管中的予定晶体管之间的第2结点之间的第1晶体管，该第1晶体管响应一输入的控制信号和该信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和提供一予定电势给第1结点；和
一耦合在第1结点和第2结点之间的第2晶体管，该第2晶体管响应该信号放大器的输出状态，对从第2结点到第1结点的电流通路进行旁路和维持第1结点的该予定电势。
8、根据权利6和7的信号发生器，其中，该电路包括一高阻抗电路，该高阻抗电路当在任何高于引入的输入高电压的电压提供给输入插针脚时导通。
9、根据权利要求6和7的信号发生器，其中，该信号放大器包括大量反相器电路，在朝向该大量反相器电路的输入侧的第1级反相器建立的阀值电压要低于其它反相器。
10、根据权利要求9的信号发生器，其中，第1级反相器电路包括-p-MOS晶体管和一n-MOS晶体管，该p-MOS晶体管的栅极线宽度要比该n-MOS晶体管的栅极线宽度短。
11、根据权利要求10的信号发生器，其中，第1级反相器电路包括-p-MOS晶体管和-n-MOS晶体管，该p-MOS晶体管的栅极线长度要比该n-MOS晶体管的栅极线长度长。
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