CN1023531C - 差分读出放大器 - Google Patents

Abstract

放大一对输入信号间小电压差的差分读出放大器包括：一对第一互补驱动器响应该对输入信号而产生不同状态的信息，确定包含该对输入信号其中之一的电压电平；一对输出端子连接在该对互补驱动器的各输出端；一对第二互补驱动器连接在该对输出端子之间，分别响应第一互补驱动装置的不同状态信号。第一和第二互补驱动装置各包括有不同工作电压串联的绝缘栅晶体管。一反馈装置可配置在该对输出端子之间，用于快速地以电源电压充电和双稳态输出工作。读出放大器提供低功耗、高速性能和高输出电压增益。

Description

概括地说，本发明涉及用于半导体存储器件中的差分读出放大器，具体地说，本发明涉及具有稳定和良好放大特性的、不产生大功耗的读出放大器。

半导体存储器件需要有：一个用以对选取一系列存储单元的地址进行译码的电路，以便读出存在其存储单位内的数据;一个用以放大从选定的存储单元中读出的数据的放大器;以及一个用以输出放大后的数据的电路。通常，在制作具有高速性能的高集成度的半导体存储器件时，必须首先考虑改善其可靠性和最小功耗。

特别是，当半导体存储器件达到较高集成度时，该存储器件的工作电压电平和数据线之间的电压差就要降低，从而需要一个读出放大器以切实读出降低了的电压差。主要用于半导体存储器件中、尤其是用于静态随机存取存储器（SRAM）中的这种放大器是差分读出放大器，这种放大器用以放大一对数据线（比特线）的两输入端子之间的小电压差。

这种读出放大器一般是电流镜型的，它的基本结构已在第4，697，112号美国专利文件上公开，并以“A    28    ns    CMOS    SRAM    With    Bipolar    Sense    Amplifiers”为题目刊登在1984年2月23日的IEEE    ISSCC的第224-225页上。

参照图1来说明在上述出版物上所公开的含有读出放大器的一种传统电路，该电路放大施加在输入端子1与2上的电压之差，所述电压由第一和第二输出端子3和4将其输出。由于PMOS晶体管6的栅极和漏极相互共同连接，这两者之间没有明显的电压差，因此尽管输入信号电平 有变化，但第一输出端子3上的电压仍然不会有显著的变化。

为此，有效输出只能从第二输出端子4上得到，因而该电路称为“单端式”电路。所以实际的存储器件使用两个单端电流镜型读出放大器，如图2所示。

在图1和图2中，NMOS晶体管11的源极耦合地电压Vss，防止在该读出放大器不工作时，因响应由栅极接收的逻辑“低”状态的读出放大器控制信号而引起的功耗。

在一对比特线（或称数据线）15和16之间的均衡传输门13上施加的均衡信号12在读出放大器工作前和工作后均衡比特线15和16，而在该读出放大器工作期间信号变为逻辑“高”，以在该比特线上呈现其输出信号。

使用上述电流镜型读出放大器要考虑以下问题：

第一，如果输入信号的电压电平比较低或比较高，则输出电压的增益就变小。其原因是，假如在输入电压（包括用以接收输入电压的NMOS晶体管8和9（见图1）的阈值电压在内）之间产生电压差，虽然不会带来什么问题，但由于即使两输入电平不同、低于或高于阈值电压的话NMOS晶体管也几乎具有相同的导通性，所以在第一和第二输出端子3和4之间的电压差变得毫无意义了。

第二，工作速度非常低。其原因是，假如从第一输入端子1接收的信号电平比从第二输入端子2接收的信号电平高，则NMOS晶体管8进入导通状态要比正常状态快，借此降低了第一输出端子3的电压。因而，PMOS晶体管7以电源电压Vcc给第二输出端子4充电，于是引起输出电压的变化。该电压变化所需的时间取决于该晶体管本身的导通率，因此有效输出显得相当慢。

为了改进这种电流镜型读出放大器，业已提出如图3所示的另一种传统的读出放大器。

图3所示的锁定型读出放大器有两个分别交叉耦合到PMOS晶体管57和56的第一和第二输出端子53和54。

这种结构补偿了上述第一个先有技术由于PMOS晶体管6、7耦合到图1和图2所示电路中的电源而工作在饱和区造成正反馈的不足。然而图3的读出放大器在输入信号电平低或高时也会出现输出电压增益的下降。

参照图6中的图象，即可以明显地看出，分别表示图2和图3电路的电压增益特性的电压增益曲线61和63在输入电压低于2V或高于3V时迅速下降。其原因是图2和图3电路中接收输入电压的部件是NMOS晶体管，如上所述，保持高输出电压增益的电压电平区（或称带宽）很窄。

此外，在图1或图3的传统电路中，如果使读出放大器的控制信号10变为逻辑“低”，以防止在读出放大器不工作时产生功耗，则NMOS晶体管11截止，借此切断流经NMOS晶体管8、9或58、59的电流，并使第一和第二输出端子3、4或53、54上的电压升高直到PMOS晶体管6、7或56、57截止时为止。

于是，两输出端子上的电压电平值变得相同，结果使读出放大器的原有有效输出信号产生损失。为了解决这个问题，就在第一和第二输出端子3、4或53、54之间另外增加一个锁存电路。

因此，本发明的一个目的是为半导体存储器件提供一个具有高操作速度和高电压增益的差分读出放大器。

本发明的另一个目的是提供一种具有以下特征的差分读出放大器，亦即在读出放大器不工作期间可以防止功耗，并且为保持输出电压电平不需要附加的锁存电路。

本发明的再一个目的是提供一种甚至在低或高输入电压时也能获得稳定和有效的输出电压增益的差分读出放大器。

根据本发明的一个方面，用以放大一对输入信号之间的小电压差的 差分读出放大器包括：一对用以产生不同状态的信号的第一互补驱动器，这对驱动器判定这对输入信号的逻辑电平，响应这对输入信号并且判定包括这对输入信号其中之一的电压电平;一对输出端子，它们分别与上述这对互补驱动器的输出端相连接;以及一对第二互补驱动器，它们连接在上述这对输出端子之间，分别响应第一互补驱动器的不同状态的信号。

根据本发明的另一个方面，差分读出放大器包括：一个第一绝缘栅场效应晶体管，其沟道与电源连接，其栅极接收读出放大器控制信号;和一个第二绝缘栅场效应晶体管，其沟道接地，其栅极接收反相的读出放大器控制信号。

根据本发明的再一个方面，带有第一和第二输出端子的差分读出放大器包括至少一对绝缘栅场效应晶体管，这对晶体管根据第一和第二输出端子上的电压互补地被驱动。

下面参照仅为示例性的附图更具体地描述本发明。

图1    示出基本形式的传统的差分读出放大器;

图2    示出上述传统电路的一个实施例;

图3    示出上述传统电路的另一个实施例;

图4    示出本发明的差分读出放大器;

图5    示出图4的读出放大器的工作波形;

图6    示出本发明电路与传统电路相对照的特性曲线图;

图7    至图12示出本发明电路的各种实施例。

参照图4，一个差分读出放大器100包括一个带有第一输入端子101的第一互补输入反相器124和一个带有第二输入端子102的第二互补输入反相器125。该第一互补输入反相器124包括串联连接的PMOS晶体管105和NMOS晶体管106。第二互补输入反相器125包括串联连接的PMOS晶体管107和NMOS晶体管108。该第一互补输入反相器124的输出端与 第一输出端子103相连接，随后它还与一个第一互补反相器126的输出端以及一个第二互补反相器127的输出端相连接。第二互补输入反相器125的输出端与第二输出端子104相连接，随后与第二互补反相器127的输出端以及第一互补反相器126的输入端相连接。第一反相器126包括串联连接的PMOS晶体管110和NMOS晶体管111。第二互补反相器127包括串联连接的PMOS晶体管112和NMOS晶体管113。电源Vcc通过一个PMOS晶体管109的沟道提供给第一和第二互补输入反相器124和125的公共源极，PMOS晶体管109的栅极接收反相的读出放大器控制信号 SAE。地电压Vss通过一个NMOS晶体管115的沟道连接在该第一和第二互补输入反相器124和125的NMOS晶体管106和108的公共源极上，NMOS晶体管115的栅极接收正相的读出放大器控制信号SAE。第一和第二输出端子103和104分别与一对数据线119和120中的一条线相连接。一个均衡电路123连接在两数据线119和120之间，其功能与图1、图2和图3中的均衡电路相同。

分别与电源Vcc和地电压Vss相连接的PMOS晶体管109和NMOS晶体管115响应正相读出放大器控制信号SAE的逻辑“低”状态（或反相的读出放大器控制信号 SAE的逻辑“高”状态）而截止，以防止在差分读出放大器（下文简称为“读出放大器”）不工作（备用状态）时产生功耗。另外，第一和第二互补反相器126和127作为一个锁存电路。

参照图5所示的图4读出放大器的工作波形图，编注字母A表示地址信号，B表示输入信号电平，C表示施加到均衡电路123上的用以均衡数据线对的均衡信号EQ，D表示正相的读出放大器控制信号SAE，E表示输出信号。

在用以图示说明图2和图3的传统读出放大器与图4的本发明读出放大器比较结果的图6的曲线中，y轴表示读出放大器的电压增益，x轴表示输入电压电平。曲线61、63和65分别表示图2、图3和图4的读出放 大器所得出的结果。这些结果是在相同的电源电压下得出的。

图7示出本发明的另一实施例。它与图4的区别在于，图7的第一和第二互补反相器126和127是通过NMOS晶体管115（图中仅示出端子）与第一和第二互补输入反相器124和125一起接地。但是两个电路的工作基本上彼此相同。

图8是本发明的又一实施例，它是一个传统的电流镜型读出放大器与一个锁存电路170的结合，它包括两个NMOS晶体管166和167。NMOS晶体管166的沟道连接在输出端子161与地电压Vss之间，其栅极与第二输出端子162相连接。另一个NMOS晶体管167的沟道连接在第二输出端子162与地电压Vss之间，其栅极与第一输出端子161相连接。

图9的读出放大器与图8的不同，图9的NMOS晶体管166和167的源极通过NMOS晶体管115（图中仅示出端子）与地电压Vss连接。

图10示出对图9改进后得出的本发明的再一个实施例，亦即图10的读出放大器是通过在图9中增加了两个PMOS晶体管184和187得出的。PMOS晶体管184的沟道连接在电源电压Vcc与NMOS晶体管168的漏极之间（晶体管168的栅极与第一输入端子101连接），其栅极与第二输出端子162连接。另一个PMOS晶体管187的沟道连接在电源电压Vcc与另一输入NMOS晶体管169的漏极之间（晶体管169的栅极与第二输入端子102连接），其栅极与第一输出端子161连接。由此增强正反馈作用，以增大输出电压的增益。

图11与图10不同仅在于，构成锁存电路的两个NMOS晶体管166和167的源极与输入NMOS晶体管168和169的源极一起与接地的NMOS晶体管115（图中只示出端子）的漏极共同连接。

参照用以图示本发明读出放大器各种实施例的图4、7、8-11，图4与图7除了接地以外基本相同，图8与图9以及图10与图11基本相同。

图4和图7的电路经过CMOS反相器电路（亦即互补输入反相器124、125）接收输入信号。图8和图9包括在传统电流镜型读出放大器的两输出端子之间由NMOS晶体管166和167形成的一个锁存电路。图10和图11的电路则由连接到电源电压的两个NMOS晶体管184和187形成正反馈回路。

参照图示本发明读出放大器另一个实施例的图12，它与图4和图7的电路不同，用以连接电源电压的PMOS晶体管109不包括在内。除了上述这些实施例以外，本技术领域中的技术人员很容易理解在不违背本发明要点的条件下还可以得出各种其它的实施例。

下面，参照图4和图5来描述本发明的读出放大器的工作情况。

在读出放大器的100工作之前，逻辑“低”状态的均衡信号（EQ）C使均衡电路123把一对数据线119和120均衡到一给定的电平上。在SRAM的情况下该数据线的均衡电平通常是电源电压Vcc或近乎这个电压的电平。

如果数据线得到均衡，则逻辑“高”状态的读出放大器控制信号（SAE）D能使读出放大器100执行读出功能。

假定第一输入端子101的信号电平比第二输入端子102的高，则第一输入反相器124的输出逐渐变为低电平，而第二输入反相器125的输出电平变得比第一输入反相器124的输出电平要高。亦即，第一输入反相器124的NMOS晶体管106通过NMOS晶体管115将更多的电流传导到地，而第二输入反相器125的NMOS晶体管108通过NMOS晶体管115将较少的电流传导到地。

这样，第一输出端子103的电压电平变得比第二输出端子104上的低，因而第二反相器127的输出由于正反馈作用而进入更“高”状态。由于第二反相器127的输出耦合到第一反相器126的输入端，因此第一反相器126的输出越来越变为逻辑“低”状态。其结果是，只要第一和 第二输入端子101和102上的电压电平不改变，当前状态将保持稳定不变。

此外，在第一输出端子103上的电压电平下降而第二输出端子104上的电压电平增加时，第二反相器127的NMOS晶体管113和第一反相器126的PMOS晶体管110截止，于是经过第一和第二反相器126和127消耗的直流电流被阻止了。反过来，如果第一输入端子101的电压电平比第二输入端子102的电压电平低，也能得到相同的作用。

于是，经过足够放大的输出信号E通过第一和第二输出端子103和104被加载到一对比特线（或数据线）119和120上。图4的读出放大器的输出电压增益保持稳定，即使在输入电压电平低或高（低于约2V或高于约3V）时也没有显著的变化，如图6图形中的曲线65所示。

图7的读出放大器以基本上与图4相同的方式工作，除了第一和第二反相器126和127接地以外。

图8的读出放大器未使用图4和图7中的第一和第二输入反相器124和125。代之以由两个NMOS晶体管166和167组成的锁存电路170产生正反馈作用，于是得到与图6中曲线65相似的稳定的输出电压增益。

这就是说，如果第一输入的端子101上的电压电平比第二输入端子102上的高，则第一输出端子161上的电压电平下降得要比第二输出端子162上的电压电平快，因而NMOS晶体管167因其栅极与第一输出端子161连接而截止。同时，两个PMOS晶体管164和165因第一输出端子161上的低电压电平而导通，以电源电压Vcc向输出端子充电。再者，由于PMOS晶体管164是栅漏共接型工作在饱和区内的，与漏极连接到第二输出端子162的PMOS晶体管165相比，晶体管164很难进行充电工作。因此，第二输出端子162上的电压电平变高，以使NMOS晶体管166导通。于是，输出端子161的电压电平进入逻辑“低”状态，而第二输出端子162上的电压保持逻辑“高”状态。从而得到如图5所示的输出 电压状态E。

此外，因为PMOS晶体管164工作在饱和区内，因此PMOS晶体管164很难接通直流的电源电压，而另一个PMOS晶体管165因为第二输出端子162上的高电压而不可能通过它自己的沟道传导电流，因而防止直流电流的损耗。

在图10的读出放大器中，假定第一输入端子101上的电压电平比第二输入端子102上的高，则PMOS晶体管187和184响应第一输出端子161上的“低”电压和第二输出端子162上的“高”电压以增强正反馈作用，于是输出电压的响应速度就可以更快。亦即，第二输出端子162上的“高”电压使PMOS晶体管184截止，而第一输出端子161上的“低”电压使另一个PMOS晶体管187导通，因而第二输出端子162更快地被充电到电源电压Vcc的电平。

相反，如果第一输入端子101上的电压电平比第二输入端子102上的电压电平低，则PMOS晶体管184更快速地把第一输出端子161充电到电源电压的电平。

从上述这些本发明实施例的描述，对于本领域的技术人员来说，可以容易理解图11的读出放大器基本上以与图10所示的读出放大器相同的方式工作。图12的读出放大器也基本上以与图4和图7所示的读出放大器相同的方式工作。本发明的其它各种实施例在不违背本发明的要点的条件下也是可以得出的。

如上所述，本发明的读出放大器使用CMOS反相器来接收输入信号，以放大输入信号之间的电压差，从而扩大了该读出放大器的有效工作区。

此外，本发明的读出放大器响应两输出端子的电压电平，以使大增益的输出信号保持稳定及增加工作速度。

再者，本发明提供了用以在读出放大器不工作时阻止电源与地之间的直流电流的流动，从而降低了功耗的装置。

Claims (6)

1、用以放大二输入端子之间的电压差的差分读出放大器，包括第一和第二输入反相器，各反相器包括两个串联连接成互补型的晶体管，其输出端子与一对数据线相连接，用以输出经过放大的电压差，其特征在于，该放大器(100)包括连接在该对数据线(119、120)之间的锁存电路(126、127、166、167)，从而放大所述第一和第二互补输入反相器(124、125)的输出端子(103、104)的电压差。

2、根据权利要求1的差分读出放大器，其特征在于，所述锁存电路包括第一和第二反馈装置（126、127、166、167），所述反馈装置的输入端子和输出端子彼此交叉耦接。

3、根据权利要求2的差分读出放大器，其特征在于，所述第一和第二反馈装置各包括两个串联连接的互补型晶体管（110-113）。

4、根据权利要求1至3中任何一项的差分读出放大器，其特征在于，所述输入反相器（124、125）的输入端子（101、102）与所述串联连接互补型晶体管（105、106、107、108）的栅极相连接。

5、根据权利要求1至3中任何一项的差分读出放大器，其特征在于，所述输入反相器的输入端子（101、102）只与串联连接的互补型晶体管的其中一个晶体管的栅极相连接，而所述输入反相器的输出端子与所述串联连接的互补型晶体管的其中另一个晶体管的栅极相连接。

6、根据权利要求1至5中任何一项的差分读出放大器，其特征在于，所述读出放大器包括根据控制信号（SAE、 SAE）、用以把输入反相器与电源电压（Vss、Vcc）相连接的第一和/或第二开关装置（109、115）。

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