JPH01105389A - データラッチ回路 - Google Patents
データラッチ回路Info
- Publication number
- JPH01105389A JPH01105389A JP62261589A JP26158987A JPH01105389A JP H01105389 A JPH01105389 A JP H01105389A JP 62261589 A JP62261589 A JP 62261589A JP 26158987 A JP26158987 A JP 26158987A JP H01105389 A JPH01105389 A JP H01105389A
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- JP
- Japan
- Prior art keywords
- data
- latch circuit
- information
- data latch
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置のデータバス上のデータラッ
チ回路に係り特にノイズ等によるデータバス電位の変動
に対しラッチ情報を保持するに好適なラッチ回路の構成
に関するものである。
チ回路に係り特にノイズ等によるデータバス電位の変動
に対しラッチ情報を保持するに好適なラッチ回路の構成
に関するものである。
従来のワードパワーダウン方式のスタティックＲＡＭに
おいては、出力部にラッチ回路を挿入し、ワード線のパ
ワーダウン後、読み出しデータを、このデータラッチ回
路で保持しているが、データバスとデータラッチ回路入
力部が直接的に接続されていた。例えば１９８５年２月
１１日「日経エレクトロニクスｊ ｐ、２１９〜ｐ、２
２９に記載されている。
おいては、出力部にラッチ回路を挿入し、ワード線のパ
ワーダウン後、読み出しデータを、このデータラッチ回
路で保持しているが、データバスとデータラッチ回路入
力部が直接的に接続されていた。例えば１９８５年２月
１１日「日経エレクトロニクスｊ ｐ、２１９〜ｐ、２
２９に記載されている。
上記従来技術では、ノイズ等の入力部よるデータバス電
位の変動及び一時的なデータバスのイコライズ動作に対
し、データラッチ回路内の情報を安定に保持する様に４
ｉＦ別な配慮がされておらず、耐ノイズ性及び回路動作
の安定性に問題が有り、ラッチ情報の消失のポテンシャ
ルが高いと言う問題があった。
位の変動及び一時的なデータバスのイコライズ動作に対
し、データラッチ回路内の情報を安定に保持する様に４
ｉＦ別な配慮がされておらず、耐ノイズ性及び回路動作
の安定性に問題が有り、ラッチ情報の消失のポテンシャ
ルが高いと言う問題があった。
本発明の目的は、上述の様なノイズ人力に対し安定にデ
ータバス上のデータを保持する事にある。
ータバス上のデータを保持する事にある。
上記目的は、データラッチの必要なパスライン忙データ
ラッチ回路を形成する時、データラッチ回路のデータ入
力部処電流制限素子を挿入し、データラッチ回路内部の
情報を接続されているデスラインの一時的なレベル変動
から保醸してやる事により達成される。
ラッチ回路を形成する時、データラッチ回路のデータ入
力部処電流制限素子を挿入し、データラッチ回路内部の
情報を接続されているデスラインの一時的なレベル変動
から保醸してやる事により達成される。
データバスに接続されたデータラッチ回路の入力部に、
抵抗、又はＭＯＳ）ランジスタ等の電流制限素子を挿入
する事で、一時的なデータバスの反転に対し、電流制限
素子が情報の伝達を遅らせ、一定期間以上データ反転が
続がない場合データラッチ回路を反転させない様に、素
子定数を設定する事で、ノイズ等によるデータバスの電
位変動からデータラッチ回路での保持情報を保護し、誤
動作による反転を防止できる。
抵抗、又はＭＯＳ）ランジスタ等の電流制限素子を挿入
する事で、一時的なデータバスの反転に対し、電流制限
素子が情報の伝達を遅らせ、一定期間以上データ反転が
続がない場合データラッチ回路を反転させない様に、素
子定数を設定する事で、ノイズ等によるデータバスの電
位変動からデータラッチ回路での保持情報を保護し、誤
動作による反転を防止できる。
以下本発明の一実施例を第１図の回路ＩＣて説明する。
この例は、読み出し時に、ワードパワーダウン機能を持
つスタティックＲＡＭであり、メモリセル部から出力部
までの回路構成を示している。
つスタティックＲＡＭであり、メモリセル部から出力部
までの回路構成を示している。
メモリセルから読み出されたデータは、データ！Ｄ 、
Ｄ及びコモンデータ線ｄ、ｄを介しカレントミラー型
センスアンプＳＡに導かれ増幅される。
Ｄ及びコモンデータ線ｄ、ｄを介しカレントミラー型
センスアンプＳＡに導かれ増幅される。
その後マルチプレクサＭＰＸを介しデータバスＤＢ、Ｄ
Ｂに出力され、出力部へデータが伝達される。この間一
定時間以上ＤＢ、ＤＢにデータが保持されると、ＭＯＳ
）ランジスタＱｓ、Ｑ・を介し、トランジスタＱ、〜Ｑ
、で構成されるデータラッチ回路Ｆ／ＦＫ情報が書きこ
まれる。一定時間後ワードラインＷＬがパワーダクンし
、カレントミラー型センスアンプＳＡ及びマルチプレク
サＭＰＸが制御信号φＭＢにより非活性化される。
Ｂに出力され、出力部へデータが伝達される。この間一
定時間以上ＤＢ、ＤＢにデータが保持されると、ＭＯＳ
）ランジスタＱｓ、Ｑ・を介し、トランジスタＱ、〜Ｑ
、で構成されるデータラッチ回路Ｆ／ＦＫ情報が書きこ
まれる。一定時間後ワードラインＷＬがパワーダクンし
、カレントミラー型センスアンプＳＡ及びマルチプレク
サＭＰＸが制御信号φＭＢにより非活性化される。
しかしながら、ＤＢ、ＤＢの電位は、ＭＯＳ）ランジス
タＱｓ 、Ｑ＠を介し保持され出力情報が保持される。
タＱｓ 、Ｑ＠を介し保持され出力情報が保持される。
さらに、ＤＢ、ＤＢにつながるデータラッチ回路Ｆ／Ｆ
が、読み出し情報と逆のデータを持っていたとしても、
ＭＯＳ）ランジスタＱ＊ −Ｑａで両者が分離されてい
る為、ＭＯＳ）ランジスタＱｓ 、Ｑ−が挿入されない
場合に比ベマルチプレクサＭＰＸ動作時の負荷が低減さ
れ、高速に情報伝達が可能になる。
が、読み出し情報と逆のデータを持っていたとしても、
ＭＯＳ）ランジスタＱ＊ −Ｑａで両者が分離されてい
る為、ＭＯＳ）ランジスタＱｓ 、Ｑ−が挿入されない
場合に比ベマルチプレクサＭＰＸ動作時の負荷が低減さ
れ、高速に情報伝達が可能になる。
本実施例では、電流制限素子としてＮ−ＭＯＳトランジ
スタを使用しているが、ＰＭＯ８）ランジスタ及び抵抗
素子又はこれらの組み合せであっても効果は同一である
。
スタを使用しているが、ＰＭＯ８）ランジスタ及び抵抗
素子又はこれらの組み合せであっても効果は同一である
。
第２図は、本発明に係るデータラッチ回路のタイミング
チャート図を示す。
チャート図を示す。
アドレス入力信号変化検出し、ＲＡＭを動作させる基本
クロックを発生させる回路方式では、アドレスライン上
へのノイズ入力に対してもクロック信号が発生してしま
い、ノイズのパルス幅によりては、メモリセルから情報
を再読み出しできない様な基本クロック信号が発生して
しまう場合も起ってしまう。この場合、データ線Ｄ／Ｄ
及びコモンデータ線に読み出し信号が出方されないで、
カレントミラー型センスアンプＳＡ及びマルチプレクサ
ＭＰＸが動作し、データバスＤＢ／ＤＢの電位差が小さ
くなり、出力データの保持が不安定で、場合によっては
反転を起すポテンシャルが高くなる。本発明の目的は、
この様な場合であっても、確実にデータラッチ部で情報
を保持できる様にする事にある。データバスラインに接
続したデータラッチ回路Ｆ／Ｆ入力部に、電流制限素子
を挿入する事でデータラッチ回路Ｆ／Ｆ部とデータバス
ラインを間接的に接続し、接続素子の定数を最適化する
事でデータラッチ回路Ｆ／Ｆ素子内部の電位差を動作安
定ポイントに対し十分マージンのある大きな値に設計で
き、前述の様なノイズ入力に対しても、安定に情報保持
が可能となる。
クロックを発生させる回路方式では、アドレスライン上
へのノイズ入力に対してもクロック信号が発生してしま
い、ノイズのパルス幅によりては、メモリセルから情報
を再読み出しできない様な基本クロック信号が発生して
しまう場合も起ってしまう。この場合、データ線Ｄ／Ｄ
及びコモンデータ線に読み出し信号が出方されないで、
カレントミラー型センスアンプＳＡ及びマルチプレクサ
ＭＰＸが動作し、データバスＤＢ／ＤＢの電位差が小さ
くなり、出力データの保持が不安定で、場合によっては
反転を起すポテンシャルが高くなる。本発明の目的は、
この様な場合であっても、確実にデータラッチ部で情報
を保持できる様にする事にある。データバスラインに接
続したデータラッチ回路Ｆ／Ｆ入力部に、電流制限素子
を挿入する事でデータラッチ回路Ｆ／Ｆ部とデータバス
ラインを間接的に接続し、接続素子の定数を最適化する
事でデータラッチ回路Ｆ／Ｆ素子内部の電位差を動作安
定ポイントに対し十分マージンのある大きな値に設計で
き、前述の様なノイズ入力に対しても、安定に情報保持
が可能となる。
本発明によれば以下に述べる様な効果が得られる。一時
的なデータバスの反転に対し、電流制限素子が情報の伝
達を遅らせ、一定期間以上データ反転が続かない場合、
データラッチ回路を反転させない様に、素子定数を設定
する事で、ノイズ等によるデータバスの電位変動からデ
ータラッチ回路での保持情報を保護し、誤動作による反
転を防止できる。
的なデータバスの反転に対し、電流制限素子が情報の伝
達を遅らせ、一定期間以上データ反転が続かない場合、
データラッチ回路を反転させない様に、素子定数を設定
する事で、ノイズ等によるデータバスの電位変動からデ
ータラッチ回路での保持情報を保護し、誤動作による反
転を防止できる。
第１図は、本発明に係るデータラッチ回路の一実施例図
、 ｇ２図は、本発明に係るデータラッチ回路のりイミング
チヤード図。 ＳＡ・・・カレントミラー型センスアンプ、ＭＰＸ・・
・マルチプレクサ、Ｆ／Ｆ・・・データラッチ回路。
、 ｇ２図は、本発明に係るデータラッチ回路のりイミング
チヤード図。 ＳＡ・・・カレントミラー型センスアンプ、ＭＰＸ・・
・マルチプレクサ、Ｆ／Ｆ・・・データラッチ回路。
Claims (1)
- １、半導体装置のデータラッチ回路において、ラッチ回
路へのデータ書き込み部とデータバスライン間に電流制
限素子を設けた事により、一時的なデータバス電位の変
動に対し、ラッチ情報を安定に保持できる様にした事を
特徴としたデータラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261589A JPH01105389A (ja) | 1987-10-19 | 1987-10-19 | データラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261589A JPH01105389A (ja) | 1987-10-19 | 1987-10-19 | データラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105389A true JPH01105389A (ja) | 1989-04-21 |
Family
ID=17364018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261589A Pending JPH01105389A (ja) | 1987-10-19 | 1987-10-19 | データラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302192A (ja) * | 1990-12-12 | 1994-10-28 | Samsung Electron Co Ltd | 差動感知増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131298A (ja) * | 1984-11-29 | 1986-06-18 | Seiko Epson Corp | 不揮発性メモリ回路 |
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-10-19 JP JP62261589A patent/JPH01105389A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131298A (ja) * | 1984-11-29 | 1986-06-18 | Seiko Epson Corp | 不揮発性メモリ回路 |
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302192A (ja) * | 1990-12-12 | 1994-10-28 | Samsung Electron Co Ltd | 差動感知増幅回路 |
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