KR950009729A - 반도체 메모리 장치 및 데이타 판독 방법 - Google Patents
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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Abstract
본 발명은 개선된 반도체 메모리 장치와 데이타 판독 방법에 관한 것이다. 메모리장치에 공급되는 입력데이타는 기록 인에이블 신호가 동작중일 때 비트선 쌍을 통하여 메모리 셀 중의 하나에 기록된다, 입력데이타의 기록이 완료된 후, 등화기 회로가 데이터 판독에서 사용된 비트선의 전위 레벨을 등화하기 위하여 동작된다. 메모리 장치의 출력회로는 입력 데이터의 기록이 완료직후 등화하는 동안 입력데이타가 메모리장치로부터 출력데이타로서 강제로 출력되도록 제어된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 5도는 본 발명의 제1실시예에 따른 SRAM의 일반적인 구조를 보여주는 블록도,
제6도는 제1실시예의 SRAM늬 비트선, 감지 증폭기 등을 보여주는 회로도,
제8도는 제1실시예에서 데이터 기록모드를 설명하는 시간도.
Claims (8)
- 복수의 메모리셀 및 복수의 비트선쌍을 구비한 반도체메모리장치에서 사용하는 데이터 판독방법에 있어서, 기록 인에이블 신호에 응하여 비트선쌍을 통하여 메모리셀중의 하나에 메모리 장치에 공급된 입력데이타를 기록하는 단계, 상기 입력데이타의 기록이 완료된 후 상기 데이타 기록에 사용된 비트선쌍의 전위레벨을 등화하는 단계 및, 상기 입력데이타의 기록이 완료된 직후 상기 등화가 이루어지는 동안 메모리장치로부터 출력데이타로서 상기 입력데이타를 강제로 출력하는 단계로 구성되는 데이터 판독방법.
- 비트선쌍 및 워드선에 접속된 메모리셀, 인에이블 신호에 응하여 비트선쌍을 통해 상기 메모리 셀에 입력데이타를 기록하기 위한 기록증폭기, 상기 입력데이타가 상기 메모리셀에 기록된 후 비트선쌍의 전위 레벨을 등화하기 위한 등화기, 비트선쌍에 접속된 감지 증폭기, 비트선 쌍 및 상기 감지증폭기를 통하여 상기 메모리 셀로부터 데이타를 판독하여 상기 판독된 데이타를 출력데이타로서 출력하고, 상기 인에이블 신호가 동작중인 동안 상기 출력데이타의 전위레벨을 저전위 및 고전위중의 하나에 고정시키기 위한 출력회로 및, 상기 등화기로 비트선 쌍을 등화하는 동안 출력데이타로서 입력데이타를 출력하도록 상기 출력회로를 강제하는 수단으로 구성된 반도체 메모리 장치.
- 제2항에 있어서, 입력 데이나, 등화기 펄스, 기록인에이블 신호 및 칩선택신호의 조합으로부터 신호를 발생시켜 상기 조합신호를 상기 강제수단에 공급하기 위한 회로를 더 구비한 반도체 메모리 장치.
- 제2항에 있어서, 상기 출력회로는 에미터결합 트랜지스터의 쌍으로 구성된 차동증폭기를 각각 구비하는 주감지증폭기와 출력버퍼부를 포함하며, 상기 강제수단은 상기 주 감지증폭기내의 차동증폭기의 트랜지스터쌍에 접속되는 에미터 결합 트랜지스터의 쌍으로 구성되는 반도체 메모리 장치.
- 제2항에 있어서, 상기 출력회로는 에미터 결합 트랜지스터의 쌍으로 구성된 차동증폭기를 구비한 주감지증폭기 및 출력버퍼부를 포함하며, 상기 강제수단은 상기 출력버퍼부 내의 차동증폭기의 트랜지스터의 쌍에 접속되는 에미터 결합 트랜지스터의 쌍으로 구성되는 반도체 메모리 장치.
- 제2항에 있어서, 상기 출력회로는 에미터 결합 트랜지스터의 제1쌍을 구비한 차동증폭기와, 상기 비트선에 접속되어 상기 비트선의 전위를 상기 차동증폭기에 공급하며, 또한 상기 에미터결합 트랜지스터의 제1쌍에 대응하는 트랜지스터의 제2쌍을 구비한 에미터 플로워를 포함하며, 상기 트랜지스터의 제2쌍은 상기 비트선에 접속되어 상기 비트선의 전위를 상기 차동증폭기에 공급하며, 상기 강제수단은 각각의 에미터가 상기 에미터 플로워를 구성하는 트랜지스터의 에미터에 접속되는 트랜지스터의 제3쌍으로 구성되는 반도체 메모리 장치.
- 제2항에 있어서, 상기 출력회로는 에미터 결합 트랜지스터의 제1쌍을 구비한 차동증폭기를 포함하며, 상기 강제수단은 상기 차동증폭기의 에미터 결합 트랜지스터에 접속되는 에미터 결합 트랜지스터의 제2쌍으로 구성되는 반도체 메모리 장치.
- 제2항에 있어서, 상기 반도체 메모리 장치는 스태틱 RAM인 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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