JPS58100291A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS58100291A JPS58100291A JP56198843A JP19884381A JPS58100291A JP S58100291 A JPS58100291 A JP S58100291A JP 56198843 A JP56198843 A JP 56198843A JP 19884381 A JP19884381 A JP 19884381A JP S58100291 A JPS58100291 A JP S58100291A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- becomes
- pmos
- signal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＭＯ８ＲＡＭ（ランダムアクセスメモリ）
のセンスアンプ回路に関するものである。
のセンスアンプ回路に関するものである。
ＲＡＭから読み出した出力の論理振幅を大きくするため
に用いられるバッファセンスアンプ回路は、従来たとえ
ば第１図に示す回路が知られている。
に用いられるバッファセンスアンプ回路は、従来たとえ
ば第１図に示す回路が知られている。
第１図の回路において、ｑｌないしＱ９はＰチャンネル
ＭＯ３Ｉ−ランジスタ（以下ＰＭＯ５という。）、ＢＩ
ＴＳＢＩＴはＲＡＭから読み出されたビット信号とその
反転信号であり、出力信号はＰＭＯ５Ｑ２とＱ３の節点
Ｎ１、ＰＭＯ８Ｑ５ 。
ＭＯ３Ｉ−ランジスタ（以下ＰＭＯ５という。）、ＢＩ
ＴＳＢＩＴはＲＡＭから読み出されたビット信号とその
反転信号であり、出力信号はＰＭＯ５Ｑ２とＱ３の節点
Ｎ１、ＰＭＯ８Ｑ５ 。
Ｑ６の節点Ｎ２から得られる。
上述の従来のバッファセンスアンプ回路は、チップセレ
クト用のＰＭＯ５Ｑ９を除いても、８個のＭＯ５素子Ｑ
１ないしＱ８が必要であり、この種の回路を集積回路化
するにあたって、所要面積が増大するという欠点があっ
た。
クト用のＰＭＯ５Ｑ９を除いても、８個のＭＯ５素子Ｑ
１ないしＱ８が必要であり、この種の回路を集積回路化
するにあたって、所要面積が増大するという欠点があっ
た。
この発明は上述の欠点を排除するためになされたもので
あって、使用するＭＯ３素子の数を低減し、これによっ
てチップ面積を小とし、かつ動作速度も早いバッファセ
ンスアンプ回路を提供することを目的とするものである
。
あって、使用するＭＯ３素子の数を低減し、これによっ
てチップ面積を小とし、かつ動作速度も早いバッファセ
ンスアンプ回路を提供することを目的とするものである
。
以下にこの発明の一実施例を図面とともに説明する。
第２図において、Ｑｌｌ 、Ｑｌ２ 、Ｑｌ３ 、Ｑｌ
４はＰチャンネルＭＯＳトランジスタ（以下ＰＭＯ５と
いう。）、Ｑｌ５ 、Ｑｌ６ 、Ｑｌ７はＮチャンネル
ＭＯ５Ｉ−ランジスタ（以下ＮＭＯ５という。）、Ｃ５
はチップセレクト端子、Ｂ Ｉ Ｔ 。
４はＰチャンネルＭＯＳトランジスタ（以下ＰＭＯ５と
いう。）、Ｑｌ５ 、Ｑｌ６ 、Ｑｌ７はＮチャンネル
ＭＯ５Ｉ−ランジスタ（以下ＮＭＯ５という。）、Ｃ５
はチップセレクト端子、Ｂ Ｉ Ｔ 。
ＢＩＴは読み出しを行なうＲＡＭのビットラインである
。
。
ＰＭＯ８Ｑｌｌ 、Ｑｌ２ 、Ｑｌ３ 、Ｑｌ４のソー
ス電極は適宜な直流電源ＶＤＤに接続され、またＰＭ対
Ｑｌｌのドレイン電極はＰＭＯ５Ｑｊ３のドレイン電極
とＮＭＯ５Ｑ１５のドレイン電極に接続されるとともに
、その接続点、即ち節点Ｎ１．１は第１の出力端子０Ｕ
Ｔｌに接続され、かつ、帰還信号用として、ＰＭＯ５Ｑ
、１４のゲート電極に接続される。
ス電極は適宜な直流電源ＶＤＤに接続され、またＰＭ対
Ｑｌｌのドレイン電極はＰＭＯ５Ｑｊ３のドレイン電極
とＮＭＯ５Ｑ１５のドレイン電極に接続されるとともに
、その接続点、即ち節点Ｎ１．１は第１の出力端子０Ｕ
Ｔｌに接続され、かつ、帰還信号用として、ＰＭＯ５Ｑ
、１４のゲート電極に接続される。
またＰＭＯ８Ｑ１．２のドレイン電極はｒ’ＭＯ５Ｑ１
４のドレイン電極と、ＮＭＯ８Ｑ１６のドレイン電極に
接続されるとともに、その接続点、即ち節点Ｎ１２は第
２の出力端子ＯＵ Ｔ２に接続され、かつ帰還信号用と
してＰＭＯ５Ｑｌ３のゲート電極に接続される。
４のドレイン電極と、ＮＭＯ８Ｑ１６のドレイン電極に
接続されるとともに、その接続点、即ち節点Ｎ１２は第
２の出力端子ＯＵ Ｔ２に接続され、かつ帰還信号用と
してＰＭＯ５Ｑｌ３のゲート電極に接続される。
ＮＭＯＳ Ｑｌ ５ 、Ｑｌ ６のソース電極は共通に
チップセレクト用のＮＭＯ５Ｑ１７のドレイン電極に接
続され、該ＮＭＯ５Ｑ１７のソース電極は接地される。
チップセレクト用のＮＭＯ５Ｑ１７のドレイン電極に接
続され、該ＮＭＯ５Ｑ１７のソース電極は接地される。
ＰＭＯ３Ｑｌｌ、、Ｑｌ ３ 、ＮＭＯＳ Ｑｌ５で構
成される回路はビット信号ＢＩＴに対して出力する第１
の回路であり、またＰＭＯ３Ｑｌ２ 、Ｑｌ４゜ＮＭＯ
５Ｑ１６で構成される回路はビット信号の反転信号ＢＩ
Ｔに対して出力する第２の回路であり、第１の回路と第
２の回路とは同一の構成である。
成される回路はビット信号ＢＩＴに対して出力する第１
の回路であり、またＰＭＯ３Ｑｌ２ 、Ｑｌ４゜ＮＭＯ
５Ｑ１６で構成される回路はビット信号の反転信号ＢＩ
Ｔに対して出力する第２の回路であり、第１の回路と第
２の回路とは同一の構成である。
次に上記のように構成した回路の動作について説明する
。
。
いまチップセレクト端子Ｃ８をハイレベル（以下” Ｈ
＝’と記す。）にしてＮＭＯＳ Ｑｌ７をオンとする。
＝’と記す。）にしてＮＭＯＳ Ｑｌ７をオンとする。
ビット信号ＢＩＴとＢ Ｉ−ｒは第３図のイ、口で示す
ように相補的に“Ｉ］゛或いは“Ｌ″となる。
ように相補的に“Ｉ］゛或いは“Ｌ″となる。
ＲＡＭから読み出された信号ＢＩＴが”Ｈ”から”Ｌ′
に変化する場合、該信号ＢＩＴがＰ ＭＯ８Ｑｌｌのし
きい値以下になると、ＰＭＯ５Ｑｌｌはオン状態となる
ように変化する。しかしながら信号ＢＩＴのローレベル
の電位は約３１５ ＶＤＤ程度であるため、ＰＭＯ５Ｑ
ｌｌは飽和領域には達し得ない。
に変化する場合、該信号ＢＩＴがＰ ＭＯ８Ｑｌｌのし
きい値以下になると、ＰＭＯ５Ｑｌｌはオン状態となる
ように変化する。しかしながら信号ＢＩＴのローレベル
の電位は約３１５ ＶＤＤ程度であるため、ＰＭＯ５Ｑ
ｌｌは飽和領域には達し得ない。
一方、信号ＢＩＴが“Ｌ”′からＨ“に変化すると、Ｐ
ＭＯ５Ｑ１２はオフ、ＮＭＯＳ Ｑｌ６がオンとなって
、節点Ｎ１２は“Ｌ”となる。この信号“Ｌ”はＰＭＯ
８Ｑ１３のゲート電極に印加され、ＰＭＯ５Ｑｌ３のド
レイン電極は急速に“Ｌ”となり第１出力端子０ＵＴ１
は急速にＨ”となる。また第２出力端子ＯＵ Ｔ ２は
Ｌ”となる。
ＭＯ５Ｑ１２はオフ、ＮＭＯＳ Ｑｌ６がオンとなって
、節点Ｎ１２は“Ｌ”となる。この信号“Ｌ”はＰＭＯ
８Ｑ１３のゲート電極に印加され、ＰＭＯ５Ｑｌ３のド
レイン電極は急速に“Ｌ”となり第１出力端子０ＵＴ１
は急速にＨ”となる。また第２出力端子ＯＵ Ｔ ２は
Ｌ”となる。
したがって、信号ＢＩＴがａ点で変化を始めてから出力
端子０ＵＴ１が“Ｈ″となる迄のセンス時間Ｃは短縮さ
れる。
端子０ＵＴ１が“Ｈ″となる迄のセンス時間Ｃは短縮さ
れる。
上述の場合とは逆に、信号ＢＩＴがＬ”がら＝＝Ｈ”へ
変化し、信号ＢＩＴが“Ｈ“がら“Ｌ“へ変化する場合
はＰＭＯ８Ｑｌ２ 、Ｑｌ４がオン、ＮＭＯＳ Ｑｌ６
がオフとなって第２出力端子ｏＵＴ２が“Ｈ”となり、
一方、ＰＭＯ８Ｑｌｌ、Ｑｌ３がオフ、ＮＭＯ５Ｑ１５
がオンとなって、第１出力端子ＯＵ Ｔ １がＬ”とな
る。
変化し、信号ＢＩＴが“Ｈ“がら“Ｌ“へ変化する場合
はＰＭＯ８Ｑｌ２ 、Ｑｌ４がオン、ＮＭＯＳ Ｑｌ６
がオフとなって第２出力端子ｏＵＴ２が“Ｈ”となり、
一方、ＰＭＯ８Ｑｌｌ、Ｑｌ３がオフ、ＮＭＯ５Ｑ１５
がオンとなって、第１出力端子ＯＵ Ｔ １がＬ”とな
る。
上述のように、この発明によれば、バッファセンスアン
プ回路を６個のＭＯＳトランジスタで構成できるから、
ＭＯＳ素子の数を従来に比して低減することができるよ
うになり、したがって、バッファセンスアンプ回路のチ
ップ面積を低減することができる。
プ回路を６個のＭＯＳトランジスタで構成できるから、
ＭＯＳ素子の数を従来に比して低減することができるよ
うになり、したがって、バッファセンスアンプ回路のチ
ップ面積を低減することができる。
また、反対側のビットライン（たとえばＢ Ｉ Ｔに対
してＢ Ｉ ’ｒ）からの信号でオン、オフするＭＯＳ
トランジスタＱ１３．Ｑｌ４をＭＯＳ）ランジスタＱｌ
ｌ、Ｑ１２に並列に設けたので、ビット信号のローのレ
ベルが比較的高い場合でも、即ち信号の立ち下りの変化
が少ない場合でも情報を確実に読み出すことができる。
してＢ Ｉ ’ｒ）からの信号でオン、オフするＭＯＳ
トランジスタＱ１３．Ｑｌ４をＭＯＳ）ランジスタＱｌ
ｌ、Ｑ１２に並列に設けたので、ビット信号のローのレ
ベルが比較的高い場合でも、即ち信号の立ち下りの変化
が少ない場合でも情報を確実に読み出すことができる。
さらに第１の回路と第２の回路とは対称であるので、信
号Ｂ ｉ Ｔ及びＢＩＴの反転信号Ｂ ｌ −ｆのいず
れに対しても同速度で作動し、センス動作にバラツキが
生じることがない。
号Ｂ ｉ Ｔ及びＢＩＴの反転信号Ｂ ｌ −ｆのいず
れに対しても同速度で作動し、センス動作にバラツキが
生じることがない。
第１図は従来のバッファセンスアンプ回路の構成を示す
回路図、第２図はこの発明のバッファセンスアンプの一
実施例を示す回路図、第３図は第２図の回路の動作を示
す図である。 Ｑｌｌ、Ｑ１２・・ＰＭＯ８（第ｌＭＯＳトランジスタ
）Ｑ１３．Ｑ１４・・２ＭＯ５（第３Ｍ０Ｓトランジス
タ）Ｑ１５．Ｑ１６ ・・ＮＭＯ５（第２Ｍ０Ｓトラン
ジスタ）Ｎｌｌ、Ｎ１２ 節点 ０ＵＴ１．０ＵＴ２ 出力端子 特許出願人 株式会社リコー 代哩人弁畑土青山 葆外１名
回路図、第２図はこの発明のバッファセンスアンプの一
実施例を示す回路図、第３図は第２図の回路の動作を示
す図である。 Ｑｌｌ、Ｑ１２・・ＰＭＯ８（第ｌＭＯＳトランジスタ
）Ｑ１３．Ｑ１４・・２ＭＯ５（第３Ｍ０Ｓトランジス
タ）Ｑ１５．Ｑ１６ ・・ＮＭＯ５（第２Ｍ０Ｓトラン
ジスタ）Ｎｌｌ、Ｎ１２ 節点 ０ＵＴ１．０ＵＴ２ 出力端子 特許出願人 株式会社リコー 代哩人弁畑土青山 葆外１名
Claims (1)
- （１）第１の導電型の第１Ｍ０８）ランジスタと第２の
導電型の第２Ｍ０Ｓトランジスタとを直列関係に接続し
、かつ第１ＭＯｓトランジスタのソースとドレインに並
列に第１導電型の第３ＭＯｓトランジスタのソースとド
レイン接続した第１回路と、 第１の回路と同等に構成した第２の回路とを備え、第１
の回路の第１と第１ＭＯｓトランジスタのゲートに記憶
装置のビット信号を印加し、第２の回路の第１と第２Ｍ
０Ｓトランジスタのゲートにビット信号の反転信号を印
加するとともに、それぞれの回路の第１と第２Ｍ０Ｓト
ランジスタの節点を出力端子とし、かつ一方の回路の第
１と第２Ｍ０Ｓトランジスタの節点を他方の回路の第３
Ｍ０Ｓトランジスタのゲートに接続したことを特徴とす
るセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198843A JPS58100291A (ja) | 1981-12-09 | 1981-12-09 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198843A JPS58100291A (ja) | 1981-12-09 | 1981-12-09 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100291A true JPS58100291A (ja) | 1983-06-14 |
Family
ID=16397834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198843A Pending JPS58100291A (ja) | 1981-12-09 | 1981-12-09 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100291A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| JPH01100791A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | 差動増幅ラッチ回路 |
| FR2670632A1 (fr) * | 1990-12-12 | 1992-06-19 | Samsung Electronics Co Ltd | Amplificateur differentiel de detection. |
-
1981
- 1981-12-09 JP JP56198843A patent/JPS58100291A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
| JPH01100791A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | 差動増幅ラッチ回路 |
| FR2670632A1 (fr) * | 1990-12-12 | 1992-06-19 | Samsung Electronics Co Ltd | Amplificateur differentiel de detection. |
| NL9100170A (nl) * | 1990-12-12 | 1992-07-01 | Samsung Electronics Co Ltd | Differentieelaftastversterker. |
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