JPS6284487A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS6284487A JPS6284487A JP60226121A JP22612185A JPS6284487A JP S6284487 A JPS6284487 A JP S6284487A JP 60226121 A JP60226121 A JP 60226121A JP 22612185 A JP22612185 A JP 22612185A JP S6284487 A JPS6284487 A JP S6284487A
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- Japan
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体記憶装置等に施用される差動増幅器に係
り、特に、消費電力の低減を図った差動増幅器に関する
。
り、特に、消費電力の低減を図った差動増幅器に関する
。
〈従来の技術〉
半導体記憶装置等にあっては、読み出し動作におけるピ
ット線信号等の微弱信号を増幅するため差動増幅回路が
組み込まれる。従来、この種の差動増幅回路として、第
４図の電気回路図に示すような電流ミラー型差動増幅回
路が知られている。
ット線信号等の微弱信号を増幅するため差動増幅回路が
組み込まれる。従来、この種の差動増幅回路として、第
４図の電気回路図に示すような電流ミラー型差動増幅回
路が知られている。
第４図において、（１１）、（２）はソースを電源電圧
（Ｖｃｃ ）に接続された負荷トランジスタとしてのＰ
チャンネル型ＭＯ８）ランジスタ（以下、ＰＭＯｆ９と
称す）テアリ、これらＰＭＯＳＱ９ 、 Ｑ３のゲート
はＰ Ｍ ０８ Ｑｌ）のドレインに結線されている。
（Ｖｃｃ ）に接続された負荷トランジスタとしてのＰ
チャンネル型ＭＯ８）ランジスタ（以下、ＰＭＯｆ９と
称す）テアリ、これらＰＭＯＳＱ９ 、 Ｑ３のゲート
はＰ Ｍ ０８ Ｑｌ）のドレインに結線されている。
ＰＭＯ８ａυのドレインは増幅用トランジスタとしての
Ｎチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ８と
称す）（１１のドレインに結線されて組を成し、同様に
、ＰＭＯ８Ｏ２のドレインは増幅用トランジスタとして
のＮＭＯ８（１４）のドレインに結線されて組を成して
いる。これらＮＭＯ８ＯＩ、０４）は、ソースがＮＭＯ
８（活性化トランジスタ）０５を介して接地され、ゲー
トが図外のスタティック型記憶セルアレイのビット線（
Ｂ）とダミービット線（Ｄ。
Ｎチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ８と
称す）（１１のドレインに結線されて組を成し、同様に
、ＰＭＯ８Ｏ２のドレインは増幅用トランジスタとして
のＮＭＯ８（１４）のドレインに結線されて組を成して
いる。これらＮＭＯ８ＯＩ、０４）は、ソースがＮＭＯ
８（活性化トランジスタ）０５を介して接地され、ゲー
トが図外のスタティック型記憶セルアレイのビット線（
Ｂ）とダミービット線（Ｄ。
Ｂ）とにそれぞれ接続されている。ＰＭＯ８（ＩＩとＮ
Ｍ ＯＳ ｔＪ４との共通ドレインは出力ノード（Ｎ
）として機能し図外の出力回路に接続されている。
Ｍ ＯＳ ｔＪ４との共通ドレインは出力ノード（Ｎ
）として機能し図外の出力回路に接続されている。
ＮＭＯ８（ｌりのゲートは、図外の制御回路の活性化信
号端子（８Ｂ）に接続されている。
号端子（８Ｂ）に接続されている。
との差動増幅器は、例えばアクセスされた記１，１セル
に論理１０１が記憶されていた場合、第５図（ａ）のタ
イミングチャートに示すように動作する。すなわち、ビ
ット線（Ｂ）とダミービット線（Ｉ） 、Ｂ ）とのプ
リチャージ後にアクセスされたセルおよびダミーセルが
ビット線（１））とダミービット線（Ｄ、Ｂ）とに接続
されると（時刻（ｔｏ））、ビット線（Ｄ）の電位は電
源電位（Ｖｃｃ ）から接地電位（０）Ｋ向かって徐々
に低下するがダミービット線（Ｄ、Ｂ）の電位は略電源
電圧（Ｖｃｃ ）に維持される。そして、ＮＭＯ８（１
！９に略電諒電位（Ｖｃｃ）の活性化信号（ＳＥ）が印
加されると、各ＮＭＯ８Ｑ３１ 、 Ｑ４）はＮＭＯＩ
９（Ｉｎ介し接地ｇｔしてＮＭＯ８（１４）のゲート・
ソース間の電圧差がＮＭＯ８Ｑｌのゲート・ソース間の
′−電圧差り大きくなるため、ＮＭＯ８Ｑ４）のチャン
ネルコンダクタンスがＮＭＯ８Ｑ：ｌのチャンネルコン
ダクタンスより大きくなる。この結果、出力ノード（Ｎ
）の電位は低下してＰＭＯ８ａ邊およびＮＭＯ８（＋４
．（１！９の抵抗比で定まる電位に安定し、これが出力
１ｇｌ路から外部装置へ出力される０ 〈発明が解決しようとする問題点〉 このような従来の差動増幅器にあっては、差動増幅開始
後情報の読み出しが終了するまでの間、ＰＭ０８０ｍと
ＮＭＯ８（１４１，６るいはＰＭＯ８Ｑ］）、！ｒＮＭ
Ｏ８０１が全てオン状態を維持するため、これらＰＭ０
８（１３とＮＭＯ８（１４あるいはＰＭＯ８（ＩυとＮ
ＭＯ８（１３を経て電源電位（Ｖｃｃ ）から接地へ電
流通路が形成され、第５図Ｔｂ）に示すよりに、長時間
にわたって定常的な電流（ＤＣ）が流れ消費電力が大き
くなるという問題点があった。
に論理１０１が記憶されていた場合、第５図（ａ）のタ
イミングチャートに示すように動作する。すなわち、ビ
ット線（Ｂ）とダミービット線（Ｉ） 、Ｂ ）とのプ
リチャージ後にアクセスされたセルおよびダミーセルが
ビット線（１））とダミービット線（Ｄ、Ｂ）とに接続
されると（時刻（ｔｏ））、ビット線（Ｄ）の電位は電
源電位（Ｖｃｃ ）から接地電位（０）Ｋ向かって徐々
に低下するがダミービット線（Ｄ、Ｂ）の電位は略電源
電圧（Ｖｃｃ ）に維持される。そして、ＮＭＯ８（１
！９に略電諒電位（Ｖｃｃ）の活性化信号（ＳＥ）が印
加されると、各ＮＭＯ８Ｑ３１ 、 Ｑ４）はＮＭＯＩ
９（Ｉｎ介し接地ｇｔしてＮＭＯ８（１４）のゲート・
ソース間の電圧差がＮＭＯ８Ｑｌのゲート・ソース間の
′−電圧差り大きくなるため、ＮＭＯ８Ｑ４）のチャン
ネルコンダクタンスがＮＭＯ８Ｑ：ｌのチャンネルコン
ダクタンスより大きくなる。この結果、出力ノード（Ｎ
）の電位は低下してＰＭＯ８ａ邊およびＮＭＯ８（＋４
．（１！９の抵抗比で定まる電位に安定し、これが出力
１ｇｌ路から外部装置へ出力される０ 〈発明が解決しようとする問題点〉 このような従来の差動増幅器にあっては、差動増幅開始
後情報の読み出しが終了するまでの間、ＰＭ０８０ｍと
ＮＭＯ８（１４１，６るいはＰＭＯ８Ｑ］）、！ｒＮＭ
Ｏ８０１が全てオン状態を維持するため、これらＰＭ０
８（１３とＮＭＯ８（１４あるいはＰＭＯ８（ＩυとＮ
ＭＯ８（１３を経て電源電位（Ｖｃｃ ）から接地へ電
流通路が形成され、第５図Ｔｂ）に示すよりに、長時間
にわたって定常的な電流（ＤＣ）が流れ消費電力が大き
くなるという問題点があった。
〈問題点を解決するための手段〉
本発明は、上記問題点を鑑みなされたもので、各組の負
荷トランジスタと電源電圧との間に、それぞれ、他方の
組の増幅用トランジスタのベースに接続された一方の微
少電圧差源がインバータを介しペースに接続される電流
遮断用トランジスタを設け、増幅用トランジスタの活性
化後一定の時間が経過すると、微少電圧差に基づき電流
遮断用トランジスタをオン状態へ移行させて該′ｄｔ流
遮断用トランジスタにより負荷トランジスタと″電源電
圧との間を遮断するよう構成したことを要旨とする〇 〈実施例〉 以下、本発明の実施例を図面に基づいて説明するＯ 第１図および第２図（ａ） 、 （ｂ）は、本発明Ｋか
かる差動増幅器の第１実施例を示す電気回路図である。
荷トランジスタと電源電圧との間に、それぞれ、他方の
組の増幅用トランジスタのベースに接続された一方の微
少電圧差源がインバータを介しペースに接続される電流
遮断用トランジスタを設け、増幅用トランジスタの活性
化後一定の時間が経過すると、微少電圧差に基づき電流
遮断用トランジスタをオン状態へ移行させて該′ｄｔ流
遮断用トランジスタにより負荷トランジスタと″電源電
圧との間を遮断するよう構成したことを要旨とする〇 〈実施例〉 以下、本発明の実施例を図面に基づいて説明するＯ 第１図および第２図（ａ） 、 （ｂ）は、本発明Ｋか
かる差動増幅器の第１実施例を示す電気回路図である。
なお、第１図の従来のものと同一構成部分には、同一符
号を付して説明は省略する。
号を付して説明は省略する。
同図に示すように、各組のｐＭ０８Ｑａ、（ｌと電源電
圧（Ｖｃｃ ）との間には、それぞれ、ソースを電源電
圧（Ｖｃｃ）に接続したＰＭＯ８（電流遮断用トランジ
スタ） （ＩＩ 、 （ｉｎが介装されている。これら
ｐＭｏ８Ｍ、Ｏηは、大きな容量を有し、それぞれのゲ
ートがインバータＱ１．（ｌｅｅ介してビット線（Ｂ）
とダミービット線（Ｄ、Ｂ）とに交叉接続されている。
圧（Ｖｃｃ ）との間には、それぞれ、ソースを電源電
圧（Ｖｃｃ）に接続したＰＭＯ８（電流遮断用トランジ
スタ） （ＩＩ 、 （ｉｎが介装されている。これら
ｐＭｏ８Ｍ、Ｏηは、大きな容量を有し、それぞれのゲ
ートがインバータＱ１．（ｌｅｅ介してビット線（Ｂ）
とダミービット線（Ｄ、Ｂ）とに交叉接続されている。
すなわち、一方のＰＭＯ８ＯＩは、ドレインが一方の組
のＰＭＯ８（ｌυのソースに結線されて、ゲートがイン
バータａ■を介してダミービット線（Ｄ、Ｂ）Ｋ結線さ
れ、また、他方のＰ Ｍ ０８ （１７）は、ドレイン
が他方の組のＰＭＯ８（ｌのソースに結線されて、ゲー
トがインバータＯ神を介してビット線（Ｂ）に結線され
ている。
のＰＭＯ８（ｌυのソースに結線されて、ゲートがイン
バータａ■を介してダミービット線（Ｄ、Ｂ）Ｋ結線さ
れ、また、他方のＰ Ｍ ０８ （１７）は、ドレイン
が他方の組のＰＭＯ８（ｌのソースに結線されて、ゲー
トがインバータＯ神を介してビット線（Ｂ）に結線され
ている。
次に、第２図（ａ） 、 （ｂ）を参照し、との差動増
幅器の動作をビット線に接続された記憶上ルに論理”０
”が記憶されている場合について説明する。
幅器の動作をビット線に接続された記憶上ルに論理”０
”が記憶されている場合について説明する。
まず、ビット１（Ｂ）とダミービット線（Ｄ、Ｂ）６一
とがプリチャージ後にそれぞれ記憶セルに接続されると
（時刻（ｔｏ））、ビット線（Ｂ）の電位が徐々に低下
してビットｌ！Ｉ（ｌ（）とダミービット線（Ｉ）、Ｂ
）との間に電位差が生じる。なお、この時（ｔｏ）にお
いては、ビット線（Ｂ）とダン−ビット線（Ｄ、Ｂ）の
電位が１！／１源電圧（Ｖｃｃ ）に等しい丸め、各Ｐ
ＭＯ８Ｑａ＃αりはペースに接地電位が印加されてオン
状態にある。そして、このビット線（１３）およびダミ
ービット線（Ｄ、Ｂ）の電源電圧（Ｖｃｃ）がＮＭＯ８
（１３１゜Ｉのペースに印加されているため、活性化信
号（ｓｇ）がＮＭＯ８Ｑ！９に印加されると各ＮＭＯ８
０：１，０４）はオン状態に移行する。したがって、出
力ノード（Ｎ）の電圧は低下してＰＭＯ８ＱＪ、（ＩＴ
）おｊびＮＭＯ８（１４１、Ｑ啼のオン抵抗比で決定さ
れる値に安定し、また、ＮＭＯ８（ＩＩはビット線（Ｂ
）の電圧降下にともない徐々にオフ状態に移行して各Ｐ
ＭＯ８（１ｍ）、（１３のゲートに印加される電圧も電
源電圧（Ｖｃｃ）に向かって上昇する。この結果、出力
回路は、記憶セルに記憶されていた論理１０ ｌを表示
する信号を出力する。
（時刻（ｔｏ））、ビット線（Ｂ）の電位が徐々に低下
してビットｌ！Ｉ（ｌ（）とダミービット線（Ｉ）、Ｂ
）との間に電位差が生じる。なお、この時（ｔｏ）にお
いては、ビット線（Ｂ）とダン−ビット線（Ｄ、Ｂ）の
電位が１！／１源電圧（Ｖｃｃ ）に等しい丸め、各Ｐ
ＭＯ８Ｑａ＃αりはペースに接地電位が印加されてオン
状態にある。そして、このビット線（１３）およびダミ
ービット線（Ｄ、Ｂ）の電源電圧（Ｖｃｃ）がＮＭＯ８
（１３１゜Ｉのペースに印加されているため、活性化信
号（ｓｇ）がＮＭＯ８Ｑ！９に印加されると各ＮＭＯ８
０：１，０４）はオン状態に移行する。したがって、出
力ノード（Ｎ）の電圧は低下してＰＭＯ８ＱＪ、（ＩＴ
）おｊびＮＭＯ８（１４１、Ｑ啼のオン抵抗比で決定さ
れる値に安定し、また、ＮＭＯ８（ＩＩはビット線（Ｂ
）の電圧降下にともない徐々にオフ状態に移行して各Ｐ
ＭＯ８（１ｍ）、（１３のゲートに印加される電圧も電
源電圧（Ｖｃｃ）に向かって上昇する。この結果、出力
回路は、記憶セルに記憶されていた論理１０ ｌを表示
する信号を出力する。
ここで、ダミービット線（Ｄ、Ｂ）は略電源電圧（Ｖｃ
ｃ）を維持しているため、Ｐ Ｍ ０８ （１８はゲー
トの電位が略接地電位に等しくオン状態を維持する。一
方、ＰＭＯ８（ＩＴ）はゲートがインバータａ枠を介し
てビット線（Ｂ）に接続されているため、上述したよう
にビット線（Ｂ）の電圧が降下すると、ＰＭＯ８Ｑηの
ゲートに印加される電圧（Ｂ）を上昇してＰＭＯｉ９（
１７）はオン状態へ移行する。そして、このＰＭＯ８Ｑ
７）のゲートの電圧（Ｈ）と電源電圧（Ｖｃｃ）との差
圧が閾値（ＶＴＰ ）よりも小さくなると、ＰＭＯ８Ｑ
７はオフ状態となる（時刻（ｈ））。この結果、第２図
１ｂ１ Ｋ示すように、差動増幅器の消費電流すなわち
ＮＭＯ８（１５１を流れる電流は、時刻（ｔりにおいて
＃減し、ＮＭＯ８Ｑｉのオフ状態への移行時（ｔ３）す
なわちＮＭＯ８（Ｉ噛のゲートの電圧（Ｂ）が閾値（Ｖ
ＴＮ）よりも小さくなった時（ｔｌ）に零となるＯ 第う図には、本発明にかかる差動増幅器の第２実施例を
示す。なお、第１冥施例と同一部分の説明は省略する。
ｃ）を維持しているため、Ｐ Ｍ ０８ （１８はゲー
トの電位が略接地電位に等しくオン状態を維持する。一
方、ＰＭＯ８（ＩＴ）はゲートがインバータａ枠を介し
てビット線（Ｂ）に接続されているため、上述したよう
にビット線（Ｂ）の電圧が降下すると、ＰＭＯ８Ｑηの
ゲートに印加される電圧（Ｂ）を上昇してＰＭＯｉ９（
１７）はオン状態へ移行する。そして、このＰＭＯ８Ｑ
７）のゲートの電圧（Ｈ）と電源電圧（Ｖｃｃ）との差
圧が閾値（ＶＴＰ ）よりも小さくなると、ＰＭＯ８Ｑ
７はオフ状態となる（時刻（ｈ））。この結果、第２図
１ｂ１ Ｋ示すように、差動増幅器の消費電流すなわち
ＮＭＯ８（１５１を流れる電流は、時刻（ｔりにおいて
＃減し、ＮＭＯ８Ｑｉのオフ状態への移行時（ｔ３）す
なわちＮＭＯ８（Ｉ噛のゲートの電圧（Ｂ）が閾値（Ｖ
ＴＮ）よりも小さくなった時（ｔｌ）に零となるＯ 第う図には、本発明にかかる差動増幅器の第２実施例を
示す。なお、第１冥施例と同一部分の説明は省略する。
この第２実施例は、各ＮＭＯ８（１：１．Ｑ４）につい
て、それぞれ、そのノースを直列接続され九ＮＭＯ８（
至）、Ｑυによって独立に接地し、これらのＮＭＯ８（
至）、ＣＩ）のゲートを制御回路に結線したものである
。
て、それぞれ、そのノースを直列接続され九ＮＭＯ８（
至）、Ｑυによって独立に接地し、これらのＮＭＯ８（
至）、ＣＩ）のゲートを制御回路に結線したものである
。
この第２実施例によっても、ｉ屯嫌セルに論理ｆ ０１
が記憶されている場合、前述した第１実施例と同様に、
ＰＭＯ８（１７）のゲートの電圧（Ｂ）と電源電圧（Ｖ
ｃｃ）との差圧が閾値（ＶＴＰ ）よりも小さくなると
、電流が遮断され、その消費電力が低減される。
が記憶されている場合、前述した第１実施例と同様に、
ＰＭＯ８（１７）のゲートの電圧（Ｂ）と電源電圧（Ｖ
ｃｃ）との差圧が閾値（ＶＴＰ ）よりも小さくなると
、電流が遮断され、その消費電力が低減される。
なお、上述した実施例でも述べたように本発明は半導体
記憶装置時ＫＣＭＯＳスタテイクラムに有効であるが、
その他、半導体集積回路あるいは各種電子機器にも応用
できることは叢うまでも無いＯ 〈発明の効果〉 以上説明してきたように、この発明によれば、オン状態
を維持する増−用トランジスタへ流れる電流を、微少電
圧差に基づいて所定時間経過後に電流遮断用トランジス
タで遮断するよう構成したため、差動増幅完了後に電流
が流れ続けることを阻止して消費電力を低減させること
ができるという効果が得られる。
記憶装置時ＫＣＭＯＳスタテイクラムに有効であるが、
その他、半導体集積回路あるいは各種電子機器にも応用
できることは叢うまでも無いＯ 〈発明の効果〉 以上説明してきたように、この発明によれば、オン状態
を維持する増−用トランジスタへ流れる電流を、微少電
圧差に基づいて所定時間経過後に電流遮断用トランジス
タで遮断するよう構成したため、差動増幅完了後に電流
が流れ続けることを阻止して消費電力を低減させること
ができるという効果が得られる。
第１図から第２図は本発明にかかる差動増幅器の第１実
施例を示し、第１図は電気回路図、第２図（ａ）はタイ
ミングチャート、第２図（ｂ）は電流変化を表すグラフ
である。第３図は本発明にかがる差動増幅器の第２実施
例を示す電気回路図である。 第４図および第５図は従来の差動増幅器を示す図であり
、第４図は電気回路図、第５図＋８）はタイミングチャ
ート、 ！Ｉ５図（ｂ）が電流変化を表すグラフである
。 １１．１２・・・・・・ＰＭＯ８（負荷トランジスタ）
、１３．１４・・・・・・ＮＭＯ８（増幅用トランジス
タ）、１５．２０．２１・旧・・ＮＭＯ８（活性化トラ
ンジスタ）、１６．１７・・団・ＰＭＯ８（電流遮断用
トランジスタ）、１８．１９・・・・・・インバータ。 −１ｏ−’〜し ｆ１３ｍ 禎４図 第汐図
施例を示し、第１図は電気回路図、第２図（ａ）はタイ
ミングチャート、第２図（ｂ）は電流変化を表すグラフ
である。第３図は本発明にかがる差動増幅器の第２実施
例を示す電気回路図である。 第４図および第５図は従来の差動増幅器を示す図であり
、第４図は電気回路図、第５図＋８）はタイミングチャ
ート、 ！Ｉ５図（ｂ）が電流変化を表すグラフである
。 １１．１２・・・・・・ＰＭＯ８（負荷トランジスタ）
、１３．１４・・・・・・ＮＭＯ８（増幅用トランジス
タ）、１５．２０．２１・旧・・ＮＭＯ８（活性化トラ
ンジスタ）、１６．１７・・団・ＰＭＯ８（電流遮断用
トランジスタ）、１８．１９・・・・・・インバータ。 −１ｏ−’〜し ｆ１３ｍ 禎４図 第汐図
Claims (1)
- 電源電圧と接地電圧との間に直列に配列された負荷トラ
ンジスタおよび増幅用トランジスタの組を２組設けると
ともに、該各組の増幅用トランジスタと接地電圧との間
に各増幅用トランジスタを活性化させる活性化トランジ
スタを設け、前記各組の増幅用トランジスタのベースに
微少電圧差を有する一対の微少電圧差源をそれぞれ結線
して該微少電圧差源の電圧差を増幅する差動増幅器にお
いて、前記各組の負荷トランジスタと電源電圧との間に
それぞれ電流遮断用トランジスタを設け、一方の組の増
幅用トランジスタのベースに接続された微少電圧差源を
他方の組の負荷トランジスタと電源電圧との間の電流遮
断用トランジスタのベースにそれぞれインバータを介し
て接続したことを特徴とする差動増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226121A JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
| DE8686113900T DE3680064D1 (de) | 1985-10-09 | 1986-10-07 | Differenzverstaerker-schaltungsanordnung. |
| EP86113900A EP0218238B1 (en) | 1985-10-09 | 1986-10-07 | Differential amplifier circuit |
| US06/917,137 US4825110A (en) | 1985-10-09 | 1986-10-09 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226121A JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284487A true JPS6284487A (ja) | 1987-04-17 |
| JPH0743938B2 JPH0743938B2 (ja) | 1995-05-15 |
Family
ID=16840167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226121A Expired - Lifetime JPH0743938B2 (ja) | 1985-10-09 | 1985-10-09 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743938B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH04163795A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | カレント・ミラー型感知増幅器 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136240A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor integrated circuit |
| JPS6025096A (ja) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | センス回路 |
-
1985
- 1985-10-09 JP JP60226121A patent/JPH0743938B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136240A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor integrated circuit |
| JPS6025096A (ja) * | 1983-07-22 | 1985-02-07 | Toshiba Corp | センス回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH04163795A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | カレント・ミラー型感知増幅器 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| US5373473A (en) * | 1992-09-01 | 1994-12-13 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit and semiconductor memory device employing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743938B2 (ja) | 1995-05-15 |
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