JPS6025096A - センス回路 - Google Patents
センス回路Info
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- JPS6025096A JPS6025096A JP58134149A JP13414983A JPS6025096A JP S6025096 A JPS6025096 A JP S6025096A JP 58134149 A JP58134149 A JP 58134149A JP 13414983 A JP13414983 A JP 13414983A JP S6025096 A JPS6025096 A JP S6025096A
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- transistor
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- sense
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
との発明は、ＣＭＯＳ半導体メモリにおけるセンス回路
に関するもので、特に高速、高感度にメモリセルのデー
タをセンスする差動増幅器に使用されるものである。
に関するもので、特に高速、高感度にメモリセルのデー
タをセンスする差動増幅器に使用されるものである。
従来、ＣＭＯＳ半導体メモリにおけるセンス回路は、第
１図に示すように構成されている。この回路は、いわゆ
るカレントミラー型センス回路と呼ばれるもので、図に
おいて、ＱＩＳＱ２は一対のＮチャネル型差動入力ＭＯ
Ｓ ）ランジスタ、Ｑ３ 、Ｑ、４はカレントミラー回
路を構成するＰチャネル型ＭＯ８）ランジスタである。
１図に示すように構成されている。この回路は、いわゆ
るカレントミラー型センス回路と呼ばれるもので、図に
おいて、ＱＩＳＱ２は一対のＮチャネル型差動入力ＭＯ
Ｓ ）ランジスタ、Ｑ３ 、Ｑ、４はカレントミラー回
路を構成するＰチャネル型ＭＯ８）ランジスタである。
上記ＭＯＳトランゾスタＱ１−Ｑｚの一端は共通接続さ
れ、この共通接続点と接地点ＧＮＤ間には、ダートが電
源電圧ＶＣＣで導通設定されて定電流源とじて働くＮチ
ャネル型のＨｏ５）ランジスタＱ５が挿接される。また
、上記ＭＯ８）ランジスタＱｉ＋Ｑ２のダートにはそれ
ぞれビット線ＢＬ、ＢＬ（あるいはデータ線百、Ｄ）が
接続され、他端にはそれぞれ上記ＭＯ８）ランジスタＱ
ｓ 、Ｑ４を介して、電源電圧ＶＣＣが印加される端子
１１１゜１１２が接続される。さらに、上記ＭＯ８トラ
ンジスタＱ３−Ｑ４のダートは共通接続され、この共通
接続点には上記ＭＯ８）ランジスタＱｔ と９１との接
続点Ａが接続される。そして、ビット線ＢＬ、ＢＬの電
位に基づいてＨｏ８ ）ランジスタＱｌ 、Ｑ２が導通
制御され、ＭＯＳトランジスタＱ２とＱ４との接続点Ｂ
から差動増幅出力Ｄｏを得る。
れ、この共通接続点と接地点ＧＮＤ間には、ダートが電
源電圧ＶＣＣで導通設定されて定電流源とじて働くＮチ
ャネル型のＨｏ５）ランジスタＱ５が挿接される。また
、上記ＭＯ８）ランジスタＱｉ＋Ｑ２のダートにはそれ
ぞれビット線ＢＬ、ＢＬ（あるいはデータ線百、Ｄ）が
接続され、他端にはそれぞれ上記ＭＯ８）ランジスタＱ
ｓ 、Ｑ４を介して、電源電圧ＶＣＣが印加される端子
１１１゜１１２が接続される。さらに、上記ＭＯ８トラ
ンジスタＱ３−Ｑ４のダートは共通接続され、この共通
接続点には上記ＭＯ８）ランジスタＱｔ と９１との接
続点Ａが接続される。そして、ビット線ＢＬ、ＢＬの電
位に基づいてＨｏ８ ）ランジスタＱｌ 、Ｑ２が導通
制御され、ＭＯＳトランジスタＱ２とＱ４との接続点Ｂ
から差動増幅出力Ｄｏを得る。
上記のよう１ 構成において、例えば、ＭＯＳトランジ
スタＱｌに入力されるビット線ｉ、（あるいはデータ線
五）の電位が一定値で、ビット線ＢＬ（あるいはデータ
線Ｄ）の電位のみが変化する場合は、ＭＯＳトランジス
タＱ２の相互コンダクタンスｆ１ｍの変化により出力信
号ＤＯを得、また、ビット線ＢＬの電位が一定値でビッ
ト線ＢＬの電位のみが変化する場合は、Ｈｏ８ ）ラン
ジスタＱ１の相互コンダクタンスｐｍの変化により接続
点Ａの電位が変化し、この電位変化に基すいてＨｏ３
）ランゾスタＱ３＃Ｑ４−から成るカレントミラー回路
の供給電流が変化することによりセンス出力を得ている
。しかし、このようなセンス方式ではセンス速度が遅い
欠点があシ、特に、ビット線ＢＬ、ＢＬの電位レベルが
電源電圧ＶＣＣに近いレベルで変化する場合にはこの欠
点が顕著と々る。
スタＱｌに入力されるビット線ｉ、（あるいはデータ線
五）の電位が一定値で、ビット線ＢＬ（あるいはデータ
線Ｄ）の電位のみが変化する場合は、ＭＯＳトランジス
タＱ２の相互コンダクタンスｆ１ｍの変化により出力信
号ＤＯを得、また、ビット線ＢＬの電位が一定値でビッ
ト線ＢＬの電位のみが変化する場合は、Ｈｏ８ ）ラン
ジスタＱ１の相互コンダクタンスｐｍの変化により接続
点Ａの電位が変化し、この電位変化に基すいてＨｏ３
）ランゾスタＱ３＃Ｑ４−から成るカレントミラー回路
の供給電流が変化することによりセンス出力を得ている
。しかし、このようなセンス方式ではセンス速度が遅い
欠点があシ、特に、ビット線ＢＬ、ＢＬの電位レベルが
電源電圧ＶＣＣに近いレベルで変化する場合にはこの欠
点が顕著と々る。
この発明は、上記のような事情に鑑みてなされたもので
、そめ目的とするところは、高速でかつ高感度なセンス
動作が可能なセンス回路を提供することである。
、そめ目的とするところは、高速でかつ高感度なセンス
動作が可能なセンス回路を提供することである。
すなわち、この発明においては、高速でかつ高感度なセ
ンス動作を達成するために、カレントミラー型センス回
路を２段縦続接続したもので、一端が共通接続されて第
１電流源に接続されそれぞれのダートに差動入力信号が
供給される一対の第１導雷型第１．第２差動入力ＭＯ８
）ランジスタを設けるとともに、これらＨｏ８ ）ラン
ジスタの他端に第２導電型の第３．第４ ＭＯＳトラン
ジスタから成る第１カレントミラー回路を設けて電、流
を供給する。さらに、上記第１゜第２差動入力ＭＯ８）
ランジスタの他端電位がそれぞれのケ゛−トに供給され
、一端が共通接続されて第２電流源に接続される一対の
第２導電型第５．第６ Ｈｏ８ ）ランジスタを設ける
とともに、とれら第５．第６ ｋｉＯ８）ランジスタの
他端に第２導電型の第７．第８Ｍ０Ｓトラン・ゾスタか
ら成る第２カレントミラー回路を設けて電流を供給し、
上記第５あるいは第６ Ｈｏ８ ）ランジスタの他端か
ら出力を得るようにしだものである。
ンス動作を達成するために、カレントミラー型センス回
路を２段縦続接続したもので、一端が共通接続されて第
１電流源に接続されそれぞれのダートに差動入力信号が
供給される一対の第１導雷型第１．第２差動入力ＭＯ８
）ランジスタを設けるとともに、これらＨｏ８ ）ラン
ジスタの他端に第２導電型の第３．第４ ＭＯＳトラン
ジスタから成る第１カレントミラー回路を設けて電、流
を供給する。さらに、上記第１゜第２差動入力ＭＯ８）
ランジスタの他端電位がそれぞれのケ゛−トに供給され
、一端が共通接続されて第２電流源に接続される一対の
第２導電型第５．第６ Ｈｏ８ ）ランジスタを設ける
とともに、とれら第５．第６ ｋｉＯ８）ランジスタの
他端に第２導電型の第７．第８Ｍ０Ｓトラン・ゾスタか
ら成る第２カレントミラー回路を設けて電流を供給し、
上記第５あるいは第６ Ｈｏ８ ）ランジスタの他端か
ら出力を得るようにしだものである。
以下、この発明の一実施例について第２図を参照して説
明する。すなわち、一端が共通接続されそれぞれのケ９
−トにビット線ＢＬ、ＢＬ（あるいはデータ線百、Ｄ）
が接続されて差動入力信号が供給される一対の第１導電
型（Ｎチャネル型）第１．第２差動入力ＭＯ８）ランジ
スタＱ１ｐＱｚを設け、このＨｏ８ ）ランジスタＱｔ
ｅＱｚの一端の共通接続点と接地点ＧＮＤ間には、ダー
トが電源電圧ｖｃｃで導通設定され第１電流源として働
くＮチャンネル型のＨｏ３ ）ランジスタＱ５を挿接す
る。上記ＭＯ８）ランジスタＱ１ 、Ｑ２の他端にはそ
れぞれ、第１カレントミラー回路として働く第３．第４
Ｈｏ８ ）ランジスタＱ３＝Ｑ４を介して、電源電圧
ＶＣＣが印加される端子１１１ｅｌ１２を接続する。上
記ＭＯ８）ランノスタＱＢ 、Ｑ４のダートを共通接続
し、この共通接続点はＨｏ８ ）ランジスタＱ１とＱ３
との接続点Ａに接続する。上記接続点ＡおよびＨｏ８
）ランジスタＱ２とＱ４との接続点Ｂには、一端が共通
接続された一対のＮチャネル型第５１第６ Ｈｏ８ ）
ランジスタＱ６−Ｑ７のダートをそれぞれ接続する。上
記ＭＯ８）ランジスタＱｓ 、Ｑγの一端の共通接続点
と接地点ＧＮＤ間には、ケヤートが電源電圧ＶＣＣで導
通設定され第２電流源として働くＮチャネル型のＭＯＳ
トランジスタＱ８を挿接する。また、上記ＭＯＳトラン
ジスタＱｅ 、Ｑｙの他端にはそれぞれ、第２カレント
ミラー回路として働く第７．第８ＭＯ８）ランジスタＱ
９ ｐＱｉｏを介して電源電圧ＶＣＣが印加される端子
１１３．１１．を接続する。上記ＭＯ８）ランジスタＱ
＊ｔＱ＋ｏのデートは共通接続し、この共通接続点はＭ
ＯＳ ）ランジスタＱ６とＱ、との接続点Ｃに接続して
成る。
明する。すなわち、一端が共通接続されそれぞれのケ９
−トにビット線ＢＬ、ＢＬ（あるいはデータ線百、Ｄ）
が接続されて差動入力信号が供給される一対の第１導電
型（Ｎチャネル型）第１．第２差動入力ＭＯ８）ランジ
スタＱ１ｐＱｚを設け、このＨｏ８ ）ランジスタＱｔ
ｅＱｚの一端の共通接続点と接地点ＧＮＤ間には、ダー
トが電源電圧ｖｃｃで導通設定され第１電流源として働
くＮチャンネル型のＨｏ３ ）ランジスタＱ５を挿接す
る。上記ＭＯ８）ランジスタＱ１ 、Ｑ２の他端にはそ
れぞれ、第１カレントミラー回路として働く第３．第４
Ｈｏ８ ）ランジスタＱ３＝Ｑ４を介して、電源電圧
ＶＣＣが印加される端子１１１ｅｌ１２を接続する。上
記ＭＯ８）ランノスタＱＢ 、Ｑ４のダートを共通接続
し、この共通接続点はＨｏ８ ）ランジスタＱ１とＱ３
との接続点Ａに接続する。上記接続点ＡおよびＨｏ８
）ランジスタＱ２とＱ４との接続点Ｂには、一端が共通
接続された一対のＮチャネル型第５１第６ Ｈｏ８ ）
ランジスタＱ６−Ｑ７のダートをそれぞれ接続する。上
記ＭＯ８）ランジスタＱｓ 、Ｑγの一端の共通接続点
と接地点ＧＮＤ間には、ケヤートが電源電圧ＶＣＣで導
通設定され第２電流源として働くＮチャネル型のＭＯＳ
トランジスタＱ８を挿接する。また、上記ＭＯＳトラン
ジスタＱｅ 、Ｑｙの他端にはそれぞれ、第２カレント
ミラー回路として働く第７．第８ＭＯ８）ランジスタＱ
９ ｐＱｉｏを介して電源電圧ＶＣＣが印加される端子
１１３．１１．を接続する。上記ＭＯ８）ランジスタＱ
＊ｔＱ＋ｏのデートは共通接続し、この共通接続点はＭ
ＯＳ ）ランジスタＱ６とＱ、との接続点Ｃに接続して
成る。
そして、−上記ＭＯ８）ランジスタＱ７とＱｔｏとの接
続点から出力り、を得る。
続点から出力り、を得る。
上記のような構成において第３図（ａ） 、 （ｂ）の
シュミレーション波形を参照して動作を説明する。
シュミレーション波形を参照して動作を説明する。
なお（ａ）図は、ビット線ＢＬ、ＢＬの電位Ｖｌｅ■２
をそれぞれ示しており、（ｂ）図は、接続点Ａ。
をそれぞれ示しており、（ｂ）図は、接続点Ａ。
Ｂの電位ｖ３．ｖ４および出力信号り。の電位ｖ５を示
している。今、図示するように、ビット線Ｗ１の電位■
ｌが’Ｖｃｃレベル（５ｖ）一定で、ＢＬの電位ｖ２が
低下して行くようなＣＭＯＳ半導体メモリにおける最悪
売件では、接続点Ａの電位ｖ３は電源電圧Ｖｃ’ｃ （
５Ｖ ）と接地電位ＧＮＤ （ＯＶ ）との中間電位で
ほぼ一定である。
している。今、図示するように、ビット線Ｗ１の電位■
ｌが’Ｖｃｃレベル（５ｖ）一定で、ＢＬの電位ｖ２が
低下して行くようなＣＭＯＳ半導体メモリにおける最悪
売件では、接続点Ａの電位ｖ３は電源電圧Ｖｃ’ｃ （
５Ｖ ）と接地電位ＧＮＤ （ＯＶ ）との中間電位で
ほぼ一定である。
一方、接続点Ｂの電位ｖ４は、上記ビット線ＢＬの電位
ｖ２が反転増幅されるため上昇する。
ｖ２が反転増幅されるため上昇する。
上記接続点Ａ、Ｂの電位Ｖ ３ ＊ Ｖ ４に基フ゛い
てＭＯＳ トランジスタＱ６−Ｑ７が導通制御されセン
ス動作が行なわれる。このため、電位ｖ３ 。
てＭＯＳ トランジスタＱ６−Ｑ７が導通制御されセン
ス動作が行なわれる。このため、電位ｖ３ 。
Ｖ４ トが充分なハイレベルあるいはローレベルに設定
される前に、この電位を２段目の回路で増幅して比較出
力が得られるので、高速でかつ高感度なセンス動作が可
能である。
される前に、この電位を２段目の回路で増幅して比較出
力が得られるので、高速でかつ高感度なセンス動作が可
能である。
なお、との発明は上記実施例に限定されるものてはなく
、第４図に示すように構成しても良い。図において、前
記第２図と同一、１１（酸部には同じ符号を付してその
説明は省略する。すなわち、上記第２図におけるＭＯＳ
）ランジスタＱ３ｙＱ４のダート共通接続点をトラン
ジスタＱ２とＱ４との接続点Ｂ側に接続したものである
。第５図に、ビット線ＢＬ、ＢＬの電位が前記第３図（
、）に示したように変化した場合の各点における電位の
シュミレーション波形を示す。上記シーミレージョン波
形かられかるように、このような構成においても前記実
施例とほぼ同様な効果が得られる。
、第４図に示すように構成しても良い。図において、前
記第２図と同一、１１（酸部には同じ符号を付してその
説明は省略する。すなわち、上記第２図におけるＭＯＳ
）ランジスタＱ３ｙＱ４のダート共通接続点をトラン
ジスタＱ２とＱ４との接続点Ｂ側に接続したものである
。第５図に、ビット線ＢＬ、ＢＬの電位が前記第３図（
、）に示したように変化した場合の各点における電位の
シュミレーション波形を示す。上記シーミレージョン波
形かられかるように、このような構成においても前記実
施例とほぼ同様な効果が得られる。
以上説明したようにこの発明によれば、高速でかつ高感
度なセンス動作が可能なセンス回路が得られる。
度なセンス動作が可能なセンス回路が得られる。
第１図は従来のセンス回路を示す図、第２図はこの発明
の一実施例に係るセンス回路を示す図、第３図は上記第
２図の回路の動作を説明するだめのシュミレーション波
形図、第４図および第５図はそれぞれこの発明の他の実
施例を説明するための回路図およびシュミレーション波
形図である。 ＱｔｐＱｚ・・・第１．第２差動入力ＭＯ８）ランソス
タ、Ｑ３＝Ｑ４・・・第３．第４ ＭＯＳ ）ランジス
タ、Ｑ５・・・ＭＯＳ ）ランジスタ（第１電流源）、
ＱｓｙＱｙ・・・第５．第６ ＭＯＳ ）ランジスタ、
Ｑ９ ｐ Ｑｘｏ−第７．第８ ＭＯＳ ）ランジスタ
、Ｑ８・・・ＭＯＳトランジスタ（第２電流源）、Ｄ。 ・・・出力信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 （ａ） Ｑ間［ｎ＝］−− 昭和 年 月 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１３４１４９号 ２、発明の名称 センス回路 ３ 補正をする渚 事件との関係 特許出願人 （３０’７）東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 ７、補正の内容 （１）明細書の第８頁第６行目に、「反転増幅されるプ
ヒめ上昇する。」とある後に次の文章を追加する。 ［一方、図中５ｏｎ８ 以降のように、ビット線ＢＬの
電位Ｖ、がＶｃｃレベル（５■）一定で訂の電位■１が
低下して行く条件では、接続点Ｂの電位Ｖ４はカレント
ミラー回路の供給電流変化により下降する。」 （２） 図面の第３図（ａ）を別紙図面に示す通り訂正
する。
の一実施例に係るセンス回路を示す図、第３図は上記第
２図の回路の動作を説明するだめのシュミレーション波
形図、第４図および第５図はそれぞれこの発明の他の実
施例を説明するための回路図およびシュミレーション波
形図である。 ＱｔｐＱｚ・・・第１．第２差動入力ＭＯ８）ランソス
タ、Ｑ３＝Ｑ４・・・第３．第４ ＭＯＳ ）ランジス
タ、Ｑ５・・・ＭＯＳ ）ランジスタ（第１電流源）、
ＱｓｙＱｙ・・・第５．第６ ＭＯＳ ）ランジスタ、
Ｑ９ ｐ Ｑｘｏ−第７．第８ ＭＯＳ ）ランジスタ
、Ｑ８・・・ＭＯＳトランジスタ（第２電流源）、Ｄ。 ・・・出力信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 （ａ） Ｑ間［ｎ＝］−− 昭和 年 月 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１３４１４９号 ２、発明の名称 センス回路 ３ 補正をする渚 事件との関係 特許出願人 （３０’７）東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 ７、補正の内容 （１）明細書の第８頁第６行目に、「反転増幅されるプ
ヒめ上昇する。」とある後に次の文章を追加する。 ［一方、図中５ｏｎ８ 以降のように、ビット線ＢＬの
電位Ｖ、がＶｃｃレベル（５■）一定で訂の電位■１が
低下して行く条件では、接続点Ｂの電位Ｖ４はカレント
ミラー回路の供給電流変化により下降する。」 （２） 図面の第３図（ａ）を別紙図面に示す通り訂正
する。
Claims (1)
- 一）４Ｍが共通接続されそれぞれのダートに差動入力信
号が供給される一対の第１導電型第１゜第２差動入力Ｍ
Ｏ３）ランジスタと、第２導電型の第３．第４Ｍ０Ｓト
ランジスタから成り、上記ｍ１．ｔａ２差動入力ＭＯ８
）ランジスタの他端にそれぞｉｌ、電流を供給する第１
カレントミラー回路と、上記第１．第２差動入力ＭＯＳ
トランジスタの共通接続点に配設される第１電流源と、
上記ｈｆｆ １．ｍ ２差動入力ＭＯ８）ラン・クスタ
の他端の電位がそれぞれのｒ−）に供給され、一端が共
通接続される一対の第１導電型第５．第６ＭＯ８）ラン
ジスタと、第２導電型の第７．第８ＭＯ８）ランジスク
から成り、上記第５．第６ＭＯ８）ランジスタの他端に
電流を供給する第２カレントミラー回路と、上記第５．
第６ ＭＯＳ ）ランジスタの共通接続点に配設される
第２電流源とを具備し、上記第５あるいは第６ ＭＯＳ
）ランジスタの他端から出力を得る如く構成したこと
を特徴とするセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134149A JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134149A JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025096A true JPS6025096A (ja) | 1985-02-07 |
Family
ID=15121609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134149A Pending JPS6025096A (ja) | 1983-07-22 | 1983-07-22 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025096A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284487A (ja) * | 1985-10-09 | 1987-04-17 | Nec Corp | 差動増幅器 |
| JPS62157398A (ja) * | 1985-12-28 | 1987-07-13 | Toshiba Corp | 半導体記憶装置 |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
-
1983
- 1983-07-22 JP JP58134149A patent/JPS6025096A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284487A (ja) * | 1985-10-09 | 1987-04-17 | Nec Corp | 差動増幅器 |
| JPS62157398A (ja) * | 1985-12-28 | 1987-07-13 | Toshiba Corp | 半導体記憶装置 |
| JPH0555959B2 (ja) * | 1985-12-28 | 1993-08-18 | Tokyo Shibaura Electric Co | |
| JPS63222386A (ja) * | 1987-03-12 | 1988-09-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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