JP2806530B2 - 基準電圧源 - Google Patents
基準電圧源Info
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- JP2806530B2 JP2806530B2 JP63205828A JP20582888A JP2806530B2 JP 2806530 B2 JP2806530 B2 JP 2806530B2 JP 63205828 A JP63205828 A JP 63205828A JP 20582888 A JP20582888 A JP 20582888A JP 2806530 B2 JP2806530 B2 JP 2806530B2
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- Japan
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- mos transistor
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- operational amplifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基準電圧源、特に、電子時計，卓上時算機
等、低消費電力が要求される回路に適用される基準電圧
源に関する。
等、低消費電力が要求される回路に適用される基準電圧
源に関する。
従来、この種の基準電圧源の基本構成は、第４図に示
す様に、演算増幅器３の出力４とＰ型MOSトランジスタ
のドレイン９との間に位相補償用コンデンサ６を接続し
ており、Ｐ型MOSトランジスタのドレイン９の出力を基
準電圧源としていた。
す様に、演算増幅器３の出力４とＰ型MOSトランジスタ
のドレイン９との間に位相補償用コンデンサ６を接続し
ており、Ｐ型MOSトランジスタのドレイン９の出力を基
準電圧源としていた。
演算増幅器３は全帰還増幅器となっており、入力端子
１の電圧が変化せずドレイン９に出力されることを基本
としている。
１の電圧が変化せずドレイン９に出力されることを基本
としている。
上述した従来の技術電圧源は、電源電圧に電圧降下が
生じた場合、その電圧降下に応じた大きな電圧変動をも
つという欠点がある。
生じた場合、その電圧降下に応じた大きな電圧変動をも
つという欠点がある。
第４図，及び第５図（ａ），（ｂ）を参照して上記現
象を説明する。
象を説明する。
電源７の電源電圧VDDが第５図（ａ）の様な電圧降下
を起した場合、その瞬間Ｐ型MOSトランジスタのゲート
・ソース間電圧が低下し、位相補償用コンデンサ６を介
した基準電圧源の出力９も第５図（ｂ）のVOUTの様に低
下する。このため、演算増幅器３の非反転入力端子２の
電位が低下し、演算増幅器３の出力４も低下し、Ｐ型MO
Sトランジスタのゲート・ソース間電圧は電源電圧降下
以前の値になり、基準電圧源の出力９も定常値に回復す
る。
を起した場合、その瞬間Ｐ型MOSトランジスタのゲート
・ソース間電圧が低下し、位相補償用コンデンサ６を介
した基準電圧源の出力９も第５図（ｂ）のVOUTの様に低
下する。このため、演算増幅器３の非反転入力端子２の
電位が低下し、演算増幅器３の出力４も低下し、Ｐ型MO
Sトランジスタのゲート・ソース間電圧は電源電圧降下
以前の値になり、基準電圧源の出力９も定常値に回復す
る。
次に、電源７の電源電圧がVDDまで回復する瞬間、Ｐ
型MOSトランジスタのゲート・ソース間電圧が定常値以
上になるため、ドレイン電圧がVDD側に引張られ、同時
に負荷容量CLに電荷がチャージされ、基準電圧源の出力
９もVDDまで急激に上昇する。
型MOSトランジスタのゲート・ソース間電圧が定常値以
上になるため、ドレイン電圧がVDD側に引張られ、同時
に負荷容量CLに電荷がチャージされ、基準電圧源の出力
９もVDDまで急激に上昇する。
その後、低電流源10によって負荷容量CLが放電され、
基準電圧源の出力９の電圧VOUTは定常値におちつく。
基準電圧源の出力９の電圧VOUTは定常値におちつく。
また、電子時計，卓上計算機等、特に低消費電力が要
求される回路では、低電流源10に流せる電流が小さいた
め、上記現象が起った場合、基準電圧源の出力９の電圧
VOUTが定常値まで回復するのに時間がかかるという欠点
がある。
求される回路では、低電流源10に流せる電流が小さいた
め、上記現象が起った場合、基準電圧源の出力９の電圧
VOUTが定常値まで回復するのに時間がかかるという欠点
がある。
本発明の基準電圧源は、第１の電源とMOSトランジス
タのソースを接続し、前記MOSトランジスタのドレイン
と第２の電源の間に定電流源を接続し、演算増幅器の出
力と前記MOSトランジスタのゲートを接続し、前記演算
増幅器の出力と前記MOSトランジスタのソースの間にコ
ンデンサを接続し、前記演算増幅器の一方の入力端子と
前記MOSトランジスタのドレインを接続し、前記演算増
幅器の他方の端子に基準電圧を与えたときの前記MOSト
ランジスタのドレインを出力とすることを含んで構成さ
れる。
タのソースを接続し、前記MOSトランジスタのドレイン
と第２の電源の間に定電流源を接続し、演算増幅器の出
力と前記MOSトランジスタのゲートを接続し、前記演算
増幅器の出力と前記MOSトランジスタのソースの間にコ
ンデンサを接続し、前記演算増幅器の一方の入力端子と
前記MOSトランジスタのドレインを接続し、前記演算増
幅器の他方の端子に基準電圧を与えたときの前記MOSト
ランジスタのドレインを出力とすることを含んで構成さ
れる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図
の詳細回路図で、入力段，差動段，出力段の３段構成の
一般的な演算増幅器である。
の詳細回路図で、入力段，差動段，出力段の３段構成の
一般的な演算増幅器である。
出力段はＰ型MOSトランジスタP3,及び定電流源I2で構
成され、電源電圧VDDの電圧降下をΔVDDとすると、Ｐ型
MOSトランジスタP3のゲート・ソース間電圧の電圧降下
ΔVGSP3は、 と表わせる。ここで、CCは位相補償用コンデンサ、CN,
及びCPはＮ型MOSトランジスタN1,及びＰ型MOSトランジ
スタP1のドレンイン浮遊容量、またCGSP3はＰ型MOSトラ
ンジスタP3のゲート・ソース間オーバー・ラップ容量で
ある。
成され、電源電圧VDDの電圧降下をΔVDDとすると、Ｐ型
MOSトランジスタP3のゲート・ソース間電圧の電圧降下
ΔVGSP3は、 と表わせる。ここで、CCは位相補償用コンデンサ、CN,
及びCPはＮ型MOSトランジスタN1,及びＰ型MOSトランジ
スタP1のドレンイン浮遊容量、またCGSP3はＰ型MOSトラ
ンジスタP3のゲート・ソース間オーバー・ラップ容量で
ある。
しかるに、CC≫CNであるためΔVGSP3≒０［Ｖ］とな
り、第３図（ｂ）に示す様に電源電圧VDDがΔVDD電圧降
下してもΔVGSP3の変動は無視出来るため、Ａ点におけ
る演算増幅器の出力変動ΔVOUTは零となる。
り、第３図（ｂ）に示す様に電源電圧VDDがΔVDD電圧降
下してもΔVGSP3の変動は無視出来るため、Ａ点におけ
る演算増幅器の出力変動ΔVOUTは零となる。
また、従来例の説明で述べた様な電源電圧が降下し、
その後VDDに回復する際については、Ｐ型MOSトランジス
タP3のゲートと電源VDDの間に位相補償用コンデンサCC
が接続されているためP3トランジスタのゲート・ソース
間電圧の上昇は、従来例に比べて極力小さくなる。
その後VDDに回復する際については、Ｐ型MOSトランジス
タP3のゲートと電源VDDの間に位相補償用コンデンサCC
が接続されているためP3トランジスタのゲート・ソース
間電圧の上昇は、従来例に比べて極力小さくなる。
その結果、P3トランジスタのドレイン電圧の上昇も小
さく、負荷容量CLにチャージされる電荷も減少するため
第３図（ｂ）に示す様に、Ａ点における出力電圧VOUTの
上昇は激減し、かつ定常値まで回復する時間も短縮され
る。
さく、負荷容量CLにチャージされる電荷も減少するため
第３図（ｂ）に示す様に、Ａ点における出力電圧VOUTの
上昇は激減し、かつ定常値まで回復する時間も短縮され
る。
以上、本発明では、電源電圧VDDの変動によってP3ト
ランジスタのドレイン電圧が変動しても、電源とP3トラ
ンジスタの間に接続した位相補償用コンデンサの効果に
より、P3トランジスタのゲート・ソース間電圧の変動を
おさえることができるため、従来例に比べて、P3トラン
ジスタに流れる電流変動を極力小さくすることが出来、
定電流源I2とのバランスが保て、演算増幅器の出力変動
ΔVOUTを、おさえることができる。
ランジスタのドレイン電圧が変動しても、電源とP3トラ
ンジスタの間に接続した位相補償用コンデンサの効果に
より、P3トランジスタのゲート・ソース間電圧の変動を
おさえることができるため、従来例に比べて、P3トラン
ジスタに流れる電流変動を極力小さくすることが出来、
定電流源I2とのバランスが保て、演算増幅器の出力変動
ΔVOUTを、おさえることができる。
以上説明したように本発明は、演算増幅器の出力とＰ
型MOSトランジスタのソースとの間に位相補償用コンデ
ンサを接続することにより、電源電圧の変動に対し、演
算増幅器の出力変動をおさえることが出来、後段の負荷
に対し、安定した基準電圧源となるという効果がある。
型MOSトランジスタのソースとの間に位相補償用コンデ
ンサを接続することにより、電源電圧の変動に対し、演
算増幅器の出力変動をおさえることが出来、後段の負荷
に対し、安定した基準電圧源となるという効果がある。
第１図は、本発明の一実施例の回路図、第２図は第１図
の詳細回路図、第３図（ａ），（ｂ）は第１図に示す基
準電圧源と動作を示す波形図、第４図は従来の一例を示
す回路図、第５図（ａ），（ｂ）は第４図の動作を示す
波形図である。 1,2……演算増幅器の入力端子、３……演算増幅器、４
……演算増幅器の出力端子、5,8,9……それぞれＰ型MOS
トランジスタのゲート，ソース，ドレイン、６……位相
補償用コンデンサ、7,13……電源、10……定電流源、11
……負荷容量、12……負荷、 N1,N2……Ｎ型MOSトランジスタ、P1,P2,P3……Ｐ型MOS
トランジスタ、I0,I1,I2……定電流源、DZ……ツェナー
・ダイオード、CP,CN……P1,及びN1のドレイン浮遊容
量、CC……位相補償用コンデンサ、CL……負荷容量、Ａ
……演算増幅器の出力。
の詳細回路図、第３図（ａ），（ｂ）は第１図に示す基
準電圧源と動作を示す波形図、第４図は従来の一例を示
す回路図、第５図（ａ），（ｂ）は第４図の動作を示す
波形図である。 1,2……演算増幅器の入力端子、３……演算増幅器、４
……演算増幅器の出力端子、5,8,9……それぞれＰ型MOS
トランジスタのゲート，ソース，ドレイン、６……位相
補償用コンデンサ、7,13……電源、10……定電流源、11
……負荷容量、12……負荷、 N1,N2……Ｎ型MOSトランジスタ、P1,P2,P3……Ｐ型MOS
トランジスタ、I0,I1,I2……定電流源、DZ……ツェナー
・ダイオード、CP,CN……P1,及びN1のドレイン浮遊容
量、CC……位相補償用コンデンサ、CL……負荷容量、Ａ
……演算増幅器の出力。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/56
Claims (1)
- 【請求項１】第１の電源とMOSトランジスタのソースを
接続し、前記MOSトランジスタのドレインと第２の電源
の間に定電流源を接続し、演算増幅器の出力と前記MOS
トランジスタのゲートを接続し、前記演算増幅器の出力
と前記MOSトランジスタのソースの間にコンデンサを接
続し、前記演算増幅器の一方の入力端子と前記MOSトラ
ンジスタのドレインを接続し、前記演算増幅器の他方の
端子に基準電圧を与えたときの前記MOSトランジスタの
ドレインを出力とすることを特徴とする基準電圧源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205828A JP2806530B2 (ja) | 1988-08-18 | 1988-08-18 | 基準電圧源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205828A JP2806530B2 (ja) | 1988-08-18 | 1988-08-18 | 基準電圧源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254316A JPH0254316A (ja) | 1990-02-23 |
| JP2806530B2 true JP2806530B2 (ja) | 1998-09-30 |
Family
ID=16513385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205828A Expired - Fee Related JP2806530B2 (ja) | 1988-08-18 | 1988-08-18 | 基準電圧源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806530B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675008B2 (ja) | 2001-09-17 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| JP2005322105A (ja) * | 2004-05-11 | 2005-11-17 | Seiko Instruments Inc | 定電圧出力回路 |
| JP6163310B2 (ja) * | 2013-02-05 | 2017-07-12 | エスアイアイ・セミコンダクタ株式会社 | 定電圧回路及びアナログ電子時計 |
-
1988
- 1988-08-18 JP JP63205828A patent/JP2806530B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254316A (ja) | 1990-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |