JP6163310B2 - 定電圧回路及びアナログ電子時計 - Google Patents

Description

本発明は、安定した定電圧が得られる定電圧回路及びその定電圧回路を備えたアナログ電子時計に関する。

アナログ電子時計のブロック図を図２に示す。アナログ電子時計は、半導体装置８１と、水晶８０と、電池８３と、モーター８２で構成される。半導体装置８１は、水晶８０が接続される発振回路８１１と、分周回路８１２と、それらを駆動する定電圧ＶＲＥＧを出力する定電圧回路８１０と、モーター８２を駆動する出力回路で構成される。

アナログ電子時計は、電池交換を極力少なくすることを求められるために、半導体装置８１は消費電流を少なくする必要がある。半導体装置８１の消費電流を少なくする方法として、定電圧回路８１０の動作電流を少なくすることや、定電圧回路８１０を間欠動作すること、などが提案されている（例えば、特許文献１参照）。

図６は、従来の定電圧回路のブロック図である。従来の定電圧回路は、基準電圧Ｖｒｅｆを発生させる基準電圧回路２２と、差動増幅回路２３と、出力トランジスタ１０と、帰還回路２１と、コンデンサで構成する保持回路４０と、スイッチ回路５０を備えている。

従来の定電圧回路は、出力トランジスタ１０のゲート電圧を保持する保持回路４０を備え、差動増幅回路２３などを間欠動作させることによって消費電力を少なくしている。信号Φ１によって、差動増幅回路２３や帰還回路２１の動作を停止し、スイッチ回路５０をオフする。このとき、出力トランジスタ１０のゲート電圧は、保持回路４０によって、スイッチ回路５０がオフする前の電圧を保持する。負荷電流が大きく変動しない限り、定電圧回路は、定電圧ＶＲＥＧを出力することが出来る。

特開２０００−２９８５２３号公報

しかしながら、上述のような消費電流を削減した従来の定電圧回路は、差動増幅回路２３の過渡応答特性が悪いので、負荷電流が大きく変動した場合、出力電圧を維持することが出来ない。例えば、アナログ電子時計のモーターが駆動され、電池電圧が急激に降下する。そのとき、差動増幅回路２３の過渡応答特性が悪いので、出力トランジスタ１０のゲート・ソース間電圧が小さくなって、定電圧ＶＲＥＧも変動してしまう。そして、定電圧ＶＲＥＧが発振回路８１１の発振停止電圧ＶＤＯＳよりも低くなると、発振回路８１１は、安定性を損ない、発振が停止する可能性がある。

本発明は、上記課題に鑑みてなされたものであり、低消費電流であって、電池電圧が変動しても安定した定電圧が得られる定電圧回路を提供する。

本発明の定電圧回路は、上記課題を解決するために以下のような構成とした。
差動増幅回路と出力トランジスタのゲートの間に接続された第一スイッチ回路と、出力トランジスタのゲートと出力端子の間に第二スイッチ回路を介して接続された第一保持回路と、出力トランジスタのゲートと電源端子の間に第三スイッチ回路を介して接続された第二保持回路と、を備え、第一制御信号によって差動増幅回路と第一スイッチ回路を間欠動作し、第二制御信号によって第二スイッチ回路をオンし第三スイッチ回路をオフする第一制動作モードと、第一制御信号によって差動増幅回路と第一スイッチ回路をオンし、第二制御信号によって第二スイッチ回路をオフし第三スイッチ回路をオンする第二制動作モードと、を有することを特徴とする定電圧回路。

本発明によれば、低消費電流かつ安定動作する定電圧回路を提供することができる。従って、電池寿命の長いアナログ電子時計を提供することが出来る。

第１の実施形態の定電圧回路を示す回路図である。 アナログ電子時計のブロック図である。 アナログ電子時計路の動作説明図である。 アナログ電子時計路の動作説明図である。 第２の実施形態の定電圧回路の回路図である。 従来の定電圧回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。
［第１の実施形態］
図２は、アナログ電子時計のブロック図である。半導体装置８１と、水晶８０と、電池８３と、モーター８２で構成される。半導体装置８１は、水晶８０が接続される発振回路８１１と、分周回路８１２と、それらを駆動する定電圧ＶＲＥＧを出力する定電圧回路８１０と、モーター８２を駆動する出力回路で構成される。

ここで、アナログ電子時計は、電源Ｖｄｄを基準として動作する。従って、以下、回路は全て電源Ｖｄｄを基準として説明する。
発振回路８１１は、外付けの水晶８０を安定した周波数で発振させ、一定の周波数のクロック信号を出力する。分周回路８１２は、発振回路８１１のクロック信号を分周して、必要な周波数の信号を出力する。出力回路は、分周回路８１２の信号によってモーター８２を駆動する。

図１は、第１の実施形態の定電圧回路の回路図である。
定電圧回路８１０は、基準電圧回路２２と、差動増幅回路２３と、スイッチ回路５０と、出力トランジスタ１０と、帰還回路２１と、保持回路である容量４０及び６０とスイッチ回路５１〜５２を備えている。

基準電圧回路２２は、基準電圧Ｖｒｅｆを発生させる。帰還回路２１は、出力端子の電圧ＶＲＥＧを分圧して帰還電圧ＶＦＢを出力する。差動増幅回路２３は、基準電圧Ｖｒｅｆと帰還電圧ＶＦＢが等しくなるように、出力トランジスタ１０のゲートに電圧Ｖ１を出力する。また、差動増幅回路２３や帰還回路２１は、信号Φ１によってオンオフ制御される。スイッチ回路５０は、差動増幅回路２３に同期して、信号Φ１によってオンオフ制御される。

保持回路は、出力トランジスタ１０のゲートと出力端子の間に接続された容量４０と、出力トランジスタ１０のゲートと電源端子Ｖｓｓの間に接続された容量６０と、スイッチ回路５１〜５２で構成される。保持回路は、スイッチ回路５０がオフしたとき、その前の出力トランジスタ１０のゲートの電圧Ｖ１を保持する。
定電圧回路８１０は、差動増幅回路２３の動作電流を低減する、差動増幅回路２３や帰還回路２１を信号Φ１によって間欠動作することによって、消費電流の低減を実現する。

次に、本実施の形態の定電圧回路の動作について説明をする。
信号Φ１と信号Φ２がともにＨｉｇｈレベルとき、定電圧回路８１０は通常のボルテージレギュレータとして動作する。信号Φ１がＨｉｇｈレベルなので、差動増幅回路２３や帰還回路２１は動作し、スイッチ回路５０はショートして差動増幅回路２３の出力端子は出力トランジスタ１０のゲートに接続される。信号Φ２もＨｉｇｈレベルなので、スイッチ回路５１がオープンして、スイッチ回路５２がショートして、保持回路は容量６０が有効になっている。

信号Φ１と信号Φ２がともにＬｏｗレベルとき、定電圧回路８１０はボルテージレギュレータとしての動作は停止し、低消費電流状態にある。信号Φ１がＬｏｗレベルなので、差動増幅回路２３や帰還回路２１は動作を停止し、スイッチ回路５０がオープンして、差動増幅回路２３の出力端子は出力トランジスタ１０のゲートと遮断される。信号Φ２もＬｏｗレベルなので、スイッチ回路５１はショートして、スイッチ回路５２はオープンして、保持回路は容量４０が有効になる。

次に、アナログ電子時計に本実施形態の定電圧回路を使用した場合の動作を説明する。 図３は、アナログ電子時計の動作のタイミングチャートである。電圧ＶＤＤは接地電圧、電圧ＶＤＯＳは発振回路８１１の発振停止電圧、電圧ＶＲＥＧは定電圧回路８１０の出力電圧、電圧ＶＳＳは電源電圧を示している。

アナログ電子時計は、期間ｔ１〜ｔ２、ｔ３〜ｔ４のようにモーターパルスを出力する期間（モーター動作モード）と、それ以外の期間（ノーマル動作モード）とに大別でき、一定間隔で２つの期間を繰り返す。信号Φ１は、間欠動作を制御する信号である。信号Φ１は、例えば、モーター動作モードは定電圧ＶＲＥＧの安定化のためＨｉｇｈレベルとなり、ノーマル動作モードに連続的にＨｉｇｈレベルとＬｏｗレベルを繰り返し、低消費電流動作を行なう。信号Φ２は、動作モードを切り替える信号である。信号Φ２は、例えば、モーター動作モードではＨｉｇｈレベル、ノーマル動作モードではＬｏｗレベルとなるように制御する。

ノーマル動作モードは、信号Φ１は適当な間隔とデューティでＨｉｇｈレベルとＬｏｗレベルを繰り返し、信号Φ２はＬｏｗレベルである。従って、定電圧回路８１０は、間欠動作を行なう。また、保持回路は容量４０が有効になるので、定電圧回路８１０は、差動増幅回路２３や帰還回路２１は動作を停止しても、定電圧ＶＲＥＧを出力することが出来る。

モーター動作モードは、信号Φ１と信号Φ２がともにＨｉｇｈレベルであり、定電圧回路８１０は、容量６０が有効の状態で、通常のボルテージレギュレータとして動作する。モーター動作モードでは、モーター８２の負荷電流と電池８３の内部抵抗の積で決まる電圧分だけ電池電圧｜ＶＳＳ｜が低下し、出力トランジスタ１０のソース電圧がＶＤＤ側に上昇する。このとき、容量６０のカップリング動作により、出力トランジスタ１０のゲート電圧もＶＤＤ側に上昇するため、出力トランジスタ１０のゲート・ソース間電圧は一定に保持される。従って、定電圧回路８１０は、定電圧ＶＲＥＧを一定に保持することができる（図３の期間ｔ１〜ｔ２）。

以上説明したように、モーター動作モードにおいても、定電圧回路８１０は安定して定電圧ＶＲＥＧを出力することが出来るので、発振回路８１１の発振出力の安定化を可能とする。

図４は、動作モードの切替えにおける詳細なタイミングチャートである。
保持回路の容量４０と容量６０を切替える際に、差動増幅回路２３や帰還回路２１が動作していることが定電圧回路の安定動作を保証するので、セットアップ時間ｔＳＵ１、ｔＳＵ４を確保する必要がある。

また、モーター動作モードに入る前に確実に定電圧回路が容量４０から容量６０に切替わっていることが定電圧回路の安定動作を保証するので、セットアップ時間ｔＳＵ２を確保する必要がある。同様に、信号Φ２のＨｉｇｈレベルからＬｏｗレベルへの切替えにおいてもセットアップ時間ｔＳＵ３を確保する必要がある。

［第２の実施形態］
図５は、第２の実施形態の定電圧回路の回路図である。第１の実施形態の定電圧回路と同じ構成要素については、同じ符号を付けて、詳細な説明は省略する。
第２の実施形態の定電圧回路は、容量６０をプリチャージするためのプリチャージ回路を備えている。プリチャージ回路は、ボルテージフォロア回路７０とスイッチ回路５３を備えている。ボルテージフォロア回路７０は、出力トランジスタ１０のゲート電圧Ｖ１を入力して、容量６０へ出力する。スイッチ回路５３は、信号Φ２がＬｏｗレベルの時にショートし、Ｈｉｇｈレベルの時にオープンする。

第２の実施形態の定電圧回路は、ノーマル動作モードの時に、スイッチ回路５３をショートして、ボルテージフォロア回路７０によって容量６０を出力トランジスタ１０のゲート電圧Ｖ１にプリチャージする。従って、信号Φ２がＬｏｗレベルからＨｉｇｈレベルになるときに、出力トランジスタ１０のゲート電圧Ｖ１は変動しないので、定電圧回路は定電圧ＶＲＥＧを安定して出力することが出来る。

以上説明したように、第２の実施形態の定電圧回路は、より安定した定電圧ＶＲＥＧを出力することが出来る。
なお、ボルテージフォロア回路７０は、低消費電流化のために新たな信号Φ３によって間欠動作をするように構成しても良い。
更に、定電圧回路８１０は、容量４０にもプリチャージ回路を設けてもよい。

２１ 帰還回路
２３ 差動増幅回路
８１ 半導体装置
８１０ 定電圧回路
８１１ 発振回路
８１２ 分周回路
８１３ 出力制御回路

Claims (4)

1. 所定の間隔で間欠動作することで低消費の電流で動作し、且つ出力端子に一定の電圧を出力する定電圧回路であって、
   前記出力端子に接続された出力トランジスタと、
   前記出力端子の電圧が一定の電圧になるように前記出力トランジスタのゲートを制御する差動増幅回路と、
   前記差動増幅回路と前記出力トランジスタのゲートの間に接続された第一スイッチ回路と、
   前記出力トランジスタのゲートと前記出力端子の間に、第二スイッチ回路を介して接続される第一保持回路と、
   前記出力トランジスタのゲートと電源端子の間に、第三スイッチ回路を介して接続された第二保持回路と、を備え、
   第一制御信号によって前記差動増幅回路と前記第一スイッチ回路を間欠動作し、第二制御信号によって前記第二スイッチ回路をオンし前記第三スイッチ回路をオフすることで前記第一スイッチ回路がオフの時に前記第一保持回路で前記出力トランジスタのゲートの電圧を保持し、前記定電圧回路が低消費電流で動作する第一制動作モードと、
   前記第一制御信号によって前記差動増幅回路と前記第一スイッチ回路をオンし、前記第二制御信号によって前記第二スイッチ回路をオフし前記第三スイッチ回路をオンすることで前記第二保持回路で前記出力トランジスタのゲートとソース間の電圧を保持し、前記定電圧回路が通常のボルテージレギュレータとして動作する第二制動作モードと、を有する
   ことを特徴とする定電圧回路。
2. 前記第二制御信号によって前記第三スイッチ回路がオフしているときに、前記第二保持回路を前記出力トランジスタのゲートとソース間の電圧に設定し、前記第二制御信号によって前記第三スイッチ回路がオンしたときに前記出力トランジスタのゲートとソース間の電圧が変動しないように動作するプリチャージ回路を、備えた
   ことを特徴とする請求項１に記載の定電圧回路。
3. 前記プリチャージ回路は、入力端子が前記出力トランジスタのゲートに接続され、
   出力端子が第四スイッチ回路を介して前記第二保持回路に接続されたボルテージフォロア回路で構成される
   ことを特徴とする請求項２に記載の定電圧回路。
4. 請求項１に記載の定電圧回路から電源を供給される発振回路を備えた半導体装置と、
   前記半導体装置の出力信号によって駆動されるモーターを備えた
   ことを特徴とするアナログ電子時計。

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