KR102182031B1

KR102182031B1 - 정전압 회로 및 아날로그 전자 시계

Info

Publication number: KR102182031B1
Application number: KR1020140012149A
Authority: KR
Inventors: 고타로 와타나베; 마코토 미타니
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2013-02-05
Filing date: 2014-02-03
Publication date: 2020-11-23
Also published as: US9071185B2; TWI584098B; CN103970172B; KR20140100426A; US20140217950A1; JP6163310B2; JP2014153772A; CN103970172A; TW201443604A

Abstract

[과제] 안정된 정전압을 출력하는 아날로그 전자 시계용의 정전압 회로를 제공한다. 저소비 전류로 전지 수명이 긴 아날로그 전자 시계를 제공한다.
[해결 수단] 출력 트랜지스터의 게이트와 출력 단자의 사이에 접속된 제1 전압 유지 회로와, 출력 트랜지스터의 게이트와 접지 단자의 사이에 접속된 제2 전압 유지 회로를 구비하고, 모터가 동작할 때에는 제2 전압 유지 회로가 유효하게 되도록 제어하도록 구성한 정전압 회로.

Description

정전압 회로 및 아날로그 전자 시계{CONSTANT VOLTAGE CIRCUIT AND ANALOG ELECTRONIC CLOCK}

본 발명은, 안정된 정전압이 얻어지는 정전압 회로 및 그 정전압 회로를 구비한 아날로그 전자 시계에 관한 것이다.

아날로그 전자 시계의 블럭도를 도 2에 도시한다. 아날로그 전자 시계는, 반도체 장치(81)와, 수정(80)과, 전지(83)와, 모터(82)로 구성된다. 반도체 장치(81)는, 수정(80)이 접속되는 발진 회로(811)와, 분주 회로(812)와, 그들을 구동하는 정전압(VREG)을 출력하는 정전압 회로(810)와, 모터(82)를 구동하는 출력 회로(813)로 구성된다.

아날로그 전자 시계는, 전지 교환을 최대한 줄이는 것이 요구되기 때문에, 반도체 장치(81)는 소비 전류를 줄일 필요가 있다. 반도체 장치(81)의 소비 전류를 줄이는 방법으로서, 정전압 회로(810)의 동작 전류를 줄이는 것이나, 정전압 회로(810)가 간헐 동작하는 것 등이 제안되어 있다(예를 들어, 특허 문헌 1 참조).

도 6은, 종래의 정전압 회로의 블럭도이다. 종래의 정전압 회로는, 기준 전압(Vref)을 발생시키는 기준 전압 회로(22)와, 차동 증폭 회로(23)와, 출력 트랜지스터(10)와, 귀환 회로(21)와, 콘덴서로 구성하는 유지 회로(40)와, 스위치 회로(50)를 구비하고 있다.

종래의 정전압 회로는, 출력 트랜지스터(10)의 게이트 전압을 유지하는 유지 회로(40)를 구비하고, 차동 증폭 회로(23) 등을 간헐 동작시킴으로써 소비 전력을 줄이고 있다. 신호(φ1)에 의해, 차동 증폭 회로(23)나 귀환 회로(21)의 동작을 정지하고, 스위치 회로(50)를 오프한다. 이때, 출력 트랜지스터(10)의 게이트 전압은, 유지 회로(40)에 의해, 스위치 회로(50)가 오프하기 전의 전압을 유지한다. 부하 전류가 크게 변동하지 않는 한, 정전압 회로는, 정전압(VREG)을 출력할 수 있다.

일본국 특허 공개 2000-298523호 공보

그러나, 상기 서술과 같은 소비 전류를 삭감한 종래의 정전압 회로는, 차동 증폭 회로(23)의 과도 응답 특성이 나쁘므로, 부하 전류가 크게 변동한 경우, 출력 전압을 유지할 수 없다. 예를 들어, 아날로그 전자 시계의 모터가 구동되어, 전지 전압이 급격하게 강하한다. 그때, 차동 증폭 회로(23)의 과도 응답 특성이 나쁘므로, 출력 트랜지스터(10)의 게이트·소스간 전압이 작아지고, 정전압(VREG)도 변동해 버린다. 그리고, 정전압(VREG)이 발진 회로(811)의 발진 정지 전압(VDOS)보다 낮아지면, 발진 회로(811)는, 안정성을 해쳐, 발진이 정지할 가능성이 있다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 저소비 전류이며, 전지 전압이 변동해도 안정된 정전압이 얻어지는 정전압 회로를 제공한다.

본 발명의 정전압 회로는, 상기 과제를 해결하기 위해 이하와 같은 구성으로 했다.

차동 증폭 회로와 출력 트랜지스터의 게이트의 사이에 접속된 제1 스위치 회로와, 출력 트랜지스터의 게이트와 출력 단자의 사이에 제2 스위치 회로를 개재하여 접속된 제1 유지 회로와, 출력 트랜지스터의 게이트와 전원 단자의 사이에 제3 스위치 회로를 개재하여 접속된 제2 유지 회로를 구비하고, 제1 제어 신호에 의해 차동 증폭 회로와 제1 스위치 회로가 간헐 동작하고, 제2 제어 신호에 의해 제2 스위치 회로를 온하며 제3 스위치 회로를 오프하는 제1 동작 모드와, 제1 제어 신호에 의해 차동 증폭 회로와 제1 스위치 회로를 온하고, 제2 제어 신호에 의해 제2 스위치 회로를 오프하며 제3 스위치 회로를 온하는 제2 동작 모드를 가지는 것을 특징으로 하는 정전압 회로.

본 발명에 의하면, 저소비 전류이고 또한 안정 동작하는 정전압 회로를 제공할 수 있다. 따라서, 전지 수명이 긴 아날로그 전자 시계를 제공할 수 있다.

도 1은 제1 실시 형태의 정전압 회로를 도시하는 회로도이다.
도 2는 아날로그 전자 시계의 블럭도이다.
도 3은 아날로그 전자 시계의 동작 설명도이다.
도 4는 아날로그 전자 시계의 동작 설명도이다.
도 5는 제2 실시 형태의 정전압 회로의 회로도이다.
도 6은 종래의 정전압 회로를 도시하는 회로도이다.

이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.

[제1 실시 형태]

도 2는, 아날로그 전자 시계의 블럭도이다. 반도체 장치(81)와, 수정(80)과, 전지(83)와, 모터(82)로 구성된다. 반도체 장치(81)는, 수정(80)이 접속되는 발진 회로(811)와, 분주 회로(812)와, 그들을 구동하는 정전압(VREG)을 출력하는 정전압 회로(810)와, 모터(82)를 구동하는 출력 회로(813)로 구성된다.

여기서, 아날로그 전자 시계는, 전원(Vdd)을 기준으로서 동작한다. 따라서, 이하, 회로는 모두 전원(Vdd)을 기준으로서 설명한다.

발진 회로(811)는, 외장형의 수정(80)을 안정된 주파수로 발진시켜, 일정한 주파수의 클록 신호를 출력한다. 분주 회로(812)는, 발진 회로(811)의 클록 신호를 분주하여, 필요한 주파수의 신호를 출력한다. 출력 회로(813)는, 분주 회로(812)의 신호에 의해 모터(82)를 구동한다.

도 1은, 제1 실시 형태의 정전압 회로의 회로도이다.

정전압 회로(810)는, 기준 전압 회로(22)와, 차동 증폭 회로(23)와, 스위치 회로(50)와, 출력 트랜지스터(10)와, 귀환 회로(21)와, 유지 회로인 용량(40 및 60)과 스위치 회로(51~52)를 구비하고 있다.

기준 전압 회로(22)는, 기준 전압(Vref)을 발생시킨다. 귀환 회로(21)는, 출력 단자의 전압(VREG)을 분압하여 귀환 전압(VFB)을 출력한다. 차동 증폭 회로(23)는, 기준 전압(Vref)과 귀환 전압(VFB)이 같아지도록, 출력 트랜지스터(10)의 게이트에 전압(V1)을 출력한다. 또, 차동 증폭 회로(23)나 귀환 회로(21)는, 신호(φ1)에 의해 온오프 제어된다. 스위치 회로(50)는, 차동 증폭 회로(23)에 동기하여, 신호(φ1)에 의해 온오프 제어된다.

유지 회로는, 출력 트랜지스터(10)의 게이트와 출력 단자의 사이에 접속된 용량(40)과, 출력 트랜지스터(10)의 게이트와 전원 단자(Vss)의 사이에 접속된 용량(60)과, 스위치 회로(51~52)로 구성된다. 유지 회로는, 스위치 회로(50)가 오프했을 때, 그 전의 출력 트랜지스터(10)의 게이트의 전압(V1)을 유지한다.

정전압 회로(810)는, 차동 증폭 회로(23)의 동작 전류를 저감하는, 차동 증폭 회로(23)나 귀환 회로(21)를 신호(φ1)에 의해 간헐 동작함으로써, 소비 전류의 저감을 실현한다.

다음에, 본 실시 형태의 정전압 회로의 동작에 대해 설명을 한다.

신호(φ1)와 신호(φ2)가 모두 High 레벨일 때, 정전압 회로(810)는 통상의 전압 레귤레이터로서 동작한다. 신호(φ1)가 High 레벨이므로, 차동 증폭 회로(23)나 귀환 회로(21)는 동작하고, 스위치 회로(50)는 쇼트하며 차동 증폭 회로(23)의 출력 단자는 출력 트랜지스터(10)의 게이트에 접속된다. 신호(φ2)도 High 레벨이므로, 스위치 회로(51)가 오픈하고, 스위치 회로(52)가 쇼트하며, 유지 회로는 용량(60)이 유효하게 되어 있다.

신호(φ1)와 신호(φ2)가 모두 Low 레벨일 때 정전압 회로(810)는 전압 레귤레이터로서의 동작은 정지하고, 저소비 전류 상태에 있다. 신호(φ1)가 Low 레벨이므로, 차동 증폭 회로(23)나 귀환 회로(21)는 동작을 정지하고, 스위치 회로(50)가 오픈하며, 차동 증폭 회로(23)의 출력 단자는 출력 트랜지스터(10)의 게이트와 차단된다. 신호(φ2)도 Low 레벨이므로, 스위치 회로(51)는 쇼트하고, 스위치 회로(52)는 오픈하며, 유지 회로는 용량(40)이 유효하게 된다.

다음에, 아날로그 전자 시계에 본 실시 형태의 정전압 회로를 사용한 경우의 동작을 설명한다.

도 3은, 아날로그 전자 시계의 동작의 타이밍 차트이다. 전압(VDD)은 접지 전압, 전압(VDOS)은 발진 회로(811)의 발진 정지 전압, 전압(VREG)은 정전압 회로(810)의 출력 전압, 전압(VSS)은 전원 전압을 나타내고 있다.

아날로그 전자 시계는, 기간(t1~t2, t3~t4)과 같이 모터 펄스를 출력하는 기간(모터 동작 모드)과, 그 이외의 기간(노멀 동작 모드)으로 크게 나눌 수 있고, 일정 간격으로 2개의 기간을 반복한다. 신호(φ1)는, 간헐 동작을 제어하는 신호이다. 신호(φ1)는, 예를 들어, 모터 동작 모드는 정전압(VREG)의 안정화를 위해 High 레벨이 되고, 노멀 동작 모드에 연속적으로 High 레벨과 Low 레벨을 반복하며, 저소비 전류 동작을 행한다. 신호(φ2)는, 동작 모드를 전환하는 신호이다. 신호(φ2)는, 예를 들어, 모터 동작 모드에서는 High 레벨, 노멀 동작 모드에서는 Low 레벨이 되도록 제어한다.

노멀 동작 모드는, 신호(φ1)는 적당한 간격과 듀티로 High 레벨과 Low 레벨을 반복하고, 신호(φ2)는 Low 레벨이다. 따라서, 정전압 회로(810)는, 간헐 동작을 행한다. 또, 유지 회로는 용량(40)이 유효하게 되므로, 정전압 회로(810)는, 차동 증폭 회로(23)나 귀환 회로(21)는 동작을 정지해도, 정전압(VREG)을 출력할 수 있다.

모터 동작 모드는, 신호(φ1)와 신호(φ2)가 모두 High 레벨이며, 정전압 회로(810)는, 용량(60)이 유효한 상태로, 통상의 전압 레귤레이터로서 동작한다. 모터 동작 모드에서는, 모터(82)의 부하 전류와 전지(83)의 내부 저항의 곱으로 결정되는 전압만큼 전지 전압(VSS)이 저하하고, 출력 트랜지스터(10)의 소스 전압이 VDD측에 상승한다. 이때, 용량(60)의 커플링 동작에 의해, 출력 트랜지스터(10)의 게이트 전압도 VDD측에 상승하기 때문에, 출력 트랜지스터(10)의 게이트·소스간 전압은 일정하게 유지된다. 따라서, 정전압 회로(810)는, 정전압(VREG)을 일정하게 유지할 수 있다(도 3의 기간(t1~t2)).

이상 설명한 바와 같이, 모터 동작 모드에 있어서도, 정전압 회로(810)는 안정적으로 정전압(VREG)을 출력할 수 있으므로, 발진 회로(811)의 발진 출력의 안정화를 가능하게 한다.

도 4는, 동작 모드의 전환에 있어서의 상세한 타이밍 차트이다.

유지 회로의 용량(40)과 용량(60)을 전환할 때에, 차동 증폭 회로(23)나 귀환 회로(21)가 동작하고 있는 것이 정전압 회로의 안정 동작을 보증하므로, 셋업 시간(tSU1, tSU4)을 확보할 필요가 있다.

또, 모터 동작 모드에 들어가기 전에 확실하게 정전압 회로가 용량(40)으로부터 용량(60)으로 전환되어 있는 것이 정전압 회로의 안정 동작을 보증하므로, 셋업 시간(tSU2)을 확보할 필요가 있다. 마찬가지로, 신호(φ2)의 High 레벨로부터 Low 레벨로의 전환에 있어서도 셋업 시간(tSU3)을 확보할 필요가 있다.

[제2 실시 형태]

도 5는, 제2 실시 형태의 정전압 회로의 회로도이다. 제1 실시 형태의 정전압 회로와 같은 구성 요소에 대해서는, 같은 부호를 붙이고, 상세한 설명은 생략한다.

제2 실시 형태의 정전압 회로는, 용량(60)을 프리차지하기 위한 프리차지 회로를 구비하고 있다. 프리차지 회로는, 전압 팔로워 회로(70)와 스위치 회로(53)를 구비하고 있다. 전압 팔로워 회로(70)는, 출력 트랜지스터(10)의 게이트 전압(V1)을 입력하고, 용량(60)으로 출력한다. 스위치 회로(53)는, 신호(φ2)가 Low 레벨일 때에 쇼트하고, High 레벨일 때에 오픈한다.

제2 실시 형태의 정전압 회로는, 노멀 동작 모드일 때에, 스위치 회로(53)를 쇼트하고, 전압 팔로워 회로(70)에 의해 용량(60)을 출력 트랜지스터(10)의 게이트 전압(V1)에 프리차지한다. 따라서, 신호(φ2)가 Low 레벨로부터 High 레벨이 될 때, 출력 트랜지스터(10)의 게이트 전압(V1)은 변동하지 않으므로, 정전압 회로는 정전압(VREG)을 안정적으로 출력할 수 있다.

이상 설명한 바와 같이, 제2 실시 형태의 정전압 회로는, 보다 안정된 정전압(VREG)을 출력할 수 있다.

또한, 전압 팔로워 회로(70)는, 저소비 전류화를 위해 새로운 신호(φ3)에 의해 간헐 동작을 하도록 구성해도 된다.

또한, 정전압 회로는, 용량(40)에도 프리차지 회로를 설치해도 된다.

21 귀환 회로
23 차동 증폭 회로
81 반도체 장치
810 정전압 회로
811 발진 회로
812 분주 회로
813 출력 회로

Claims

소정의 간격으로 간헐 동작함으로써 저소비의 전류로 동작하고, 또한 출력 단자에 일정한 전압을 출력하는 정전압 회로로서,
상기 출력 단자에 접속된 출력 트랜지스터와,
상기 출력 단자의 전압이 일정한 전압이 되도록 상기 출력 트랜지스터의 게이트를 제어하는 차동 증폭 회로와,
상기 차동 증폭 회로와 상기 출력 트랜지스터의 게이트의 사이에 접속된 제1 스위치 회로와,
상기 출력 트랜지스터의 게이트와 상기 출력 단자의 사이에, 제2 스위치 회로를 개재하여 접속된 제1 유지 회로와,
상기 출력 트랜지스터의 게이트와 전원 단자의 사이에, 제3 스위치 회로를 개재하여 접속된 제2 유지 회로를 구비하고,
상기 정전압 회로는,
제1 제어 신호에 의해 상기 차동 증폭 회로와 상기 제1 스위치 회로가 간헐 동작하고, 제2 제어 신호에 의해 상기 제2 스위치 회로를 온하며 상기 제3 스위치 회로를 오프하는 제1 동작 모드와,
상기 제1 제어 신호에 의해 상기 차동 증폭 회로와 상기 제1 스위치 회로를 온하고, 상기 제2 제어 신호에 의해 상기 제2 스위치 회로를 오프하며 상기 제3 스위치 회로를 온하는 제2 동작 모드를 가지는 것을 특징으로 하는 정전압 회로.
청구항 1에 있어서,
상기 제3 스위치 회로가 오프되어 있을 때에, 상기 제2 유지 회로를 상기 출력 트랜지스터의 게이트의 전압으로 설정하는 프리차지 회로를 구비한 것을 특징으로 하는 정전압 회로.
청구항 2에 있어서,
상기 프리차지 회로는, 입력 단자가 상기 출력 트랜지스터의 게이트에 접속되고, 출력 단자가 제4 스위치 회로를 개재하여 상기 제2 유지 회로에 접속된 전압 팔로워 회로로 구성되는 것을 특징으로 하는 정전압 회로.
청구항 1에 기재된 정전압 회로로부터 전원이 공급되는 발진 회로를 구비한 반도체 장치와,
상기 반도체 장치의 출력 신호에 의해 구동되는 모터를 구비한 것을 특징으로 하는 아날로그 전자 시계.