TWI584098B - 定電壓電路及類比電子時計 - Google Patents

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Description

定電壓電路及類比電子時計
本發明係關於可取得穩定之定電壓的定電壓電路及具備有其定電壓電路的類比電子時計。
圖2表示類比電子時計之方塊圖。類比電子時計係由半導體裝置81、水晶80、電池83和馬達82所構成。半導體裝置81係由連接水晶80之振盪電路811、分頻電路812、輸出驅動該些之定電壓VREG之定電壓電路810，和驅動馬達82之輸出電路813所構成。
類比電子時計為了達到極力減少電池交換，半導體裝置81必須減少消耗電流。就以減少半導體裝置81之消耗電流的方法而言，提案有減少定電壓電路810之動作電流，或使定電壓電路810間歇動作等(例如，參照專利文獻1)。
圖6為以往之定電壓電路的方塊圖。以往之定電壓電路具備有使基準電壓Vref產生之基準電壓電路22、差動放大電路23、輸出電晶體10、回饋電路21、由 電容器所構成之保持電路40和開關電路50。
以往之定電壓電路具備保持輸出電晶體10之閘極電壓的保持電路40，藉由使差動放大電路23等間歇動作而減少消耗電力。藉由訊號Φ1停止差動放大電路23或回饋電路21之動作，使開關電路50斷開。此時，輸出電晶體10之閘極電壓藉由保持電路40保持開關電路50斷開之前的電壓。只要負載電流不產生顯著變動，定電壓電路可以輸出定電壓VREG。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2000-298523號公報
但是，刪減掉上述般之消耗電流的以往的定電壓電路因差動放大電路23之過渡響應特性差，故於負載電流產生明顯變動之時，就無法維持輸出電壓。例如，類比電子時計之馬達被驅動，電池電壓急劇下降。此時，因差動放大電路23之過渡響應特性差，故輸出電晶體10之閘極‧源極間電壓變小，定電壓VREG也變動。然後，當定電壓VREG低於振盪電路811之振盪停止電壓VDOS時，振盪電路811有危及穩定性，使振盪停止之可能性。
本發明係鑒於該些問題點，提供低消耗電 流，即使電池電壓變動亦可以取得穩定之定電壓的定電壓電路。
本發明之定電壓電路為了解決上述課題，構成下述般。
為一種定電壓電路，具備：第一開關電路，其係被連接於差動放大電路和輸出電晶體之閘極之間；第一保持電路，其係經第二開關電路而被連接於輸出電晶體之閘極和輸出端子之間；及第二保持電路，其係經第三開關電路而被連接於輸出電晶體之閘極和電源端子之間，具有：第一動作模式，其係藉由第一控制訊號使差動放大電路和第一開關電路間歇動作，藉由第二控制訊號使第二開關電路接通且使第三開關電路斷開；和第二動作模式，其係藉由第一控制訊號使差動放大電路和第一開關電路接通，藉由第二控制訊號使第二開關電路斷開且使第三開關電路接通。
若藉由本發明，可以提供低消耗電流且穩定動作之定電壓電路。因此，可以提供電池壽命長的類比電子時計。
21‧‧‧回饋電路
23‧‧‧差動放大電路
81‧‧‧半導體裝置
810‧‧‧定電壓電路
811‧‧‧振盪電路
812‧‧‧分頻電路
813‧‧‧輸出電路
圖1表示第1實施型態之定電壓電路的電路圖。
圖2為類比電子時計之方塊圖。
圖3為類比電子時計之動作說明圖。
圖4為類比電子時計之動作說明圖。
圖5表示第2實施型態之定電壓電路的電路圖。
圖6為表示以往之定電壓電路的電路圖。
以下，參照圖面說明本發明之實施型態。
[第1實施型態]
圖2為類比電子時計之方塊圖。由半導體裝置81、水晶80、電池83和馬達82所構成。半導體裝置81係由連接水晶80之振盪電路811、分頻電路812、輸出驅動該些之定電壓VREG之定電壓電路810，和驅動馬達82之輸出電路813所構成。
在此，類比電子時計係以接地端子VDD為基準而進行動作。因此，以下，電路全部以接地端子VDD為基準而進行說明。
振盪電路811係以穩定之頻率使外接的水晶80振盪，輸出一定頻率之時脈訊號。分頻電路812係對振盪電路811之時脈訊號進行分頻，輸出所需之頻率的訊號。輸出電路813係藉由分頻電路812之訊號而驅動馬達82。
圖1表示第1實施型態之定電壓電路的電路 圖。
定電壓電路810具備基準電壓電路22、差動放大電路23、開關電路50、輸出電晶體10、回饋電路21、作為保持電路的電容40及60和開關電路51~52。
基準電壓電路22係使基準電壓Vref產生。回饋電路21係對輸出端子之電壓VREG進行分壓而輸出回饋電壓VFB。差動放大電路23係以基準電壓Vref和回饋電壓VFB相等之方式，對輸出電晶體10之閘極輸出電壓V1。再者，差動放大電路23或回饋電路21係藉由訊號Φ1控制接通斷開。開關電路50係與差動放大電路23同步而藉由訊號Φ1而控制接通斷開。
保持電路係由被連接於輸出電晶體10之閘極和輸出端子之間的電容40，和被連接於輸出電晶體10之閘極和電源端子VSS之間的電容60，和開關電路51~52所構成。保持電路係於開關電路50斷開之時，保持之前的輸出電晶體10之閘極之電壓V1。
定電壓電路810係降低差動放大電路23之動作電流，藉由訊號Φ1使差動放大電路23或回饋電路21間歇動作，來實現降低消耗電流。
接著，針對本實施型態之定電壓電路之動作予以說明。
訊號Φ1和訊號Φ2皆為High位準之時，定電壓電路810係當作通常之電壓調節器而動作。因訊號Φ1為High位準，故差動放大電路23或回饋電路21動作，開關電路 50短路而差動放大電路23之輸出端子被連接於輸出電晶體10之閘極。因訊號Φ2也為High位準，故開關電路51開路，開關電路52短路，而保持電路係電容60生效。
訊號Φ1和訊號Φ2皆為Low位準之時，定電壓電路810停止當作通常之電壓調節器之動作，成為低消費電流狀態。因訊號Φ1為Low位準，故差動放大電路23或回饋電路21停止動作，開關電路50開路而差動放大電路23之輸出端子與被輸出電晶體10之閘極被阻斷。因訊號Φ2也為Low位準，故開關電路51短路，開關電路52開路，而保持電路係電容40生效。
接著，說明類比電子時計使用本實施型態之定電壓電路之時的動作。
圖3為類比電子時計之動作的時序圖。在圖3中，VDD表示接地端子VDD之電壓，電壓VDOS表示振盪電路811之振盪停止電壓，電壓VREG表示定電壓電路810之輸出電壓，VSS表示電源端子VSS之電壓。
類比電子時計可以大致分成期間t1~t2、t3~t4般輸出馬達脈衝之期間(馬達動作模式)，和除此之外的期間(正常動作模式)，以一定間隔重複兩個期間。訊號Φ1為控制間歇動作之訊號。例如，因馬達動作模式為定電壓VREG之穩定化，故訊號Φ1成為High位準，在正常動作模式連續性地重複High位準和Low位準，進行低消耗電流動作。訊號Φ2為切換動作模式之訊號。訊號Φ2係控制成例如在馬達動作模式中成為High位準，在 正常動作模式中成為Low位準。
正常動作模式係訊號Φ1以適當之間隔和能率重複High位準和Low位準，訊號Φ2為Low位準。因此，定電壓電路810進行間歇動作。再者，保持電路因電容40生效，故即使停止差動放大電路23或回饋電路21，定電壓電路810亦可以輸出定電壓VREG。
馬達動作模式係訊號Φ1和訊號Φ2皆為High位準，定電壓電路810係在電容60生效之狀態下，當作通常之電壓調節器而動作。在馬達動作模式中，僅以馬達82之負載電流和電池83之內部電阻之積所決定之電壓量，則使得電源電壓｜VSS｜下降，輸出電晶體10之源極電壓上升至接地端子VDD之電壓側。此時，因藉由電容60之耦合動作，輸出電晶體10之閘極電壓也上升至接地端子VDD之電壓側，故輸出電晶體10之閘極‧源極間電壓被保持於一定。因此，定電壓電路810可以將定電壓VREG保持在一定(圖3之期間t1~t2)。
如上述說明般，即使在馬達動作模式中，因定電壓電路810可以穩定地輸出定電壓VREG，故可使振盪電路811之振盪輸出穩定化。
圖4為動作模式之切換中之詳細的時序圖。
於切換保持電路之電容40和電容60之時，因差動放大電路23或回饋電路21動作保證定電壓電路之穩定動作，故必須確保設定裝設時間tSU1、tSU4。
再者，因於進入馬達動作模式之前，定電壓 電路確實從電容40切換至電容60，保證定電壓電路之穩定動作，故必須確保設定裝設時間tSU2。同樣，即使在從訊號Φ2之High位準切換至Low位準，也必須確保設定裝設時間tSU3。
[第2實施型態]
圖5表示第2實施型態之定電壓電路的電路圖。針對與第1實施型態之定電壓電路相同之構成要素，賦予相同符號，省略詳細說明。
第2實施型態之定電壓電路具備有用以對電容60進行充電之預充電電路。預充電電路具備有電壓跟隨器電路70和開關電路53。電壓跟隨器電路70係輸入輸出電晶體10之閘極電壓V1，輸出至電容60。開關電路53係於訊號Φ2為Low位準之時短路，於High位準之時開路。
第2實施型態之定電壓電路於正常動作模式之時，使開關電路53短路，藉由電壓跟隨器電路70，將電容60預充電至輸出電晶體10之閘極電壓V1。因此，於訊號Φ2從Low位準成為High位準之時，輸出電晶體10之閘極電壓V1不會變動，故定電壓電路可以穩定地輸出定電壓VREG。
如上述說明般，第2實施型態之定電壓電路可以輸出更穩定之定電壓VREG。
並且，即使電壓跟隨器電路70為了低消耗電流化構成藉由新的訊號Φ3進行間歇動作亦可。
並且，定電壓電路即使在電容40也設置預充電電路亦可。
10‧‧‧輸出電晶體
21‧‧‧回饋電路
22‧‧‧基準電壓電路
23‧‧‧差動放大電路
40‧‧‧電容
50‧‧‧開關電路
51‧‧‧開關電路
52‧‧‧開關電路
60‧‧‧電容

Claims (4)

  1. 一種定電壓電路，藉由在既定間隔進行間歇動作而以低消耗電流動作，並且對輸出端子輸出一定的電壓，該定電壓電路之特徵為具備：輸出電晶體，其係被連接於上述輸出端子；回饋電路，其係對上述輸出端子之電壓進行分壓而朝向差動放大電路輸出；上述差動放大電路，其係控制上述輸出電晶體之閘極，以使上述輸出端子之電壓成為一定之電壓；第一開關電路，其係被連接於上述差動放大電路和上述輸出電晶體之閘極之間；第一保持電路，其係經第二開關電路而被連接於上述輸出電晶體之閘極和上述輸出端子之間；及第二保持電路，其係經第三開關電路而被連接於上述輸出電晶體之閘極和電源端子之間，上述定電壓電路具有：第一動作模式，其係藉由第一控制訊號使上述回饋電路和上述差動放大電路和上述第一開關電路間歇動作，藉由第二控制訊號使上述第二開關電路接通且使上述第三開關電路斷開；和第二動作模式，其係藉由上述第一控制訊號使上述回饋電路和上述差動放大電路和上述第一開關電路接通，藉由上述第二控制訊號使上述第二開關電路斷開且使上述第三開關電路接通。
  2. 如申請專利範圍第1項所記載之定電壓電路，其中具備有預充電電路，其係於上述第三開關電路斷開之時，將上述第二保持電路設定成上述輸出電晶體之閘極之電壓。
  3. 如申請專利範圍第2項所記載之定電壓電路，其中上述預充電電路係輸入端子被連接於上述輸出電晶體之閘極，由輸出端子經第四開關電路被連接於上述第二保持電路之電壓跟隨器電路所構成。
  4. 一種類比電子時計，其特徵為具備：半導體裝置，其具備有從如申請專利範圍第1項所記載之定電壓電路供給電源的振盪電路；和馬達，其係藉由上述半導體裝置之輸出訊號而被驅動。
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