JP6054755B2 - 定電圧回路及びアナログ電子時計 - Google Patents

Description

本発明は、消費電力を低減した定電圧回路及びアナログ電子時計に関する。

アナログ電子時計のブロック図を図３に示す。アナログ電子時計は、半導体装置１と、水晶２と、電池３と、モーター４で構成される。半導体装置１は、水晶２が接続される発振回路１１と、分周回路１２と、それらを駆動する定電圧Ｖｒｅｇを出力する定電圧回路１０と、モーター４を駆動する出力回路１３で構成される。

アナログ電子時計は、電池交換を極力少なくすることを求められるために、半導体装置１は消費電流を少なくする必要がある。消費電流を少なくするひとつの方法として、消費電流の少ない定電圧回路１０が提案されている（特許文献１参照）。

図４は、従来の定電圧回路のブロック図である。従来の定電圧回路１０は、基準電圧Ｖｒｅｆを発生させる基準電圧回路１０１と、差動増幅回路１０２と、出力トランジスタ１０３と、分圧回路１０４と、コンデンサで構成する保持回路１０５と、スイッチ回路１０６を備えている。

従来の定電圧回路は、出力トランジスタ１０３のゲート電圧を保持する保持回路１０５を備え、差動増幅回路１０２などを間欠動作させることによって消費電力を少なくしている。信号Φ１によって、差動増幅回路１０２の動作を停止し、スイッチ回路１０６をオフする。このとき、出力トランジスタ１０３のゲート電圧は、保持回路１０５によって、スイッチ回路１０６がオフする前の電圧を保持する。負荷電流が大きく変動しない限り、定電圧回路１０は、定電圧Ｖｒｅｇを出力することが出来る。

特開２０００−２９８５２３号公報

しかしながら、従来の定電圧回路は、負荷電流が大きく変動した場合、出力電圧を維持することが出来ない。すなわち、スイッチ回路１０６がオフしているときに電池電圧が急激に降下すると、出力トランジスタ１０３のゲート・ソース間電圧が小さくなるため、定電圧Ｖｒｅｇも変動してしまう。そして、定電圧Ｖｒｅｇが発振回路１１の発振停止電圧ＶＤＯＳよりも低くなると、発振回路１１は、安定性を損ない、発振が停止する可能性がある。

本発明は、これらの問題点に鑑みてなされたものであり、モーター動作期間に電池電圧変動が発生しても安定した定電圧が得られる定電圧出力回路を提供する。

出力端子と電源端子の間に接続された出力トランジスタと、出力端子と接地端子の間に接続され、出力端子の出力電圧を分圧して帰還電圧を出力する分圧回路と、基準電圧を出力する基準電圧回路と、所定の信号によってオンオフが切替えられ、入力される基準電圧と帰還電圧に基づいて出力トランジスタのゲートの電圧を制御する差動増幅回路と、差動増幅回路の出力端子に接続され、所定の信号によってオンオフするスイッチ回路と、出力トランジスタのゲートと電源端子の間に接続される、直列に接続された抵抗と容量を備えた電圧保持回路と、を備えたことを特徴とする定電圧回路。

一定の周波数のクロック信号を出力する発振回路と、発振回路の出力するクロック信号を分周して、必要な周波数の信号を出力する分周回路と、分周回路の出力する信号に応じてモーターを駆動する出力回路と、少なくとも発振回路と分周回路に電圧を供給する上述の定電圧回路と、を備えたことを特徴とするアナログ電子時計。

本発明によれば、低消費電流かつ安定動作する定電圧回路を提供することができる。従って、電池寿命の長いアナログ電子時計を提供することが出来る。

本実施形態の定電圧回路のブロック図である。 本実施形態の定電圧回路の他の例を示すブロック図である。 アナログ電子時計のブロック図である。 従来の定電圧回路のブロック図である。

以下、本発明の実施形態を、図面を参照して説明する。
図３は、アナログ電子時計のブロック図である。アナログ電子時計は、半導体装置１と、水晶２と、電池３と、モーター４で構成される。半導体装置１は、水晶２が接続される発振回路１１と、分周回路１２と、それらを駆動する定電圧Ｖｒｅｇを出力する定電圧回路１０と、モーター４を駆動する出力回路１３で構成される。

ここで、アナログ電子時計は、電源Ｖｄｄを基準として動作する。従って、以下、回路は全て電源Ｖｄｄを基準として説明する。
発振回路１１は、外付けの水晶２を安定した周波数で発振させ、一定の周波数のクロック信号を出力する。分周回路１２は、発振回路１１のクロック信号を分周して、必要な周波数の信号を出力する。出力回路１３は、分周回路１２の信号によってモーター４を駆動する。

図１は、本実施形態の定電圧回路のブロック図である。定電圧回路１０は、基準電圧回路１０１と、差動増幅回路１０２と、出力トランジスタ１０３と、分圧回路１０４と、保持回路１１５と、スイッチ回路１０６を備えている。

基準電圧回路１０１は、基準電圧Ｖｒｅｆを発生させる。分圧回路１０４は、出力端子の電圧Ｖｒｅｇを分圧して帰還電圧ＶＦＢを出力する。差動増幅回路１０２は、基準電圧Ｖｒｅｆと帰還電圧ＶＦＢが等しくなるように、出力トランジスタ１０３のゲートに電圧Ｖｓを出力する。また、差動増幅回路１０２は、信号Φ１によってオンオフ制御される。スイッチ回路１０６は、差動増幅回路１０２に同期して、信号Φ１によってオンオフ制御される。保持回路１１５は、例えば直列に接続された抵抗とコンデンサからなり、出力トランジスタ１０３のゲートと電源端子Ｖｓｓの間に接続される。保持回路１１５は、スイッチ回路１０６がオフしたとき、その前の電圧Ｖｓを保持する。

定電圧回路１０は、差動増幅回路１０２が信号Φ１によってオンオフ制御されることによって、消費電流の低減を実現する。

次に、本実施の形態の定電圧回路１０の動作について説明をする。
スイッチ１０６がオンしているとき、定電圧回路１０は、通常のボルテージレギュレータとして動作する。保持回路１１５は、定電圧回路１０が安定動作するように、位相補償回路として機能する。

スイッチ１０６がオフしているとき、保持回路１１５はスイッチ１０６がオフ前の電圧Ｖｓを保持する。そして、出力トランジスタ１０３は、電圧Ｖｓによってゲートが制御され、定電圧Ｖｒｅｇを出力する。
このとき、例えばモーター４を駆動することによって電源電圧ＶｓｓがＶｄｄ側に変動すると、定電圧回路１０は以下のような動作をする。

出力トランジスタ１０３のゲート電圧Ｖｓは、電源電圧ＶｓｓがＶｄｄ側に変動すると、保持回路１１５を介して影響を受けてＶｄｄ側に変動する。従って、出力トランジスタ１０３は、ゲート・ソース間電圧が一定に保たれるので、そのドレイン電流は一定である。この結果、定電圧回路１０は、電源変動の影響を受けずに、一定の定電圧Ｖｒｅｇを出力することが出来る。
以上説明したように、定電圧回路１０は、保持回路１１５を備えることにより、低消費電流かつ安定動作が可能となる。

図２は、本実施形態の定電圧回路の他の例を示すブロック図である。
図２に示すように、保持回路は保持回路１２５のように構成しても良く、分圧回路は分圧回路１２４のように構成しても良い。
なお、アナログ電子時計は電源Ｖｄｄを基準として説明したが、電源Ｖｓｓが基準であれば、それに応じて同様に効果が得られる。

１ 半導体装置
１０ 定電圧回路
１１ 発振回路
１２ 分周回路
１３ 出力回路
１０１ 基準電圧回路
１０２ 差動増幅回路
１０４ 分圧回路
１１５ 保持回路
１２４ 分圧回路
１２５ 保持回路

Claims (2)

1. 出力端子と電源端子の間に接続された出力トランジスタと、
   前記出力端子と接地端子の間に接続され、前記出力端子の出力電圧を分圧して帰還電圧を出力する分圧回路と、
   基準電圧を出力する基準電圧回路と、
   所定の信号によってオンオフが切替えられ、入力される前記基準電圧と前記帰還電圧に基づいて前記出力トランジスタのゲートの電圧を制御する差動増幅回路と、
   前記差動増幅回路の出力端子に接続され、前記所定の信号によってオンオフするスイッチ回路と、
   前記出力トランジスタのゲートと前記電源端子の間に接続される、直列に接続された抵抗と容量を備えた電圧保持回路と、
   を備えたことを特徴とする定電圧回路。
2. 一定の周波数のクロック信号を出力する発振回路と、
   前記発振回路の出力するクロック信号を分周して、必要な周波数の信号を出力する分周回路と、
   前記分周回路の出力する信号に応じてモーターを駆動する出力回路と、
   少なくとも前記発振回路と前記分周回路に電圧を供給する請求項１に記載の定電圧回路と、
   を備えたことを特徴とするアナログ電子時計。

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