JP2012043105A - 定電圧回路及びそれを用いた水晶発振回路 - Google Patents

Abstract

【課題】定電圧の出力電圧を可変する機能を確実に発揮できる定電圧回路及びそれを用いた水晶発振回路を提供する。
【解決手段】定電圧回路２４が定電圧の出力電圧ＶＯＵＴを可変して高くする場合、基準電圧ＶＲＥＦが高く制御されることにより、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧が高くなる。さらに、基準電圧ＶＲＥＦが高く制御され、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６のドレイン電流が多くなることにより、ＰＭＯＳトランジスタ１６のソース・ドレイン間電圧が高くなる。よって、ＰＭＯＳトランジスタ１６のソース電圧である定電圧の出力電圧ＶＯＵＴが確実に高くなる。
【選択図】図１

Description

本発明は、定電圧の出力電圧を可変する定電圧回路及びそれを用いた水晶発振回路に関する。

従来の定電圧回路について説明する。図７は、従来の定電圧回路を示す図である。
ここでの定電圧回路５１は、定電圧の出力電圧ＶＯＵＴを可変する。定電圧回路５１は、制御信号Ｂｕｐがローレベルに制御される通常時、所望の定電圧の出力電圧ＶＯＵＴを出力する。また、定電圧回路５１は、制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時、通常時の電圧値よりも高い電圧値の定電圧の出力電圧ＶＯＵＴを出力する。

［制御信号Ｂｕｐがローレベルに制御される通常時］基準電圧回路５２は基準電圧ＶＲＥＦを出力する。アンプ５３の非反転入力端子と反転入力端子とはイマジナリショートしているので、ＰＭＯＳトランジスタ５５のゲート電圧及びドレイン電圧は基準電圧ＶＲＥＦになる。また、ＮＭＯＳトランジスタ５６のゲート電圧は基準電圧ＶＲＥＦになり、基準電圧ＶＲＥＦに基づき、ＮＭＯＳトランジスタ５６はドレイン電流を流す。このドレイン電流はＰＭＯＳトランジスタ５５に流れる。

ここで、ＰＭＯＳトランジスタ５５は、ゲート電圧及びドレイン電圧である基準電圧ＶＲＥＦとＮＭＯＳトランジスタ５６のドレイン電流（ＰＭＯＳトランジスタ５５のドレイン電流）とに基づき、ソース・ドレイン間電圧を発生させる。ＰＭＯＳトランジスタ５５のソース・ドレイン間電圧と基準電圧ＶＲＥＦが加算された電圧が、定電圧回路５１の出力電圧ＶＯＵＴとして出力される。

［制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時］
ＮＭＯＳトランジスタ５８がオンするので、ＮＭＯＳトランジスタ５６だけでなくてＮＭＯＳトランジスタ５７もドレイン電流を流す。これらのドレイン電流はＰＭＯＳトランジスタ５５に流れ、ＰＭＯＳトランジスタ５５のドレイン電流が多くなる。

よって、ＰＭＯＳトランジスタ５５のソース・ドレイン間電圧が高くなるので、定電圧回路５１の出力電圧ＶＯＵＴも高くなる。（例えば、特許文献１参照）。

特開２００８−０５２５４６号公報

しかし、従来の技術では、ＰＭＯＳトランジスタ５５に高いドライブ能力が仕様上必要になると、Ｂｕｐ時にＰＭＯＳトランジスタ５５のソース・ドレイン間電圧が高くなりにくくなり、出力電圧ＶＯＵＴも高くなりにくくなる。つまり、定電圧回路５１が、定電圧の出力電圧ＶＯＵＴを可変する機能を発揮しにくくなる。

本発明は、上記課題に鑑みてなされ、定電圧の出力電圧を可変する機能を確実に発揮できる定電圧回路及びそれを用いた水晶発振回路を提供する。

本発明は、上記課題を解決するため、定電圧の出力電圧を可変する定電圧回路において、ソースは電源端子に接続され、ドレインは定電圧回路の出力端子及び第二ＰＭＯＳトランジスタのソースに接続される第一ＰＭＯＳトランジスタと、前記第二ＰＭＯＳトランジスタと、ソースは接地端子に接続される第一ＮＭＯＳトランジスタと、定電圧回路が前記定電圧の出力電圧を可変して高くする場合、基準電圧を高く制御する基準電圧回路と、非反転入力端子は前記第二ＰＭＯＳトランジスタのゲートとドレインと前記第一ＮＭＯＳトランジスタのドレインとに接続され、反転入力端子は前記基準電圧回路の出力端子及び前記第一ＮＭＯＳトランジスタのゲートに接続され、出力端子は前記第一ＰＭＯＳトランジスタのゲートに接続されるアンプと、を備えることを特徴とする定電圧回路を提供する。

本発明では、定電圧回路が定電圧の出力電圧を可変して高くする場合、基準電圧が高く制御されることにより、第二ＰＭＯＳトランジスタのゲート電圧及びドレイン電圧が高くなる。さらに、基準電圧が高く制御され、第一ＮＭＯＳトランジスタ及び第二ＰＭＯＳトランジスタのドレイン電流が多くなることにより、第二ＰＭＯＳトランジスタのソース・ドレイン間電圧が高くなる。よって、第二ＰＭＯＳトランジスタのソース電圧である定電圧の出力電圧が確実に高くなるので、定電圧回路は定電圧の出力電圧を可変する機能を確実に発揮できる。

本実施形態の定電圧回路を示す概略図である。 本実施形態の定電圧回路の基準電圧回路の一例を示す回路図である。 本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。 本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。 本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。 本実施形態の定電圧回路を用いた水晶発振回路を示す回路図である。 従来の定電圧回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。
まず、定電圧回路の構成について説明する。図１は、本実施形態の定電圧回路を示す概略図である。

定電圧回路２４は、ＰＭＯＳトランジスタ１５〜１６、ＮＭＯＳトランジスタ１８、アンプ２２、及び、基準電圧回路２３を備える。また、定電圧回路２４は、電源端子、接地端子、制御端子、及び、出力端子を備える。

アンプ２２の非反転入力端子は、ＰＭＯＳトランジスタ１６のゲートとドレインとＮＭＯＳトランジスタ１８のドレインとに接続され、反転入力端子は、基準電圧回路２３の出力端子及びＮＭＯＳトランジスタ１８のゲートに接続され、出力端子は、ＰＭＯＳトランジスタ１５のゲートに接続される。ＰＭＯＳトランジスタ１５のソースは、電源端子に接続され、ドレインは、定電圧回路２４の出力端子及びＰＭＯＳトランジスタ１６のソースに接続される。ＮＭＯＳトランジスタ１８のソースは、接地端子に接続される。制御端子の制御信号Ｂｕｐは、基準電圧回路２３を制御する。

次に、定電圧回路２４の動作について説明する。
ここでの定電圧回路２４は、定電圧の出力電圧ＶＯＵＴを可変する。定電圧回路２４は、制御信号Ｂｕｐがローレベルに制御される通常時、所望の定電圧の出力電圧ＶＯＵＴを出力する。また、定電圧回路２４は、制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時、通常時の電圧値よりも高い電圧値の定電圧の出力電圧ＶＯＵＴを出力する。

［制御信号Ｂｕｐがローレベルに制御される通常時］
基準電圧回路２３は電圧値Ｖの基準電圧ＶＲＥＦを出力する。アンプ２２の非反転入力端子と反転入力端子とはイマジナリショートしているので、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧は電圧値Ｖの基準電圧ＶＲＥＦになる。また、ＮＭＯＳトランジスタ１８のゲート電圧は電圧値Ｖの基準電圧ＶＲＥＦになり、電圧値Ｖの基準電圧ＶＲＥＦに基づき、ＮＭＯＳトランジスタ１８はドレイン電流を流す。このドレイン電流はＰＭＯＳトランジスタ１６に流れる。

ここで、ＰＭＯＳトランジスタ１６は、ゲート電圧及びドレイン電圧である電圧値Ｖの基準電圧ＶＲＥＦとＮＭＯＳトランジスタ１８のドレイン電流（ＰＭＯＳトランジスタ１６のドレイン電流）とに基づき、ソース・ドレイン間電圧を発生させる。このＰＭＯＳトランジスタ１６のソース・ドレイン間電圧と電圧値Ｖの基準電圧ＶＲＥＦとが加算されると、定電圧回路２４によって出力される出力電圧ＶＯＵＴが算出される。

［制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時］
基準電圧回路２３は電圧値（ｂ×Ｖ）の基準電圧ＶＲＥＦを出力する。すると、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧は電圧値Ｖから電圧値（ｂ×Ｖ）に高くなる。また、ＮＭＯＳトランジスタ１８のゲート電圧が電圧値Ｖから電圧値（ｂ×Ｖ）に高くなった分、ＮＭＯＳトランジスタ１８のドレイン電流が多くなり、ＰＭＯＳトランジスタ１６のドレイン電流も多くなる。

よって、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧が高くなり、また、ＰＭＯＳトランジスタ１６のソース・ドレイン間電圧が高くなるので、出力電圧ＶＯＵＴも高くなる。

ここで、出力電圧ＶＯＵＴは、図１に示すように、ＮＭＯＳトランジスタ１８のソース・ドレイン間電圧とＰＭＯＳトランジスタ１６のソース・ドレイン間電圧との合計電圧である。Ｂｕｐ時において、ＮＭＯＳトランジスタ１８のドレイン電流が多くなるので、ＮＭＯＳトランジスタ１８のソース・ドレイン間電圧が高くなり、また、ＰＭＯＳトランジスタ１６のドレイン電流も多くなるので、ＰＭＯＳトランジスタ１６のソース・ドレイン間電圧も高くなることにより、出力電圧ＶＯＵＴも高くなっている。つまり、出力電圧ＶＯＵＴは、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６の両方のドライブ能力に依存している。

次に、基準電圧回路２３について説明する。図２は、本実施形態の定電圧回路の基準電圧回路の一例を示す回路図である。図３は、本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。

［制御信号Ｂｕｐがローレベルに制御される通常時］
可変電流源２６は電流値Ｉの電流を流す。この可変電流源２６の電流は、ＰＭＯＳトランジスタ１１〜１２によるカレントミラー回路により、所定のミラー比に従い、飽和結線されるＮＭＯＳトランジスタ１７のドレインに供給され、基準電圧ＶＲＥＦをＮＭＯＳトランジスタ１７のドレインに発生させる。

［制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時］
可変電流源２６は電流値（ａ×Ｉ）の電流を流す。すると、可変電流源２６の電流が電流値Ｉから電流値（ａ×Ｉ）に多くなった分、基準電圧ＶＲＥＦも高くなる。

ここで、可変電流源２６は、例えば、図３に示すように、デプレッション型ＮＭＯＳトランジスタ３１〜３２及びＮＭＯＳトランジスタ３３で構成される。制御信号Ｂｕｐがローレベルに制御される場合、ＮＭＯＳトランジスタ３３はオフするので、デプレッション型ＮＭＯＳトランジスタ３２のみが電流源として機能する。制御信号Ｂｕｐがハイレベルに制御される場合、ＮＭＯＳトランジスタ３３はオンするので、デプレッション型ＮＭＯＳトランジスタ３１〜３２の両方が電流源として機能する。

次に、他の基準電圧回路２３について説明する。図４は、本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。図５は、本実施形態の定電圧回路の基準電圧回路の他の例を示す回路図である。

［制御信号Ｂｕｐがローレベルに制御される通常時］
電流源２１は電流値Ｉの電流を流す。この電流源２１の電流は、ＰＭＯＳトランジスタ１１〜１２によるカレントミラー回路により、所定のミラー比に従い、飽和結線されるＮＭＯＳトランジスタ１７のドレインに供給され、基準電圧ＶＲＥＦをＮＭＯＳトランジスタ１７のドレインに発生させる。ここで、ＰＭＯＳトランジスタ１３はオフするので、電流源２５は電流をＮＭＯＳトランジスタ１７のドレインに流さない。

［制御信号Ｂｕｐがハイレベルに制御されるＢｕｐ時］
ＰＭＯＳトランジスタ１３はオンするので、電流源２５の電流はＮＭＯＳトランジスタ１７のドレインに供給される。つまり、電流源２１及び電流源２５の両方の電流が、ＮＭＯＳトランジスタ１７のドレインに供給され、基準電圧ＶＲＥＦをＮＭＯＳトランジスタ１７のドレインに発生させる。ＮＭＯＳトランジスタ１７のドレインに供給される電流が多くなった分、基準電圧ＶＲＥＦも高くなる。

ここで、電流源２５は、例えば、図５に示すように、ＰＭＯＳトランジスタ１４で構成される。制御信号Ｂｕｐがローレベルに制御される場合、ＰＭＯＳトランジスタ１３はオフするので、ＰＭＯＳトランジスタ１４は電流源として機能しない。制御信号Ｂｕｐがハイレベルに制御される場合、ＰＭＯＳトランジスタ１３はオンするので、ＰＭＯＳトランジスタ１４はＰＭＯＳトランジスタ１１のドレイン電流に基づいたドレイン電流を流し、ＰＭＯＳトランジスタ１４は電流源として機能する。

このようにすると、定電圧回路２４が定電圧の出力電圧ＶＯＵＴを可変して高くする場合、基準電圧ＶＲＥＦが高く制御されることにより、ＰＭＯＳトランジスタ１６のゲート電圧及びドレイン電圧が高くなる。さらに、基準電圧ＶＲＥＦが高く制御され、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６のドレイン電流が多くなることにより、ＰＭＯＳトランジスタ１６のソース・ドレイン間電圧が高くなる。よって、ＰＭＯＳトランジスタ１６のソース電圧である定電圧の出力電圧ＶＯＵＴが確実に高くなるので、定電圧回路２４は定電圧の出力電圧ＶＯＵＴを可変する機能を確実に発揮できる。

上記のような定電圧回路２４は、水晶発振回路に適用されることができる。この水晶発振回路について説明する。図６は、本実施形態の定電圧回路を用いた水晶発振回路を示す回路図である。

抵抗４１とインバータ４２と水晶振動子４３とは、容量４４の一端と容量４５の一端との間で並列接続される。容量４４及び容量４５の他端は、接地端子に接続される。インバータ４２の電源端子は、定電圧回路２４の出力端子に接続され、接地端子は水晶発振回路の接地端子に接続される。

水晶振動子４３は発振する。その発振をインバータ４２は増幅する。また、その発振を抵抗４１及び容量４４〜４５は安定化させる。定電圧回路２４は、インバータ４２に、定電圧の出力電圧ＶＯＵＴをインバータ４２の電源電圧として供給する。

このようにすると、インバータ４２は電源電圧ＶＤＤよりも低い出力電圧ＶＯＵＴで動作するので、インバータ４２の動作時の消費電流が少なくなる。

また、インバータ４２は電源電圧ＶＤＤでなくて出力電圧ＶＯＵＴで動作するので、電源電圧ＶＤＤの変動による水晶発振回路の発振周波数の変動が少なくなる。

また、水晶発振回路の発振起動時に、制御信号Ｂｕｐがハイレベルに制御され、インバータ４２の電源電圧である出力電圧ＶＯＵＴが高く制御されることにより、発振起動が確実に行なわれ、また、発振起動時から発振周波数が安定する時までの時間が短くなる。

また、前述のように、出力電圧ＶＯＵＴは、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６の両方のドライブ能力に依存している。ここで、製造工程においてインバータ４２のＮＭＯＳトランジスタ（図示せず）及びＰＭＯＳトランジスタ（図示せず）がばらついても、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６も同様にばらつくことにより、インバータ４２の電源電圧である定電圧回路２４の出力電圧ＶＯＵＴも同様にばらつく。よって、製造工程でのばらつきは相殺される。

１５〜１６ ＰＭＯＳトランジスタ
１８ ＮＭＯＳトランジスタ
２２ アンプ
２３ 基準電圧回路
２４ 定電圧回路

Claims (7)

1. 定電圧の出力電圧を可変する定電圧回路において、
   ソースは電源端子に接続され、ドレインは定電圧回路の出力端子及び第二ＰＭＯＳトランジスタのソースに接続される第一ＰＭＯＳトランジスタと、
   前記第二ＰＭＯＳトランジスタと、
   ソースは接地端子に接続される第一ＮＭＯＳトランジスタと、
   定電圧回路が前記定電圧の出力電圧を可変して高くする場合、基準電圧を高く制御する基準電圧回路と、
   非反転入力端子は前記第二ＰＭＯＳトランジスタのゲートとドレインと前記第一ＮＭＯＳトランジスタのドレインとに接続され、反転入力端子は前記基準電圧回路の出力端子及び前記第一ＮＭＯＳトランジスタのゲートに接続され、出力端子は前記第一ＰＭＯＳトランジスタのゲートに接続されるアンプと、
   を備えることを特徴とする定電圧回路。
2. 前記基準電圧回路は、
   可変電流源と、
   前記可変電流源から電流を供給される、飽和結線される第二ＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項１記載の定電圧回路。
3. 前記可変電流源は、
   スイッチと、
   ゲートは接地端子に接続され、ソースは前記スイッチを介して接地端子に接続される第一デプレッション型ＮＭＯＳトランジスタと、
   ゲートは接地端子に接続され、ソースは接地端子に接続される第二デプレッション型ＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項２記載の定電圧回路。
4. 前記基準電圧回路は、
   第一電流源と、
   第二電流源と、
   前記第一電流源から電流を供給される、または、前記第一電流源及び前記第二電流源の両方から電流を供給される、飽和結線される第二ＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項１記載の定電圧回路。
5. 前記基準電圧回路は、
   前記第一電流源から電流を入力され、所定のミラー比に従い、前記第二ＮＭＯＳトランジスタのドレインに電流を供給するカレントミラー回路、
   をさらに備えることを特徴とする請求項４記載の定電圧回路。
6. 前記第二電流源は、
   ゲートは前記カレントミラー回路にカレントミラー接続され、ソースはスイッチを介して電源端子に接続され、ドレインは前記第二ＮＭＯＳトランジスタのゲート及びドレインに接続される第三ＰＭＯＳトランジスタ、
   を備えることを特徴とする請求項５記載の定電圧回路。
7. 水晶発振回路において、
   発振する水晶振動子と、
   前記水晶振動子の発振を増幅するインバータと、
   前記インバータに、前記定電圧の出力電圧を前記インバータの電源電圧として供給する請求項１〜６のいずれか１つに記載の定電圧回路と、
   を備えることを特徴とする水晶発振回路。

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