JP2012134615A - 発振装置および該発振装置を具備したクロック発生装置、半導体装置、ならびに電子装置 - Google Patents

Abstract

【課題】過渡的な電力消費をしないピークホールド回路（あるいはボトムホールド回路）を用いることで、無駄な電力消費を抑えるとともに、ノイズの発生を抑えて発振特性の悪化を防止することが可能な発振装置技術を提供。
【解決手段】基準電圧を発生する定電圧発生回路４と、駆動電圧または駆動電流によって発振する発振回路１と、発振回路１の出力である発振信号のピークレベルを検出して出力するピークホールド回路２と、定電圧発生回路４で発生された基準電圧ＶＲＥＦとピークホールド回路２で出力されたピークレベルＰＨに応じて駆動電圧または駆動電流を増減させて発振回路１の電源端子ＶＲに入力するレギュレータ３からなる。ピークホールド回路２は定電流で動作し過渡的な電力を消費しない構成となっている。なお、ピークホールド回路２の代わりにボトムホールド回路を用いても良い。
【選択図】図１

Description

本発明は、発振回路技術に係り、特に、水晶振動子などを用いた発振回路の発振動作による消費電力を低減するとともに、ノイズの発生を抑えることによって発振特性の悪化を防止した発振装置、および該発振装置を具備したクロック発生装置、さらにそれらを用いた半導体装置、ならびにこれらを用いた腕時計や携帯用電話、ＰＤＡ（Personal Digital Assistance）、コンピュータ端末などの電子装置に関するものである。例えば、本発明に係る発振装置は、時計やカレンダー機能を有するリアルタイムクロックシステム、マイクロプロセッサなどのシステムクロック信号を発生させるクロック発生回路、通信機などに使用する基準クロック発生回路などの各種クロック発生装置に適用できる。

携帯用電話やコンピュータ端末などの電子装置には、水晶振動子を用いた水晶発振装置が広く用いられている。水晶発振装置に関する従来技術として、例えば、特開２００６−１２１４７７号公報（特許文献１）には、製造ばらつきや周囲環境の変動あるいは電源投入時の発振状態の変動に応じて最適な発振余裕度の確保を自動で行いながら、定常発振時の消費電力を少なくでき、かつ、構成や調整が簡単な発振装置を提供することを目的とし、そのために、水晶発振回路の出力振幅の変化に応じて出力パルス幅が変化するインバータを設け、このインバータから出力されるパルス信号のパルス幅（デューティー比）の変化を監視することで、水晶発振回路の発振信号の振幅を検出し、この検出結果に基づいて水晶発振回路の出力振幅が飽和する直前の状態になるように水晶発振回路の駆動電圧を制御する構成が開示されている。以下、特許文献１に記載された発振装置の構成を図面を用いて説明する。

図８−Ａは、上記特開２００６−１２１４７７号公報（特許文献１）の発振装置の全体構成を説明するための図であり、図８−Ｂは水晶発振回路の概要を示す模式図である。

特許文献１に記載の発振装置は、図８−Ａに示すように、水晶発振回路８１の出力振幅を入力して、その出力振幅の変化に応じて出力パルス幅が変化するインバータ回路８４を設け、このインバータ回路８４から出力されるパルス信号のパルス幅（デューティー比）の変化を監視することで、水晶発振回路８１の発振信号の振幅を検出し、この検出結果に基づき、水晶発振回路８１の出力振幅が飽和する直前の状態になるよう、水晶発振回路８１の駆動電圧ＶＯＳＣを制御する構成としている。

より詳細には、インバータ回路８４のパルス振幅をレベル変換回路８５によりレベル変換した後、ローパスフィルタ８６でその積分値を求め、その積分値と、振幅飽和時の出力レベル（ローパスフィルタ８６の積分値）よりも僅かに低いレベルである基準電圧ＶＲＥＦとを差動増幅器８７へ入力し、インバータ回路８４出力（積分値）が基準電圧ＶＲＥＦよりも低い場合は、ＰＭＯＳトランジスタ８８のゲートを低げて水晶発振回路８１の駆動電圧ＶＯＳＣを上昇させて、水晶発振回路８１の出力振幅を大きくし、また、インバータ回路８４出力の積分値が基準電圧ＶＲＥＦよりも高い場合にはＰＭＯＳトランジスタ８８のゲートを上昇させて駆動電圧ＶＯＳＣを下げ、水晶発振回路８１の出力振幅を小さくするようにしている。８２はインバータ回路８４とレベル変換回路８５とローパスフィルタ８６からなる振幅検出回路、８３は差動増幅器８７とＰＭＯＳトランジスタ８８からなる変圧回路、８９は安定化容量である。

水晶発振回路８１は、一般的に、図８−Ｂ（後述の特許文献２の第３図参照）に示すように、エンハンスメント型ＰチャンネルＭＯＳトランジスタＱｐとエンハンスメント型ＮチャンネルＭＯＳトランジスタＱｎからなるインバータＣＩ、および水晶振動子Ｘ、負荷容量ＣＧ、ＣＤ、帰還抵抗ＲＦを有している。ＶＯＳＣは水晶発振回路の駆動電圧（電源電圧）、ＳＯは水晶発振回路の出力信号（発振信号）である。

特許文献１に記載の発振装置では、上述したように、水晶発振回路８１から出力された発振信号ＳＯは振幅検出回路８２のインバータ回路８４に入力されている。

インバータ回路８４は、一般的に、電源電圧ＶＯＳＣまたはＧＮＤ電圧間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されており、入力信号がＰＭＯＳトランジスタとＮＭＯＳトランジスタの共通ゲートに入力され、インバータからの出力信号（発振信号）が該ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続点から得られる。

この構成において、入力信号が電源電圧ＶＯＳＣまたはＧＮＤ電圧のいずれかであれば電流はほとんど流れない。しかしＰＭＯＳトランジスタとＮＭＯＳトランジスタの両トランジスタが同時にＯＮする中間電位の信号が入力された場合、インバータ回路８４には貫通電流と呼ばれる電流が流れてしまう。

水晶発振回路８１による出力信号（発振信号）ＳＯは一般に正弦波であり、電源ＶＯＳＣとＧＮＤの間の中間電位である期間がほとんどを占める。このような正弦波をロジック回路であるインバータ回路８４で受けると、正弦波の周期で間欠あるいは増減して流れる貫通電流が流れて過度に電力消費してしまうという問題を生じやすい。

また、周期的に間欠あるいは増減する電力消費することで、インバータ回路８４や水晶発振回路８１の電源電圧であるＶＯＳＣなどに周期的なノイズを発生させることがあり、それが原因で発振特性に悪影響を与えるという問題も生じやすい。特に発振信号のジッタ特性を悪化させる原因になりやすい。

また、インバータ回路８４は、正弦波である発振信号を入力し、振幅となる発振回路８１の電源であるＶＯＳＣ電圧とＧＮＤレベルの間をフルスイングする矩形波のパルス信号を出力する。このパルス信号は立ち上がり、立ち下り時間が速いため高調波成分を多く含んでおり、また振幅が大きいためノイズ源となりやすく、デバイス内での配線の寄生容量カップリングや電磁界結合などによって発振回路８１の電源であるＶＯＳＣなどにノイズの影響を及ぼし、前述した貫通電流と同様の問題を生じることがある。

特開２００６−１２１４７７号公報（特許文献１）にはレベル変換回路８５の詳細な回路は示されていないが、インバータ回路８４の出力信号を受けていくつかのロジックゲート素子やスイッチ素子を介してレベル信号に変換していることは想像に難くない。

このように、ノイズ発生原因になりやすい矩形波のパルス信号を扱うロジック回路、あるいは、発振回路８１や変圧回路８３などのいわゆるアナログ回路は、これらを同一半導体基板上に混在させるためには素子レイアウト設計の段階において、慎重なノイズ対策や経験に裏づけられた高度なノウハウが必要となるため開発工期と製品性能のトレードオフとなりやすいという課題がある。

図９は、特許第３１３６６００号公報（特許文献２）の発振装置の概略構成を説明するための図である。

特許文献２に記載の発振装置は、同図に示すように、水晶発振回路９１（図８−Ｂに示した水晶発振回路と同様の構成を有する）の出力信号（発振信号）ＳＯの振幅レベルを検出するレベル検出回路９２と、該レベル検出回路の出力する矩形波のパルス信号ＳＰをスイッチトキャパシタ回路９０に入力してレファレンス電圧ＶＲＥＦを出力する基準電圧発生回路（周波数−電圧変換回路）９３と、前記レファレンス電圧ＶＲＥＦを増幅して前記水晶発振回路９１に電源電圧ＥＤとして供給する増幅回路９４とを有している。

この発振装置において、水晶発振回路９１の出力信号（発振信号）ＳＯをレベル検出回路９２で受けて矩形波であるパルス信号ＳＰを発生させ、スイッチトキャパシタ回路９０を構成するインバータ回路９９，放電スイッチ９５およびバイパススイッチ９６を動作させるようにしている。

特許第３１３６６００号公報（特許文献２）は特許文献１（特開２００６−１２１４７７号公報）の明細書の中で従来技術として引用された特許文献であるので、より詳しい説明は省略する（必要ならば特許文献２参照）。

特許文献２に記載された発振装置も特許文献１に記載された発振装置と同様に、いくつかのロジックゲート回路やスイッチを用いて矩形波を扱う回路となっているので、周期的に間欠あるいは増減する貫通電流による消費電流増加やノイズによる発振特性への悪影響が懸念されることはいうまでもない。

また、特開平２−９４８０３号公報（特許文献３）には、ピーク電圧を利用した発振回路の従来例が開示されている。特許文献３に開示されたものは、発振振動子の発振出力が供給される増幅回路と、該増幅回路の出力のピークレベルを検出するピーク検波回路と、該ピーク検波回路の出力で充電され定電流源で放電されるコンデンサと、該コンデンサの充放電で変動する電圧を平滑化する平滑回路と、該平滑回路の出力と基準レベルを比較する比較回路とを具備し、該比較回路の比較結果によって前記増幅回路の利得を制御するようにしたものである。

特許文献１，２に記載された発振装置は、製造ばらつきや周囲環境の変動あるいは電源投入時の発振状態の変動に応じて最適な発振余裕度の確保を自動で行いながら、定常発振時の消費電力を少なくでき、かつ、構成や調整が簡単な発振装置を実現できるという効果を奏するものであるが、上述したように、パルス信号を扱うためインバータ回路あるいはＮＡＮＤ、ＮＯＲといったいわゆるロジックゲート回路を使用しており、ロジックゲート回路は論理の変わり目で貫通電流と言われる過渡的な消費電流が流れるために無駄に電力を消費するという問題があった。

また、ロジックゲート回路は前述のように過渡的な貫通電流が流れたり、振幅が電源電圧とＧＮＤ電圧の間でフルスイングし多くの高調波成分を含む矩形波を出力したりすることでノイズを発生しやすく、それが発振回路の駆動電圧などに影響し発振特性、特にジッタ特性の悪化を招きやすいという問題もあった。

しかしながら、上述したロジックゲート回路の論理の変わり目で過渡的な貫通電流が流れることによって無駄に電力を消費してしまうという問題と、過渡的な貫通電流が流れたり、振幅がフルスイングすることにより多くの高調波成分を含む矩形波を出力したりすることによって発生するノイズが発振回路の駆動電圧などに影響して発振特性（特にジッタ特性）の悪化を招きやすいという問題とを、同時に解消することが可能な発振装置技術は未だに提案されていない。

また、特許文献３に記載の発振回路は、発振出力波形の歪の改善や固体振動子が高次の振動モードに移行しないような安定性の向上を目的としたもので、そのために上述した構成を採用したものである。省電力という観点から考えると発振回路の低電源電圧化は重要であるが、特許文献３のように発振回路の利得を制御するだけでは低電源電圧化が図れるわけではない。すなわち、特許文献３の第４図に示された実施例の構成も発振回路（水晶振動子１１、増幅器１４などからなる）の電源電圧Ｖｃｃ自体を制御する構成になっていないので、発振出力の振幅を制御することはできても電源電圧Ｖｃｃや消費電流は常に一定となり、電源電圧や消費電流が最小となるように最適化する制御については何ら考慮されていなかった。

また、特許文献１〜３のいずれにも、上述した如き貫通電流に起因する無駄な電力消費を低減することについては何ら言及されていなかった。

そこで、本発明は、過渡的な電力消費をしないピークホールド回路（あるいはボトムホールド回路）を用いることで、無駄な電力消費を抑えるとともに、ノイズの発生を抑えて発振特性の悪化を防止することが可能な発振装置およびそれを用いた各種クロック発生装置、半導体装置ならびに電子装置を提供することを目的としている。

本発明は、上記目的を達成するために、レギュレータ（制御手段）の出力により発振回路の電源電圧を制御して発振出力の振幅を所望の大きさ（発振出力信号のピークあるいはボトムが基準電圧ＶＲＥＦと一致するように）になるように制御するようにしたものである。そのために、発振に必要な駆動電圧（レギュレータの出力）は必要最低限の電圧となり、レギュレータの最低動作電圧電圧もレギュレータの出力電圧が下がった分だけ下がりその結果としてレギュレータも含めた発振装置全体の最低動作電源電圧が低くなる。これは電源電圧を制御しないで利得を制御している特許文献３では得られない利点である。

以下、本発明の構成をさらに詳細に記載する。
ａ）本発明に係る発振装置は、基準電圧を発生する基準電圧発生手段（定電圧発生回路４）と、駆動電圧または駆動電流によって発振する発振手段（発振回路１）と、該発振手段（発振回路１）の出力である発振信号のピークレベルを検出して出力するピークホールド手段（ピークホールド回路２）と、基準電圧発生手段（定電圧発生回路４）によって発生された基準電圧（ＶＲＥＦ）とピークホールド手段によって出力されたピークレベルに応じて前記駆動電圧または前記駆動電流を増減させる制御手段（レギュレータ３）とを有することを特徴としている。

ｂ）また、上記ａ）の発振装置におけるピークホールド手段として、定電流で動作し過渡的な電力を消費しないピークホールド回路を用いたことを特徴としている。
これにより、過渡的な消費電流が流れないので無駄な電力消費を抑えられるとともにノイズの発生も抑え、発振特性が悪化するのを防止できるという効果がある。

ｃ）また、上記ｂ）の発振装置におけるピークホールド回路は、第１の定電流源（２５）と、該定電流源に接続された第１のＮＭＯＳトランジスタ（２３）と第２のＮＭＯＳトランジスタ（２４）で構成された差動入力段と、該作動入力段の第１のＮＭＯＳトランジスタ（２３）と第２のＮＭＯＳトランジスタ（２４）のそれぞれに接続された第１のＰＭＯＳトランジスタ（２１）と第２のＰＭＯＳトランジスタ（２２）からなるカレントミラー負荷とで構成された差動増幅回路と、第２の定電流源（２７）と、該第２の定電流源に直列接続された第３のＰＭＯＳトランジスタ（２６）とを有し、差動増幅回路の出力が第３のＰＭＯＳトランジスタ（２６）のゲートに接続され、第２の定電流源（２７）と第３のＰＭＯＳトランジスタ（２６）の接続点が第２のＮＭＯＳトランジスタ（２４）のゲートに接続されるとともにコンデンサ（２８）を介して接地され、第１のＮＭＯＳトランジスタ（２３）のゲートに発振回路（１）の出力が入力され、第２の定電流源（２７）と第３のＰＭＯＳトランジスタ（２６）の接続点からピークレベルが出力されることを特徴とする発振装置。

ｄ）また、上記ａ）〜ｃ）のいずれかにおいて、ピークホールド手段として、環境変化により発振が縮小あるいは停止する速度に追従可能なドループレート特性を有するピークホールド回路を用いたことを特徴としている。
これにより、温度が急に変化したときなどの急激な環境変化によって発振が停止する速度に追従できる程度のドループレートにしておくと、発振が止まることを防止できるという効果がある。

ｅ）また、上記ｃ）において、ピークホールド回路における第２の定電流源の定電流値と第３のＰＭＯＳトランジスタの容量値を、発振が縮小あるいは停止に追随可能なドループレート特性になるように設定したことを特徴とする発振装置。

ｆ）上記ａ）からｅ）のいずれかにおいて、制御手段は、発振していない状態では発振手段の発振開始電圧以上の駆動電圧または発振開始電流以上の駆動電流を出力し、かつ定常発振状態では発振手段の発振維持電圧以上の駆動電圧または発振開始電流以上の駆動電流を出力する手段であることを特徴としている。

ｇ）また、上記ａ）からｆ）のいずれかにおいて、前記基準電圧として、ＰＭＯＳトランジスタの閾値ＶｔｈとＮＭＯＳトランジスタの閾値Ｖｔｈの和の電圧を用いることを特徴としている。
これにより、製造ばらつき、温度やパッケージなどによる環境の変化、経年変化などに伴うトランジスタなどの素子の特性変化を自己補正してばらつき幅を小さくできるという効果がある。

ｈ）また、上記ｇ）において、前記基準電圧発生手段は、直列接続された第３の定電流源と第４のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタからなり、前記第３のＮＭＯＳトランジスタのソースが接地され、ドレインが自身のゲートと前記第４のＰＭＯＳトランジスタのゲートとドレインに接続され、前記第４のＰＭＯＳトランジスタのソースに前記第３の定電流源から電流が供給され、前記第４のＰＭＯＳトランジスタのソースから前記第４のＰＭＯＳトランジスタの閾値Ｖｔｈと前記第３のＮＭＯＳトランジスタの閾値Ｖｔｈの和の電圧を基準電圧として出力することを特徴としている。

ｉ）また、上記ａ）からｈ）のいずれかにおいて、前記ピークホールド手段の代わりに発振手段の出力である発振信号のボトムレベルを検出して出力するボトムホールド手段を用いたことすることを特徴としている。

ｊ）さらに、本発明に係るクロック発生装置は、上記ａ）からｉ）のいずれかの発振装置を具備したことを特徴とするものであり、時計やカレンダー機能を有するリアルタイムクロックシステム、マイクロプロセッサなどのシステムクロック信号を発生させるクロック発生回路、通信機などに使用する基準クロック発生回路などに好適である。

ｋ）本発明に係る半導体装置は、上記ａ）からｉ）のいずれかの発振装置、あるいは上記ｊ）のクロック発生装置を具備したことを特徴としている。

ｌ）本発明に係る電子装置は、上記ａ）からｉ）のいずれかの発振装置、あるいは上記ｊ）のクロック発生装置、上記ｊ）のクロック発生装置、上記ｋ）の半導体装置を具備したことを特徴としている。

本発明によれば、定電流で動作し過渡的な電力消費をしないピークホールド回路あるいはボトムホールド回路を用いることで過渡的な電力消費をなくすとともに、発振信号の振幅を大振幅の矩形波を発生することなく検出して発振回路の電源電圧を制御するレギュレータ回路に帰還するようにしたので、無駄な電力消費を抑えるとともに、ノイズの発生を抑え発振特性が悪化するのを防止することが可能な発振装置およびそれを用いた各種クロック発生装置、半導体装置ならびにそれらを用いた電子装置を実現することができる。

本発明の実施例１に係る発振装置の概略構成を説明するための図である。 実施例１における発振回路の内部構成の一例を説明する図である。 実施例１におけるピークホールド回路の内部構成の一例を説明するための図である。 実施例１におけるレギュレータ回路の内部構成の一例を説明するための図である。 実施例１における定電圧発生回路の内部構成の一例を説明するための図である。 実施例１に係る発振装置の動作の様子を説明するための図である（電圧波形図）。 図１におけるピークホールド回路の代わりボトムホールド回路を用いた実施例２を説明するための図である。 本発明の実施例２に係る発振装置の動作の様子を説明するための図である（電圧波形図）。 特開２００６−１２１４７７号公報（特許文献１）の発振装置の概略構成を説明するための図である。 一般的な発振装置の概略構成を説明するための図である。 特許第３１３６６００号公報（特許文献２）の発振装置の概略構成を説明するための図である。

（発明の特徴）
以下、本発明を実施するための実施形態について説明する。本発明は、発振回路の駆動電圧の制御に際して次のような特徴を有している。

本発明は、要するに、定電流で動作するピークホールド回路（あるいはボトムホールド回路）を用いて過渡的な電力消費をなくすとともに、ノイズの原因になる大振幅の矩形波を発生することなく発振信号のピーク電圧（あるいはボトム電圧）を検出してレギュレータに帰還させることによって、発振回路の電源電圧（あるいは駆動電流）を必要最小限な値にするように制御したものである。

（実施例１）
＜ピークホールド回路を用いた実施例の説明＞
以下、上記特徴を有する本発明を、図面を用いて詳細に説明する。
図１は、本発明に係る発振装置の一実施例の概略構成を説明するための図である。

本実施例に係る発振装置５は、時計やカレンダー機能を有するリアルタイムクロックシステム、マイクロプロセッサなどのシステムクロック信号を発生させるクロック発生回路、通信機などに使用する基準クロック発生回路などに使用されるものであり、同図に示すように、発振回路１、ピークホールド回路２、レギュレータ３、定電圧発生回路４を備えている。

発振回路１は、水晶振動子などを用いた発振回路であり、発振信号ＯＳＣＯＵＴを出力端子ＯＵＴ１から出力する。出力端子ＯＵＴ１から出力される発振信号ＯＳＣＯＵＴは、発振装置５の出力信号としてシステムで使用されるとともに、ピークホールド回路２の入力信号として入力端子ＩＮに入力される。

ピークホールド回路２は、発振信号ＯＳＣＯＵＴの振幅の最大値（ピーク）の電圧をある一定時間保持し、出力端子ＯＵＴ２からピークホールド電圧ＰＨとして出力する回路である。

定電圧発生回路４は、ある一定の電圧を発生する回路であり、発生した定電圧信号を出力端子ＯＵＴ４から出力し、レギュレータ３の基準電圧ＶＲＥＦとして入力する回路である。

前述のピークホールド電圧ＰＨと基準電圧ＶＲＥＦは、それぞれレギュレータ３の反転入力端子（−）と非反転入力端子（＋）に入力され、レギュレータ３の出力端子ＯＵＴ３から出力される電圧ＶＯＳＣは、発振回路１の電源端子ＶＲに入力され発振回路１の駆動電圧となっている。

レギュレータ３は、反転入力端子（−）に入力されたピークホールド回路２からのピークホールド電圧ＰＨと、非反転入力端子（＋）に入力された定電圧発生回路４からの基準電圧ＶＲＥＦとを比較し、反転入力端子（−）のピークホールド電圧ＰＨが非反転入力端子（＋）の基準電圧ＶＲＥＦよりも高ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが下降するように働き、逆に反転入力端子（−）のピークホールド電圧ＰＨが非反転入力端子（＋）の基準電圧ＶＲＥＦよりも低ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが上昇するように働く。

一方、前述した発振回路１は電源端子ＶＲに入力される駆動電圧ＶＯＳＣが上昇すると発振振幅が増加し、駆動電圧ＶＯＳＣが下降すると発振振幅が減少するように動作する。

このように、レギュレータ３が発振回路１の駆動電圧ＶＯＳＣを制御することによって、発振信号ＯＳＣＯＵＴが基準電圧ＶＲＥＦと等しい振幅のピーク値となって発振するようにしている。

＜発振回路の内部構成の一実施例＞
図２は、図１における発振回路１の内部構成の一例を説明するための図である。

同図に示すように、バックゲートをソースと接続したＰＭＯＳトランジスタ１１と、バックゲートとソースを接地電位ＧＮＤ（以下、単にＧＮＤという）に接続したＮＭＯＳトランジスタ１２の、ドレイン同士、ゲート同士を接続し、ＰＭＯＳトランジスタ１１のソースに電源端子ＶＲから駆動電圧ＶＯＳＣを印加するとインバータ回路と呼ばれる反転論理回路が構成される。

このインバータ回路の入力であるゲート側と出力であるドレイン側ＯＵＴ１とを抵抗１６で接続すると、ゲート側を入力、出力側ＯＵＴ１を出力とする、ある増幅率を持った電圧増幅アンプとしての機能が得られる。

ちなみに、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の閾値Ｖｔｈの絶対値や相互インダクタンスｇｍを同等にすると、インバータ回路のゲート側電位と出力側ＯＵＴ１の電位は無入力、無負荷状態では両者は同電位となり、その電圧はインバータ回路のしきい電圧、つまり電源端子ＶＲの約１／２の電圧となる。

さらに、電圧増幅アンプの入力と出力との間に水晶発振子１３を接続し、水晶発振子１３の両端子のそれぞれとＧＮＤの間にコンデンサ１４、１５を接続すると水晶固有の周波数で発振する発振回路１が構成される。

この発振回路１は、電源端子ＶＲに高い電圧を入力すると、発振させるエネルギーが多いため、電圧を入力してから発振が開始して安定するまでの時間いわゆる発振開始時間が短くなり、大きい振幅を得ることができる。

しかしながら、電源端子ＶＲに高い電圧を入力した場合、インバータ回路を構成するＰＭＯＳトランジスタ１１やＮＭＯＳトランジスタ１２のゲート−ソース間電圧Ｖｇｓが大きくなって両トランジスタのＯＮ抵抗が低くなるため貫通電流ｉ１が増加して消費電流を増やしてしまう。

これはリアルタイムクロックにおいては、電池やコンデンサに蓄電したエネルギーで計時機能だけを動作させるいわゆるバックアップ機能の持続時間を短くしてしまう欠点になってしまう。

反対に、電源端子ＶＲの電圧を徐々に下げていくと貫通電流ｉ１が減少し消費電流が減るので前述のバックアップ機能の持続時間が長くなり好ましいが、ある電圧以下になると発振を維持するエネルギーが不足してしまい発振振幅が急激に減少し、発振が止まってしまう。

この発振が止まる寸前の発振装置として実用に耐える最低限の発振振幅が維持できる電源端子ＶＲの電圧のことを発振維持電圧と呼ぶ。この発振維持電圧は、ＰＭＯＳトランジスタ１１やＮＭＯＳトランジスタ１２の特性の製造ばらつきの他、温度や水晶の特性、コンデンサ１４、１５などの特性パラメータ、さらにはＩＣパッケージや基板の配線に存在する容量や抵抗、インダクタンスなどの寄生素子によってばらつきが生じる。

これら全てのばらつきを考慮して最悪条件でも確実に発振が維持できる電圧に電源端子ＶＲの電圧を決定して定電圧にしてしまうと、通常条件下では電源端子ＶＲの電圧が過度に高い値となってしまい消費電流が過剰に流れる状態となって得策ではない。

発振回路１を理想的に省電力で確実に発振させるためには、前述の発振維持電圧をばらつかせるパラメータの影響を補正するように電源端子ＶＲに入力される駆動電圧を制御することで電源端子ＶＲの電圧を最小化することが肝要である。

本実施例では発振信号の振幅をピークホールド回路で検出しレギュレータに帰還させて発振回路の電源端子ＶＲに入力される駆動電圧を制御し、常に一定の発振振幅を確保しつつ消費する電流を最小限に留めるようにしている。

なお、図２は、水晶発振子１３を用いた発振回路の一例であるが、水晶発振子の代りにセラミック発振子などを用いたものでも、あるいはＬＣ同調形発振回路なども用いたものでもよい。また、構成要素となる能動素子は図２に示したようなＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されたＣＭＯＳ構成の回路に限らず、バイポーラトランジスタなど別のもので構成した回路でも構わない。

＜ピークホールド回路の内部構成の一実施例＞
図３は、図１におけるピークホールド回路２の一実施例の内部構成を説明するための図である。

図３は、本実施例に使用したピークホールド回路２の一実施例であり、定電流源２５と、ＮＭＯＳトランジスタ２３と２４による差動入力段と、ＰＭＯＳトランジスタ２１、２２によるカレントミラー負荷とで構成された差動増幅回路と、定電流源２７を負荷にしたＰＭＯＳトランジスタ２６によるソース接地回路で構成されている。

ちなみに、ＮＭＯＳトランジスタ２４のゲートは出力端子ＯＵＴ２に接続してあるが、これを切り離して反転入力端子とし、ＮＭＯＳトランジスタ２３のゲートＩＮを非反転入力端子とするとよく知られた基本的なオペアンプの回路と同様の回路となる。

オペアンプとしての反転入力端子（−）であるＮＭＯＳトランジスタ２４のゲートは出力端子ＯＵＴ２に接続してあるので、この回路は増幅率１の非反転増幅器、いわゆるボルテージフォロワと同様の回路となっている。そのため、素子定数や動作電流を適切な値に設計すればボルテージフォロワが実現する。

本実施例に使用するピークホールド回路は、出力端子ＯＵＴ２とＧＮＤの間にコンデンサ２８を接続し、定電流源２７をボルテージフォロワ動作の際よりも極端に電流を減らし出力端子ＯＵＴ２の電圧下降方向のスルーレートを極端に遅くすることで実現している。

なお、コンデンサ２８の容量値は、ＰＭＯＳトランジスタ２６の駆動能力を妨げない程度の小さい値を用いて、入力端子ＩＮの電圧上昇方向には追従できるようにしておく。以下にピークホールド回路としての、コンデンサ２８と定電流源２７の値の具体的な決め方を説明する。

例えば、発振信号の周波数に時計用の３２．７６８ｋＨｚを用いるとすると、発振信号の周期は、１／（３２．７６８×１０^３）＝３０．５×１０^−３により３０．５μｓとなる。

今、仮にコンデンサ２８の容量値を５００ｆＦ（femtoFarad）であるとし、出力端子ＯＵＴ２を電圧上昇方向に十分追従できるように、図３の差動増幅回路とＰＭＯＳトランジスタ２６が設計できているとする。

コンデンサ２８の容量値Ｃ、電圧Ｖ、電流ｉ２、時間ｔとすると、以下の関係式が成り立つ。
Ｃ×Ｖ＝ｉ×ｔ ・・・・・・・・・・（式１）

コンデンサ２８の容量値Ｃは前述したように５００ｆＦとする。３２．７６８ｋＨｚの周期である３０．５μｓをｔとする。

定電流源２７が電流ｉ２を流しコンデンサの電荷を放電するとして、時間ｔ後の電圧降下する値Ｖを１０ｍＶという小さな値に留めピークホールド回路として電圧を保持するためには、それぞれの値を（式１）に代入した（式２）から（式３）により電流ｉ２が求められる。

５００×１０^−１５×１０×１０^−３＝ｉ２×３０．５×１０^−６・・（式２）
ｉ２＝０．１６４×１０^−９ ・・・・・・・・・・・・（式３）

（式３）で求まったように定電流源２７に流れる電流ｉ２を０．１６４ｎＡに設定すれば、図３の回路は３２．７６５ｋＨｚの正弦波のピークホールド回路２として動作させることができる。

サンプルホールド回路やピークホールド回路のキャパシタにホールドされた信号電荷は時間の経過とともに微量ずつ放電される。信号電荷が放電されるに伴ってホールド電圧が変化する割合は通常ドループレート（Droop Rate；減少率）と呼ばれている。

本実施例に係るピークホールド回路２のドループレートＤＲは、次の（式４）で表される。
ＤＲ＝ｄＶ／ｄｔ ・・・・・・・・・・・（式４）
ただし、
ＤＲ：ドループレート（Ｖ／秒）、
ｄＶ：電圧変化量（Ｖ）、
ｄｔ ：時間変化量（秒）

前述の例では３０．５μｓの時間に１０ｍＶの電圧変化としたが、このときのドループレートを求めると、（１０×１０^−３）／（３０．５×１０^−６）により３２８（Ｖ／秒）となる。

ピークホールド回路ではドループレートの値が小さいほどピーク値を長時間正確に保持し続けることができるが、本発明の発振装置に使用する場合はドループレートの下限値も注意する必要がある。

例えば、何らかの環境変化で発振振幅が減少した際には発振信号の発振が止まらないように発振回路の電源端子ＶＲの電圧を上昇させて発振振幅を増加する方向に制御する必要がある。

しかし、あまりにもピーク値を長時間保持しすぎるような小さい値のドループレート特性にすると、発振振幅が減少した場合、発振振幅が減少する速度に発振回路の電源端子ＶＲの電圧を増加させる方向の制御速度が追従できずに発振が止まってしまうことがある。

従って、発振停止を防止するためには、発振振幅が減少する方向の環境変化の速度、例えば現実にありえる温度変化の速度などには十分追従して発振振幅が維持できるようなドループレートに設定しておく必要がある。ここで環境変化としては上記温度変化の他に結露や電源電圧の揺れなどを含むものとする。

以上に説明したオペアンプ回路を基本にしたピークホールド回路の特徴は、消費電流が定電流源２５および２７で常に決まっており、入力端子ＩＮへの入力信号（発振回路の発振信号ＯＳＣＯＵＴ）の変化による消費電流の変動がほとんどないこと、従ってピークホールド回路の消費電流を定電流源２５および２７で制御できることである。定電流源２５および２７はＭＯＳトランジスタによるカレントミラー回路を使えば容易に実現することが可能である。

ソース接地回路であるＰＭＯＳトランジスタ２６のゲート信号は、入力端子ＩＮに入力される入力信号に応じて電圧がある程度変動するが、特許文献１、２のインバータ回路の出力信号のような電源電圧とＧＮＤの間をフルスイングする大振幅ではないのでノイズの発生は軽微である。

＜レギュレータ回路の内部構成の一実施例＞
図４は、図１におけるレギュレータ回路３の内部構成の一実施例を説明するための図である。

図４は、本実施例に使用したレギュレータ回路３の一実施例であり、定電流源３５と、ＮＭＯＳトランジスタ３３と３４による差動入力段と、ＰＭＯＳトランジスタ３１、３２によるカレントミラー負荷とで構成された差動増幅回路、および定電流源３７を負荷にしたＰＭＯＳトランジスタ３６によるソース接地回路で構成されている。抵抗３８とコンデンサ３９はレギュレータが安定的な動作をするための負帰還機能を有する位相補償回路である。以上の回路は教科書などでよく見る一般的なオペアンプの回路である。

本実施例の発振装置５では、レギュレータ３を発振回路１の電源端子ＶＲに入力する駆動電圧ＶＯＳＣを発生させる電圧レギュレータ回路として機能させている。

レギュレータ３は、反転入力端子（−）にピークホールド回路２からのピークホールド電圧ＰＨを入力し、非反転入力端子（＋）には定電圧発生回路４で発生される定電圧すなわち基準電圧ＶＲＥＦを入力してある。

この構成を有するレギュレータ３は、反転入力端子（−）に入力されるピークホールド電圧ＰＨと非反転入力端子（＋）に入力される基準電圧ＶＲＥＦを比較して、ピークホールド電圧ＰＨが基準電圧ＶＲＥＦよりも高ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが下降するように働き、逆にピークホールド電圧ＰＨが基準電圧ＶＲＥＦよりも低ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが上昇するように働く。

一方、前述した発振回路１は電源端子ＶＲに入力される駆動電圧ＶＯＳＣが上昇すると発振信号ＯＳＣＯＵＴの発振振幅が増加し、逆に駆動電圧ＶＯＳＣが下降すると発振信号ＯＳＣＯＵＴの発振振幅が減少するように動作する。

以上の説明から明らかなように、レギュレータ３が発振回路１の駆動電圧ＶＯＳＣを制御することによって、発振信号ＯＳＣＯＵＴが基準電圧ＶＲＥＦと等しい振幅のピーク値となって発振するようにしている。

＜定電圧発生回路の内部構成の一実施例＞
図５は、図１における定電圧発生回路４の内部構成の一実施例を説明するための図である。

本実施例の発振装置における基準電圧ＶＲＥＦは、発振回路１で発振する発振信号ＯＳＣＯＵＴの振幅のピーク電圧を決めるものであり、特にこだわりがなければ定電圧を発生できるものであれば何を用いても構わない。

例えば、電源電圧ＶＤＤを抵抗分圧回路で所望の電圧を発生したり、一般的なバンドギャップレファレンス回路を用いてその電圧を利用したり、あるいは電池の電圧をそのまま利用してもよい。

図５は、本実施例に係る定電圧発生回路４のＣＭＯＳトランジスタを用いた一実施例であり、次のような構成を有している。

すなわち、ソースをＧＮＤに接続したＮＭＯＳトランジスタ４２のドレインを自身のゲートとＰＭＯＳトランジスタ４１のゲートとドレインに接続し、該ＰＭＯＳトランジスタ４１のソースに定電流源４３から電流ｉ３を供給する構成とする。なお、ＰＭＯＳトランジスタ４１のバックゲートおよびＮＭＯＳトランジスタのバックゲートは各々自身のソースに接続してある。

この定電圧発生回路４は、定電流源４３による電流ｉ３を適切な値にすることにより、ＰＭＯＳトランジスタ４１の閾値ＶｔｈとＮＭＯＳトランジスタ４２の閾値Ｖｔｈの和の電圧を出力端子ＯＵＴ４から発生することができる。

なお、図２の発振回路１は、ＤＣ（直流）的に考えると、水晶発振子１３、コンデンサ１４、１５はないものと考えられ、抵抗１６を０Ωと見なせば図５の定電圧発生回路と同様の回路となる。つまり発振回路１の電源端子ＶＲに入力される駆動電圧ＶＯＳＣとしてＰＭＯＳトランジスタ１１の閾値ＶｔｈとＮＭＯＳトランジスタ１２の閾値Ｖｔｈの和以上の電圧を供給しないと電流ｉ１は流れず、発振回路として動作できない。つまり発振回路１の電源端子ＶＲに入力される駆動電圧ＶＯＳＣとしては最低でもＰＭＯＳトランジスタ１１の閾値ＶｔｈとＮＭＯＳトランジスタ１２の閾値Ｖｔｈの和以上の電圧が必要である。

そして、本実施例の発振装置１の基準電圧ＶＲＥＦにＰＭＯＳトランジスタの閾値ＶｔｈとＮＭＯＳトランジスタの閾値Ｖｔｈの和電圧を用いるということは、発振信号ＯＳＣＯＵＴの振幅のピーク電圧を常に発振回路１の最低動作電圧に制御するということである。

このことは発振信号の振幅が過剰に大きな値にならないように抑制するとともに、ＰＭＯＳトランジスタの閾値ＶｔｈとＮＭＯＳトランジスタの閾値Ｖｔｈの和の電圧という発振回路１の最低限の動作電圧は確保しているということを意味している。

また、発振信号ＯＳＣＯＵＴの振幅が過剰に大きな値にならないように抑制しているということは発振回路１の消費電流も多くならないように抑制することとなり、少ない消費電力特性が得られる。

なお、実際のＩＣ基板上でＰＭＯＳトランジスタ１１、４１、ＮＭＯＳトランジスタ１２、４２をなるべく近傍に配置し、その形状も類似形とすると、ＭＯＳトランジスタの閾値Ｖｔｈの製造ばらつきだけでなく、温度やパッケージ応力などの環境の影響、経年変化などに伴う素子の特性変化にも連動して良好に補正できることを付け加えておく。

＜本実施例の発振装置の動作の説明＞
図６は、本実施例の発振装置の動作の様子（動作波形）を示す図である。

以下、図６を用いて本実施例の発振装置の動作を説明する。
同図において、横軸は時間、縦軸は電圧を示している。なお、図６中の発振信号ＯＳＣＯＵＴはピークホールド電圧ＰＨとの関係が直感的に理解しやすいように発振の周期を意図的に粗く誇張して描いてある。

電源電圧ＶＤＤは、時間０で電源をＯＮすると、０Ｖから徐々に上昇し、時間ｔ１でＶ１に達する。基準電圧ＶＲＥＦは、回路の動作遅延などがあり電源電圧ＶＤＤよりやや遅れて所定の電圧Ｖ４に達して安定する。

発振回路の駆動電圧ＶＯＳＣは、電源電圧ＶＤＤの立ち上がりと共に上昇する。この期間では、発振回路１はまだ発振を開始しておらず、従って発振回路１のインバータの入力側と出力側の電圧は同電圧となり、その電圧は図４の発振回路の説明で述べたように、発振回路１の出力である発振信号ＯＳＣＯＵＴは、レギュレータ３から出力される発振回路１の駆動電圧ＶＯＳＣの約１／２の電圧になっている。また、この期間では、発振信号ＯＳＣＯＵＴをピークホールド回路２でピークホールドしたピークホールド電圧ＰＨはほぼ発振信号ＯＳＣＯＵＴとほぼ同じ電圧を辿る。

オペアンプであるレギュレータ３は、ピークホールド電圧ＰＨと基準電圧ＶＲＥＦと一致するように駆動電圧ＶＯＳＣを制御し、時間ｔ２ではピークホールド電圧ＰＨと基準電圧ＶＲＥＦの電圧が一致している。このとき、レギュレータ３であるオペアンプは、反転入力（−）であるピークホールド電圧ＰＨと非反転入力（＋）である基準電圧ＶＲＥＦが同電位となる仮想接地された状態（以下、「仮想接地状態」）である。

時間ｔ２では、発振信号ＯＳＣＯＵＴはまだ発振していないので発振信号ＯＳＣＯＵＴの電圧は駆動電圧ＶＯＳＣの約１／２であり、これをピークホールドとしたピークホールド電圧ＰＨも同じ電圧である。ピークホールド電圧ＰＨと基準電圧ＶＲＥＦは仮想接地していて同電圧であるので、駆動電圧ＶＯＳＣは基準電圧ＶＲＥＦの約２倍の電圧になるようにレギュレータ３により制御されている。

ピークホールド電圧ＰＨが基準電圧ＶＲＥＦとほぼ一致するまでに時間ｔ２を要する理由は、発振回路１に水晶やコンデンサが付いているために遅延が発生するからである。

ところで、発振回路１を、発振していない状態で駆動電圧ＶＯＳＣを０Ｖから徐々に上げていくと、ある電圧に達したところで発振が開始する。このときの駆動電圧ＶＯＳＣを「発振開始電圧」と呼ぶ。

本実施例の設計を行なう上での第一の重要なポイントは、発振していない状態でかつ基準電圧ＶＲＥＦとピークホールド電圧ＰＨが仮想接地状態（図６の時間ｔ２の状態）で、レギュレータ３から発生される駆動電圧ＶＯＳＣが発振開始電圧以上になるように基準電圧ＶＲＥＦを設定することである。このようにすることで本発明の発振装置は電源投入後に確実に発振を開始することが保証できる。

時間ｔ２の直後から発振信号ＯＳＣＯＵＴが発振を開始し、徐々にその発振振幅が大きくなっていく。ピークホールド電圧ＰＨは発振信号ＯＳＣＯＵＴのピーク値をホールドしながら徐々に上昇していく。

ピークホールド電圧ＰＨが上昇していくと、オペアンプであるレギュレータ３は、基準電圧ＶＲＥＦとピークホールド電圧ＰＨの仮想接地状態が崩れるため発振回路１の駆動電圧ＶＯＳＣを降下させて仮想接地状態に戻そうと作用する。

その結果、時間ｔ３において、基準電圧ＶＲＥＦとピークホールド電圧ＰＨは再び仮想接地状態となり発振振幅も一定となるため、発振信号ＯＳＣＯＵＴのピーク値が基準電圧ＶＲＥＦである電圧値Ｖ４に制御されて安定する。このとき発振回路１の駆動電圧ＶＯＳＣは電圧値Ｖ３となり安定する。

ところで、発振回路１は発振状態から駆動電圧ＶＯＳＣを徐々に下げていくと、ある電圧以下では発振が止まってしまう。この発振が止まる直前の、発振を維持できる最低限の駆動電圧ＶＯＳＣを「発振維持電圧」と呼ぶ。

本実施例の設計を行う上での第二の重要なポイントは、基準電圧ＶＲＥＦを発振維持電圧付近に設定することである。

ＶＲＥＦ電圧は、発振信号ＯＳＣＯＵＴをピークホールドした電圧ＰＨ、つまり発振信号ＯＳＣＯＵＴの振幅のピーク値を制御する電圧であるので、基準電圧ＶＲＥＦの値を発振維持電圧付近の値に設定すると発振信号ＯＳＣＯＵＴは必ず振幅のピーク値が発振維持電圧と一致する振幅が得られる。

また、レギュレータ３は、発振信号ＯＳＣＯＵＴの振幅のピーク値が発振維持電圧になるように、駆動電圧ＶＯＳＣを発振維持電圧より少し高めの電圧に制御するので、消費電流を極力少なく抑えることができる。このように基準電圧ＶＲＥＦを発振維持電圧に設定すると低消費電流特性と十分な発振振幅が得られ好都合である。

仮に基準電圧ＶＲＥＦを発振維持電圧よりも大幅に高い電圧にすると、発振振幅は発振維持電圧よりも大幅に大きな安定した振幅が得られるという点では問題はないが、発振駆動電圧ＶＯＳＣが発振維持電圧よりも大幅に高い電圧となり消費電流が過大となりバックアップ可能時間を少なくしてしまう原因となる。

反対に、基準電圧ＶＲＥＦを発振維持電圧よりも大幅に低い電圧に設定すると、発振駆動電圧ＶＯＳＣは発振維持電圧とほぼ同一の電圧となり、消費電流は最小となって長時間のバックアップが可能となるけれど、発振信号ＯＳＣＯＵＴは発振が止まるかどうかという不安定な状態となり計時機能の信頼性に問題が出る可能性がある。駆動電圧ＶＯＳＣは発振維持電圧で動作させることは低消費電流という観点から見ると理想であるが、発振の安定性を考慮すると発振維持電圧よりも少し余裕を加えた高めの電圧にすることが必要である。従って基準電圧ＶＲＥＦは発振維持電圧付近に設定することが重要である。

このようにすることにより、時間ｔ３以降の定常発振時には、発振信号ＯＳＣＯＵＴの振幅のピーク値を発振維持電圧とした確実な発振状態を確保しつつ、かつ駆動電圧ＶＯＳＣは前述の発振状態を確保するだけの最低限の電圧に制御されるため、発振回路１の電力消費を最小限にするように制御することができる。

このような本実施例の設計を行なう上での第二の重要なポイントと前述した第一の重要なポイントとの両方を満足する基準電圧ＶＲＥＦを設定することにより、確実な発振開始を保証しつつ、定常発振状態での電力消費を最小に抑えることができる。

（実施例２）
＜ボトムホールド回路を用いた実施例の説明＞
上記実施例１ではピークホールド回路を用いた実施例を説明したが、ピークホールド回路の代りにボトムホールド回路を用いても同様の効果を得ることができる。その場合、基準電圧ＶＲＥＦは０Ｖ（ＧＮＤ電圧）付近に設定する。

図７−Ａは、図１において、ピークホールド回路２の代りにボトムホールド回路５２を用いた実施例２を示す図であり、同図中の発振回路５１、レギュレータ５３、定電圧発生回路５４、発振装置５ａは、それぞれ図１の発振回路１、レギュレータ３、定電圧発生回路４、発振装置５に対応している。

ボトムホールド回路５２を使用する場合は、同図に示すように、ボトムホールド回路５２が発振回路５１からの発振信号ＯＳＣＯＵＴのボトム値（ボトムホールド電圧ＢＨ）をホールドし、レギュレータ回路５３の正入力へ該ボトムホールド電圧ＢＨを入力、負入力へ基準電圧ＶＲＥＦを入力する。レギュレータ回路５３はボトムホールド信号ＢＨが基準電圧ＶＲＥＦと一致するように発振回路５１の駆動電圧ＶＯＳＣを制御する。

発振回路５１は、水晶振動子などを用いた発振回路であり、発振信号ＯＳＣＯＵＴを出力端子ＯＵＴ１から出力する。出力端子ＯＵＴ１から出力される発振信号ＯＳＣＯＵＴは、発振装置５ａの出力信号としてシステムで使用されるとともに、ボトムホールド回路５２の入力信号として入力端子ＩＮに入力する。

ボトムホールド回路５２は、発振信号ＯＳＣＯＵＴの振幅の最小値（ボトム）の電圧をある一定時間保持し、出力端子ＯＵＴ２からボトムホールド電圧ＢＨとして出力する回路である。

定電圧発生回路５４は、ある一定の電圧を発生する回路であり、発生した定電圧信号を出力端子ＯＵＴ４から出力し、レギュレータ３の基準電圧ＶＲＥＦとして入力する回路である。

前述のボトムホールド電圧ＢＨと基準電圧ＶＲＥＦは、それぞれレギュレータ５３の非反転入力端子（＋）と反転入力端子（−）に入力され、レギュレータ５３の出力端子ＯＵＴ３から出力される電圧ＶＯＳＣは、発振回路５１の電源端子であるＶＲ端子に入力され発振回路５１の駆動電圧となっている。

図７−Ａに示す発振装置５ａの動作は、図１に示した発振装置５の動作と比較してピークレベルがボトムレベルに代わっている点で異なっているものの機能動作は類似している。

図７−Ｂは、図７−Ａの発振装置の動作の様子（動作波形）を示す図である。
同図に示すように、レギュレータ５３は、非反転入力端子（＋）に入力されたボトムホールド回路５２からのボトムホールド電圧ＢＨと、反転入力端子（−）に入力された定電圧発生回路５４からの基準電圧ＶＲＥＦとを比較し、非反転入力端子（＋）のボトムホールド電圧ＢＨが反転入力端子（−）の基準電圧ＶＲＥＦよりも高ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが上昇するように働き、逆に非反転入力端子（＋）のボトムホールド電圧ＢＨが反転入力端子（−）の基準電圧ＶＲＥＦよりも低ければ出力端子ＯＵＴ３から出力される電圧ＶＯＳＣが下降するように働く。

一方、前述した発振回路５１は電源端子ＶＲに入力される駆動電圧ＶＯＳＣが上昇すると発振振幅が増加し、駆動電圧ＶＯＳＣが下降すると発振振幅が減少するように動作する。

このように、レギュレータ５３が発振回路５１の駆動電圧ＶＯＳＣを制御することによって、発振信号ＯＳＣＯＵＴが基準電圧ＶＲＥＦと等しい振幅のボトム値となって発振するようにしている。

なお、上記実施例１および２では、レギュレータ回路３（実施例１）およびレギュレータ回路５３（実施例２）の出力が電圧出力の場合を説明したが、これを電流出力型に変更し出力電流値を制御する方法でも実現可能である。この場合は、駆動電圧ＶＯＳＣと接地電位ＧＮＤの間に適切なコンデンサを挿入し電荷を蓄積するようにすると安定した動作が得られる。

上述した発振装置は、時計やカレンダー機能を有するリアルタイムクロックシステム、マイクロプロセッサなどのシステムクロック信号を発生させるクロック発生回路、通信機などに使用する基準クロック発生回路などの各種クロック発生装置やそれらを具備する半導体装置や電子機器に適用できることはいうまでもない。

なお、上記実施例１および２によると、ピークホールド回路（実施例１）あるいはボトムホールド回路（実施例２）が直接発振信号の振幅のピーク電圧あるいはボトム電圧を出力するように構成されているため電圧を平滑化する必要がなくなり、その結果、特許文献１、２で使用されていたローパスフィルタは不要となる。

一般にローパスフィルタは、抵抗とコンデンサによるＲＣ積分回路を用いるが、周波数が低くなるほど大きい時定数となり、高い抵抗値もしくは大きいコンデンサ容量を必要とする。

半導体基板上に高い抵抗値もしくは大きいコンデンサ容量を実現するためには大きい面積を必要とすることを意味し、製造コスト上昇や製造効率低下といった問題を招く可能性がある。特に３２ｋＨｚといった電子機器の中でも特に低い周波数を扱う時計用途の発振装置ではこの問題は表面化しやすい。

よって、本発明に係る発振装置は、高い抵抗値もしくは大きいコンデンサ容量が必要なローパスフィルタを必要としないところも従来技術に比べて優れている特徴であり、大きい面積を必要としないため半導体装置に搭載する場合に特に効果的である。

１：５１：発振回路
２：ピークホールド回路
３：５３：レギュレータ
４：５４：定電圧発生回路
５，５ａ：発振装置
１１，２１，２２：２６，３１，３２，３６，４１，８８：ＰＭＯＳトランジスタ
１２，２３，２４，３３，３４，４２：ＮＭＯＳトランジスタ
１３：水晶発振子
１４，１５，２８，３９：コンデンサ
１６，３８：抵抗
２５，２７，３５，３７，４３：定電流源
５２：ボトムホールド回路
８１：水晶発振回路
８２：振幅検出回路
８３：変圧回路
８４，９９：インバータ回路
８５：レベル変換回路
８６：ローパスフィルタ
８７：差動増幅器
８９：安定化容量
９０：スイッチトキャパシタ回路
９１：水晶発振回路
９２：レベル検出回路
９３：基準電圧発生回路（周波数−電圧変換回路）
９４：増幅回路
９５：放電スイッチ
９６：バイパススイッチ
９７：定電流源
９８：ローパスフィルタ
ＶＤＤ：発振装置の電源端子
ＩＮ：ピークホールド回路の入力端子
ＯＵＴ１：発振回路の出力端子
ＯＵＴ２：ピークホールド回路の出力端子
ＯＵＴ３：レギュレータの出力端子
ＯＵＴ４：定電圧発生回路の出力端子
ＯＳＣＯＵＴ：発振回路の発振信号
ＰＨ：ピークホールド電圧
ＶＲＥＦ：基準電圧（レファレンス電圧）
ＶＲ：発振回路の電源端子
ＶＯＳＣ：発振回路の駆動電圧
ｉ１：貫通電流
ｉ２：定電流源２７による電流
ｉ３：定電流源４３による電流
ＢＨ：ボトムホールド電圧
ＳＯ：水晶発振回路の出力信号（発振信号）
Ｑｐ，Ｑｐ１：エンハンスメント型ＰチャンネルＭＯＳトランジスタ
Ｑｎ，Ｑｎ１：エンハンスメント型ＮチャンネルＭＯＳトランジスタ
ＣＩ：インバータ
Ｘ：水晶振動子
ＣＧ，ＣＤ：負荷容量
ＲＦ：帰還抵抗
ＳＰ：パルス信号
ＥＤ：水晶発振回路の電源電圧

特開２００６−１２１４７７号公報 特許第３１３６６００号公報 特開平２−９４８０３号公報

Claims (12)

1. 基準電圧を発生する基準電圧発生手段と、
   駆動電圧または駆動電流によって発振する発振手段と、
   前記発振手段の出力である発振信号のピークレベルを検出して出力するピークホールド手段と、
   前記基準電圧発生手段によって発生された基準電圧と前記ピークホールド手段によって出力されたピークレベルに応じて前記駆動電圧または前記駆動電流を増減させる制御手段と
   を有することを特徴とする発振装置。
2. 請求項１に記載の発振装置であって、
   前記ピークホールド手段として、定電流で動作し過渡的な電力を消費しないピークホールド回路を用いたことを特徴とする発振装置。
3. 請求項２に記載の発振装置であって、
   前記ピークホールド回路は、第１の定電流源と、該定電流源に接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタで構成された差動入力段と、該作動入力段の前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのそれぞれに接続された第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタからなるカレントミラー負荷とで構成された差動増幅回路と、第２の定電流源と、該第２の定電流源に直列接続された第３のＰＭＯＳトランジスタとを有し、前記差動増幅回路の出力が前記第３のＰＭＯＳトランジスタのゲートに接続され、第２の定電流源と第３のＰＭＯＳトランジスタの接続点が前記第２のＮＭＯＳトランジスタのゲートに接続されるとともにコンデンサを介して接地され、前記第１のＮＭＯＳトランジスタのゲートに前記発振回路の出力が入力され、前記第２の定電流源と第３のＰＭＯＳトランジスタの接続点から出力されることを特徴とする発振装置。
4. 請求項１から３のいずれかに記載の発振装置であって、
   前記ピークホールド手段として、環境変化により発振が縮小あるいは停止する速度に追従可能なドループレート特性を有するピークホールド回路を用いたことを特徴とする発振装置。
5. 請求項３に記載の発振装置であって、
   前記ピークホールド回路における第２の定電流源の定電流値と第３のＰＭＯＳトランジスタの容量値を、発振が縮小あるいは停止に追随可能なドループレート特性になるように設定したことを特徴とする発振装置。
6. 請求項１から５のいずれかに記載の発振装置であって、
   前記制御手段は、発振していない状態では前記発振手段の発振開始電圧以上の駆動電圧または発振開始電流以上の駆動電流を出力し、かつ定常発振状態では前記発振手段の発振維持電圧以上の駆動電圧または発振開始電流以上の駆動電流を出力する手段であることを特徴とする発振装置。
7. 請求項１から６のいずれかに記載の発振装置であって、
   前記基準電圧発生手段が出力する基準電圧として、ＰＭＯＳトランジスタの閾値ＶｔｈとＮＭＯＳトランジスタの閾値Ｖｔｈの和の電圧を用いることを特徴とする発振装置。
8. 請求項７に記載の発振装置であって、
   前記基準電圧発生手段は、直列接続された第３の定電流源と第４のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタからなり、前記第３のＮＭＯＳトランジスタのソースが接地され、ドレインが自身のゲートと前記第４のＰＭＯＳトランジスタのゲートとドレインに接続され、前記第４のＰＭＯＳトランジスタのソースに前記第３の定電流源から電流が供給され、前記第４のＰＭＯＳトランジスタのソースから前記第４のＰＭＯＳトランジスタの閾値Ｖｔｈと前記第３のＮＭＯＳトランジスタの閾値Ｖｔｈの和の電圧を基準電圧として出力することを特徴とする発振装置。
9. 請求項１から８のいずれかに記載の発振装置であって、
   前記ピークホールド手段の代わりに、前記発振手段の出力である発振信号のボトムレベルを検出して出力するボトムホールド手段を用いたことすることを特徴とする発振装置。
10. 請求項１から９のいずれかに記載の発振装置を具備したことを特徴とするクロック発生装置。
11. 請求項１から９のいずれかに記載の発振装置あるいは請求項１０記載のクロック発生装置を具備したことを特徴とする半導体装置。
12. 請求項１から９のいずれかに記載の発振装置、あるいは、請求項１０に記載のクロック発生回路、あるいは、請求項１１に記載の半導体装置を具備したことを特徴とする電子装置。

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