JPH09288523A - 内部電源電圧発生回路、内部電圧発生回路および半導体装置 - Google Patents
内部電源電圧発生回路、内部電圧発生回路および半導体装置Info
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- JPH09288523A JPH09288523A JP8100055A JP10005596A JPH09288523A JP H09288523 A JPH09288523 A JP H09288523A JP 8100055 A JP8100055 A JP 8100055A JP 10005596 A JP10005596 A JP 10005596A JP H09288523 A JPH09288523 A JP H09288523A
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
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- H02M3/073—Charge pumps of the Schenkel-type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Abstract
(57)【要約】
【課題】 外部電源電圧が上昇し、動作時の温度が低い
場合であっても不必要な内部電源電圧の発振を防止する
ことである。 【解決手段】 内部降圧電源回路は、降圧回路１、比較
回路（カレントミラー増幅器）３および電流源制御回路
５を含む。電流源制御回路５は、外部電源電圧ｅｘｔＶ
ｃｃが上昇したときは、制御電圧Ｖｃｏｎを小さくし、
電流源１５からの電流を小さくする。電流源制御回路５
は、温度が下降したときは、制御電圧Ｖｃｏｎを小さく
し、電流源１５からの電流を小さくする。したがって、
外部電源電圧ｅｘｔＶｃｃが上昇し、動作時の温度が低
い場合であっても、内部降圧電源回路の閉ループゲイン
の増加を抑えることができ、不必要な内部電源電圧の発
振を防止できる。
場合であっても不必要な内部電源電圧の発振を防止する
ことである。 【解決手段】 内部降圧電源回路は、降圧回路１、比較
回路（カレントミラー増幅器）３および電流源制御回路
５を含む。電流源制御回路５は、外部電源電圧ｅｘｔＶ
ｃｃが上昇したときは、制御電圧Ｖｃｏｎを小さくし、
電流源１５からの電流を小さくする。電流源制御回路５
は、温度が下降したときは、制御電圧Ｖｃｏｎを小さく
し、電流源１５からの電流を小さくする。したがって、
外部電源電圧ｅｘｔＶｃｃが上昇し、動作時の温度が低
い場合であっても、内部降圧電源回路の閉ループゲイン
の増加を抑えることができ、不必要な内部電源電圧の発
振を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、内部電源電圧発生
回路、内部電圧発生回路および半導体装置に関し、特
に、外部電源電圧や温度の変動に強い内部電源電圧発生
回路、電源電圧の変動に強い内部電圧発生回路および内
部電源電圧の変動に強い半導体装置に関する。
回路、内部電圧発生回路および半導体装置に関し、特
に、外部電源電圧や温度の変動に強い内部電源電圧発生
回路、電源電圧の変動に強い内部電圧発生回路および内
部電源電圧の変動に強い半導体装置に関する。
【０００２】
【従来の技術】図１３は、従来の内部電源電圧発生回路
としての内部降圧電源回路の詳細を示す回路図である。
としての内部降圧電源回路の詳細を示す回路図である。
【０００３】図１３を参照して、内部降圧電源回路９４
は、内部電源電圧ｉｎｔＶｃｃを発生し、制御回路帯６
３に供給するものである。制御回路帯６３は、内部電源
電圧ｉｎｔＶｃｃによって動作する複数の制御回路を含
んでいる。内部降圧電源回路９４は、比較回路６７およ
び降圧回路１を含む。降圧回路１は、ＰＭＯＳトランジ
スタである。比較回路６７は、カレントミラー型増幅回
路である。比較回路６７は、ＰＭＯＳトランジスタ７，
９、ＮＭＯＳトランジスタ１１，１３および定電流源６
９を含む。
は、内部電源電圧ｉｎｔＶｃｃを発生し、制御回路帯６
３に供給するものである。制御回路帯６３は、内部電源
電圧ｉｎｔＶｃｃによって動作する複数の制御回路を含
んでいる。内部降圧電源回路９４は、比較回路６７およ
び降圧回路１を含む。降圧回路１は、ＰＭＯＳトランジ
スタである。比較回路６７は、カレントミラー型増幅回
路である。比較回路６７は、ＰＭＯＳトランジスタ７，
９、ＮＭＯＳトランジスタ１１，１３および定電流源６
９を含む。
【０００４】ＰＭＯＳトランジスタ１のゲートには、比
較回路６７からの出力電圧が入力される。ＰＭＯＳトラ
ンジスタ１は、この出力電圧の大きさに応じて、外部電
源電圧ｅｘｔＶｃｃを降圧し、内部電源電圧ｉｎｔＶｃ
ｃを発生する。比較回路６７のＮＭＯＳトランジスタ１
３のゲートには参照電圧Ｖｒｅｆが入力される。比較回
路６７のＮＭＯＳトランジスタ１１のゲートには、ＰＭ
ＯＳトランジスタ１から発生した内部電源電圧ｉｎｔＶ
ｃｃが入力される。したがって、比較回路６７は、内部
電源電圧の大きさが、参照電圧Ｖｒｅｆの大きさになる
ように、ＰＭＯＳトランジスタ１のゲートに電圧を与え
る。
較回路６７からの出力電圧が入力される。ＰＭＯＳトラ
ンジスタ１は、この出力電圧の大きさに応じて、外部電
源電圧ｅｘｔＶｃｃを降圧し、内部電源電圧ｉｎｔＶｃ
ｃを発生する。比較回路６７のＮＭＯＳトランジスタ１
３のゲートには参照電圧Ｖｒｅｆが入力される。比較回
路６７のＮＭＯＳトランジスタ１１のゲートには、ＰＭ
ＯＳトランジスタ１から発生した内部電源電圧ｉｎｔＶ
ｃｃが入力される。したがって、比較回路６７は、内部
電源電圧の大きさが、参照電圧Ｖｒｅｆの大きさになる
ように、ＰＭＯＳトランジスタ１のゲートに電圧を与え
る。
【０００５】図１４は、従来の半導体装置を示す概略ブ
ロック図である。なお、図１３と同様の部分について同
一の参照符号を付しその説明は適宜省略する。
ロック図である。なお、図１３と同様の部分について同
一の参照符号を付しその説明は適宜省略する。
【０００６】図１４を参照して、従来の半導体装置は、
４つのメモリアレイ９７、外部電源パッド９５、内部降
圧電源回路９４、電源線７１および制御回路帯６３を備
える。メモリアレイ９７は、情報を記憶するための複数
のメモリセルを含む。チップの端に設けられる外部電源
パッド９５の近傍に内部降圧電源回路９４が配置され
る。外部電源パッド９５は、外部電源電圧ｅｘｔＶｃｃ
を内部降圧電源回路９４に与えるためのものである。電
源線７１は、内部降圧電源回路９４から発生された内部
電源電圧ｉｎｔＶｃｃを制御回路帯６３に供給するため
のものである。
４つのメモリアレイ９７、外部電源パッド９５、内部降
圧電源回路９４、電源線７１および制御回路帯６３を備
える。メモリアレイ９７は、情報を記憶するための複数
のメモリセルを含む。チップの端に設けられる外部電源
パッド９５の近傍に内部降圧電源回路９４が配置され
る。外部電源パッド９５は、外部電源電圧ｅｘｔＶｃｃ
を内部降圧電源回路９４に与えるためのものである。電
源線７１は、内部降圧電源回路９４から発生された内部
電源電圧ｉｎｔＶｃｃを制御回路帯６３に供給するため
のものである。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
内部降圧電源回路では、その出力となる内部電源電圧ｉ
ｎｔＶｃｃが比較回路６７に入力されるという閉ループ
を形成している。したがって、外部電源電圧ｅｘｔＶｃ
ｃが変動して大きくなった場合、または、内部降圧電源
回路９４の動作時の温度が低い場合では、内部降圧電源
回路９４を構成するトランジスタのチャネルコンダクタ
ンスが大きくなるため、比較回路６７および降圧回路１
の電圧利得が大きくなってしまう。このため、内部降圧
電源回路９４の出力である内部電源電圧ｉｎｔＶｃｃが
不必要に発振しやすくなるという問題点があった。
内部降圧電源回路では、その出力となる内部電源電圧ｉ
ｎｔＶｃｃが比較回路６７に入力されるという閉ループ
を形成している。したがって、外部電源電圧ｅｘｔＶｃ
ｃが変動して大きくなった場合、または、内部降圧電源
回路９４の動作時の温度が低い場合では、内部降圧電源
回路９４を構成するトランジスタのチャネルコンダクタ
ンスが大きくなるため、比較回路６７および降圧回路１
の電圧利得が大きくなってしまう。このため、内部降圧
電源回路９４の出力である内部電源電圧ｉｎｔＶｃｃが
不必要に発振しやすくなるという問題点があった。
【０００８】また、上述したように従来の半導体装置で
は、内部降圧電源回路９４はチップの端に配置される。
このため、内部電源電圧ｉｎｔＶｃｃによって動作する
制御回路帯６３が、内部降圧電源回路９４に対して離れ
て配置されると、電源線７１の抵抗値が大きくなる。そ
して、制御回路帯６３の消費電力が大きくなると、電源
線７１の寄生抵抗によって、制御回路帯６３の近傍の内
部電源電圧ｉｎｔＶｃｃの大きさが、内部降圧電源回路
９４の近傍の内部電源電圧ｉｎｔＶｃｃの大きさより小
さくなってしまう。ここで、内部降圧電源回路９４は、
図１３に示したように、内部降圧電源回路９４の近傍の
内部電源電圧ｉｎｔＶｃｃをフィードバックすることに
よって、内部電源電圧ｉｎｔＶｃｃを発生している。こ
のため、内部降圧電源回路９４が、制御回路帯６３の近
傍での内部電源電圧ｉｎｔＶｃｃの変動に追従しにくい
という問題点があった。
は、内部降圧電源回路９４はチップの端に配置される。
このため、内部電源電圧ｉｎｔＶｃｃによって動作する
制御回路帯６３が、内部降圧電源回路９４に対して離れ
て配置されると、電源線７１の抵抗値が大きくなる。そ
して、制御回路帯６３の消費電力が大きくなると、電源
線７１の寄生抵抗によって、制御回路帯６３の近傍の内
部電源電圧ｉｎｔＶｃｃの大きさが、内部降圧電源回路
９４の近傍の内部電源電圧ｉｎｔＶｃｃの大きさより小
さくなってしまう。ここで、内部降圧電源回路９４は、
図１３に示したように、内部降圧電源回路９４の近傍の
内部電源電圧ｉｎｔＶｃｃをフィードバックすることに
よって、内部電源電圧ｉｎｔＶｃｃを発生している。こ
のため、内部降圧電源回路９４が、制御回路帯６３の近
傍での内部電源電圧ｉｎｔＶｃｃの変動に追従しにくい
という問題点があった。
【０００９】この発明は、以上のような問題点を解決す
るためになされたもので、外部電源電圧ｅｘｔＶｃｃや
温度の変動に対して、不必要に内部電源電圧ｉｎｔＶｃ
ｃを発振することがない内部電源電圧発生回路を提供す
ることを目的とする。
るためになされたもので、外部電源電圧ｅｘｔＶｃｃや
温度の変動に対して、不必要に内部電源電圧ｉｎｔＶｃ
ｃを発振することがない内部電源電圧発生回路を提供す
ることを目的とする。
【００１０】この発明の他の目的は、内部電源電圧発生
回路と制御回路帯とが離れている場合であっても、制御
回路帯の近傍における内部電源電圧ｉｎｔＶｃｃの変動
に応じて内部電源電圧ｉｎｔＶｃｃを発生できる内部電
源電圧発生回路を備える半導体装置を提供することであ
る。すなわち、制御回路帯の近傍での内部電源電圧ｉｎ
ｔＶｃｃの変動に対し、追従性のよい内部電源電圧発生
回路を備える半導体装置を提供することである。
回路と制御回路帯とが離れている場合であっても、制御
回路帯の近傍における内部電源電圧ｉｎｔＶｃｃの変動
に応じて内部電源電圧ｉｎｔＶｃｃを発生できる内部電
源電圧発生回路を備える半導体装置を提供することであ
る。すなわち、制御回路帯の近傍での内部電源電圧ｉｎ
ｔＶｃｃの変動に対し、追従性のよい内部電源電圧発生
回路を備える半導体装置を提供することである。
【００１１】この発明のさらに他の目的は、電源電圧が
下降した場合であっても、内部電圧が所定の電圧レベル
に達するまでの時間の増加を抑えることができる内部電
圧発生回路を提供することである。
下降した場合であっても、内部電圧が所定の電圧レベル
に達するまでの時間の増加を抑えることができる内部電
圧発生回路を提供することである。
【００１２】
【課題を解決するための手段】本発明の請求項１に係る
内部電源電圧発生回路は、内部電源電圧を発生する。そ
して、カレントミラー増幅手段と、降圧手段と、電流源
制御手段とを備える。カレントミラー増幅手段は、電流
源を有している。また、カレントミラー増幅手段は、参
照電圧と、内部電源電圧とを比較する比較手段である。
降圧手段は、カレントミラー増幅手段における比較結果
に応じて、外部電源電圧を降圧して、内部電源電圧を発
生する。電流源制御手段は、外部電源電圧が上昇したと
きは、電流源からの電流が外部電源電圧の上昇に応じて
小さくなるように電流源を制御する。また、電流源制御
手段は、外部電源電圧が下降したときは、電流源からの
電流が外部電源電圧の下降に応じて大きくなるように電
流源を制御する。
内部電源電圧発生回路は、内部電源電圧を発生する。そ
して、カレントミラー増幅手段と、降圧手段と、電流源
制御手段とを備える。カレントミラー増幅手段は、電流
源を有している。また、カレントミラー増幅手段は、参
照電圧と、内部電源電圧とを比較する比較手段である。
降圧手段は、カレントミラー増幅手段における比較結果
に応じて、外部電源電圧を降圧して、内部電源電圧を発
生する。電流源制御手段は、外部電源電圧が上昇したと
きは、電流源からの電流が外部電源電圧の上昇に応じて
小さくなるように電流源を制御する。また、電流源制御
手段は、外部電源電圧が下降したときは、電流源からの
電流が外部電源電圧の下降に応じて大きくなるように電
流源を制御する。
【００１３】本発明の請求項２に係る内部電源電圧発生
回路では、請求項１に記載のものであって、電流源制御
手段は、外部電源電圧が上昇したときはその上昇に応じ
て下降する制御電圧を発生する。また、その電流源制御
手段は、外部電源電圧が下降したときは、その下降に応
じて上昇する制御電圧を発生する。そして、電流源は、
制御電圧の大きさに応じた大きさの電流を発生する。
回路では、請求項１に記載のものであって、電流源制御
手段は、外部電源電圧が上昇したときはその上昇に応じ
て下降する制御電圧を発生する。また、その電流源制御
手段は、外部電源電圧が下降したときは、その下降に応
じて上昇する制御電圧を発生する。そして、電流源は、
制御電圧の大きさに応じた大きさの電流を発生する。
【００１４】本発明の請求項３に係る内部電源電圧発生
回路では、請求項２に記載のものであって、電流源制御
手段は、定電流源と、抵抗手段とを含む。定電流源は、
定電流を発生する。抵抗手段は、定電流源に接続され
る。抵抗手段は、第１の抵抗素子を含む。第１の抵抗素
子は、外部電源電圧が上昇したときは、その上昇に応じ
て、抵抗値が小さくなる。また、第１の抵抗素子は、外
部電源電圧が下降したときは、その下降に応じて、抵抗
値が大きくなる。定電流源と抵抗手段との接続点から制
御電圧が出力される。
回路では、請求項２に記載のものであって、電流源制御
手段は、定電流源と、抵抗手段とを含む。定電流源は、
定電流を発生する。抵抗手段は、定電流源に接続され
る。抵抗手段は、第１の抵抗素子を含む。第１の抵抗素
子は、外部電源電圧が上昇したときは、その上昇に応じ
て、抵抗値が小さくなる。また、第１の抵抗素子は、外
部電源電圧が下降したときは、その下降に応じて、抵抗
値が大きくなる。定電流源と抵抗手段との接続点から制
御電圧が出力される。
【００１５】本発明の請求項４に係る内部電源電圧発生
回路では、請求項３に記載のものであって、抵抗手段
は、第２の抵抗素子をさらに含む。第２の抵抗素子は、
温度が上昇したときはその上昇に応じて抵抗値が大きく
なる。また、第２の抵抗素子は、温度が下降したとき
は、その下降に応じて抵抗値が小さくなる。
回路では、請求項３に記載のものであって、抵抗手段
は、第２の抵抗素子をさらに含む。第２の抵抗素子は、
温度が上昇したときはその上昇に応じて抵抗値が大きく
なる。また、第２の抵抗素子は、温度が下降したとき
は、その下降に応じて抵抗値が小さくなる。
【００１６】本発明の請求項５に係る内部電源電圧発生
回路では、請求項２に記載のものであって、電流源制御
手段は、第１の抵抗素子と、第１のトランジスタと、定
電流源と、第２のトランジスタと、第２の抵抗素子を含
む。第１の抵抗素子は、外部電源電圧を有するノード
と、第１のノードとの間に接続される。第１のトランジ
スタは、第１のノードと接地電圧を有するノードとの間
に接続される。定電流源は、外部電源電圧を有するノー
ドと、第２のノードとの間に接続される。第２のトラン
ジスタは、第２のノードと接地電圧を有するノードとの
間に接続される。第２の抵抗素子は、第２のノードと接
地電圧を有するノードとの間に接続される。第１および
第２のトランジスタの制御電極は、第１のノードに接続
される。第２のノードから制御電圧が出力される。
回路では、請求項２に記載のものであって、電流源制御
手段は、第１の抵抗素子と、第１のトランジスタと、定
電流源と、第２のトランジスタと、第２の抵抗素子を含
む。第１の抵抗素子は、外部電源電圧を有するノード
と、第１のノードとの間に接続される。第１のトランジ
スタは、第１のノードと接地電圧を有するノードとの間
に接続される。定電流源は、外部電源電圧を有するノー
ドと、第２のノードとの間に接続される。第２のトラン
ジスタは、第２のノードと接地電圧を有するノードとの
間に接続される。第２の抵抗素子は、第２のノードと接
地電圧を有するノードとの間に接続される。第１および
第２のトランジスタの制御電極は、第１のノードに接続
される。第２のノードから制御電圧が出力される。
【００１７】本発明の請求項６に係る内部電源電圧発生
回路は、内部電源電圧を発生する。そして、カレントミ
ラー増幅手段と、降圧手段と、電流源制御手段とを備え
る。カレントミラー増幅手段は、電流源を有している。
また、カレントミラー増幅手段は、参照電圧と、内部電
圧とを比較する比較手段である。降圧手段は、カレント
ミラー増幅手段における比較結果に応じて、外部電源電
圧を降圧して、内部電源電圧を発生する。電流源制御手
段は、温度が上昇したときは、電流源からの電流が温度
上昇に応じて大きくなるように電流源を制御する。ま
た、電流源制御手段は、温度が下降したときは、電流源
からの電流が温度下降に応じて小さくなるように電流源
を制御する。
回路は、内部電源電圧を発生する。そして、カレントミ
ラー増幅手段と、降圧手段と、電流源制御手段とを備え
る。カレントミラー増幅手段は、電流源を有している。
また、カレントミラー増幅手段は、参照電圧と、内部電
圧とを比較する比較手段である。降圧手段は、カレント
ミラー増幅手段における比較結果に応じて、外部電源電
圧を降圧して、内部電源電圧を発生する。電流源制御手
段は、温度が上昇したときは、電流源からの電流が温度
上昇に応じて大きくなるように電流源を制御する。ま
た、電流源制御手段は、温度が下降したときは、電流源
からの電流が温度下降に応じて小さくなるように電流源
を制御する。
【００１８】本発明の請求項７に係る内部電源電圧発生
回路では、請求項６に記載のものであって、電流源制御
手段は、温度が上昇したときは、その上昇に応じて上昇
する制御電圧を発生する。また、その電流源制御手段
は、温度が下降したときは、その下降に応じて下降する
制御電圧を発生する。電流源は、制御電圧の大きさに応
じた大きさの電流を発生する。
回路では、請求項６に記載のものであって、電流源制御
手段は、温度が上昇したときは、その上昇に応じて上昇
する制御電圧を発生する。また、その電流源制御手段
は、温度が下降したときは、その下降に応じて下降する
制御電圧を発生する。電流源は、制御電圧の大きさに応
じた大きさの電流を発生する。
【００１９】本発明の請求項８に係る内部電源電圧発生
回路では、請求項７に記載のものであって、電流源制御
手段は、定電流源と、抵抗手段とを含む。定電流源は、
定電流を発生する。抵抗手段は、定電流源に接続され
る。抵抗手段は、抵抗素子を含む。抵抗素子は、温度が
上昇したときは、その上昇に応じて、抵抗値が大きくな
る。また抵抗素子は、温度が下降したときは、そ下降に
応じて、抵抗値が小さくなる。定電流源と、抵抗手段と
の接続点から制御電圧が出力される。
回路では、請求項７に記載のものであって、電流源制御
手段は、定電流源と、抵抗手段とを含む。定電流源は、
定電流を発生する。抵抗手段は、定電流源に接続され
る。抵抗手段は、抵抗素子を含む。抵抗素子は、温度が
上昇したときは、その上昇に応じて、抵抗値が大きくな
る。また抵抗素子は、温度が下降したときは、そ下降に
応じて、抵抗値が小さくなる。定電流源と、抵抗手段と
の接続点から制御電圧が出力される。
【００２０】本発明の請求項９に係る内部電圧発生回路
では、発振手段と、ポンプ手段と、発振制御手段とを備
える。発振手段は、電源電圧に基づきパルス電圧を発振
する。ポンプ手段は、パルス電圧に応じて内部電圧を発
生する。発振制御手段は、電源電圧が下降したときは、
その下降に応じて、パルス電圧の周波数が高くなるよう
に発振手段を制御する。また、発振制御手段は、電源電
圧が上昇したときは、その上昇に応じて、パルス電圧の
周波数が低くなるように発振手段を制御する。
では、発振手段と、ポンプ手段と、発振制御手段とを備
える。発振手段は、電源電圧に基づきパルス電圧を発振
する。ポンプ手段は、パルス電圧に応じて内部電圧を発
生する。発振制御手段は、電源電圧が下降したときは、
その下降に応じて、パルス電圧の周波数が高くなるよう
に発振手段を制御する。また、発振制御手段は、電源電
圧が上昇したときは、その上昇に応じて、パルス電圧の
周波数が低くなるように発振手段を制御する。
【００２１】本発明の請求項１０に係る内部電圧発生回
路では、請求項９に記載のものであって、発振制御手段
は、電源電圧が上昇したときは、その上昇に応じて下降
する制御電圧を発生する。また、発振制御手段は、電源
電圧が下降したときは、その下降に応じて上昇する制御
電圧を発生する。発振手段は、複数のインバータと、電
流制御手段とを含む。電流制御手段は、複数のインバー
タに流れる電流を制御するためのものである。電流制御
手段は、制御電圧の大きさに応じた大きさの電流を複数
のインバータに流す。
路では、請求項９に記載のものであって、発振制御手段
は、電源電圧が上昇したときは、その上昇に応じて下降
する制御電圧を発生する。また、発振制御手段は、電源
電圧が下降したときは、その下降に応じて上昇する制御
電圧を発生する。発振手段は、複数のインバータと、電
流制御手段とを含む。電流制御手段は、複数のインバー
タに流れる電流を制御するためのものである。電流制御
手段は、制御電圧の大きさに応じた大きさの電流を複数
のインバータに流す。
【００２２】本発明の請求項１１に係る内部電圧発生回
路では、請求項１０に記載のものであって、発振制御手
段は、定電流源と抵抗手段とを含む。定電流源は、定電
流を発生する。抵抗手段は、定電流源に接続される。抵
抗手段は、抵抗素子を含む。抵抗素子は、電源電圧が上
昇したときは、その上昇に応じて抵抗値が小さくなる。
また、抵抗素子は、電源電圧が下降したときは、その下
降に応じて抵抗値が大きくなる。定電流源と抵抗手段と
の接続点から制御電圧が出力される。
路では、請求項１０に記載のものであって、発振制御手
段は、定電流源と抵抗手段とを含む。定電流源は、定電
流を発生する。抵抗手段は、定電流源に接続される。抵
抗手段は、抵抗素子を含む。抵抗素子は、電源電圧が上
昇したときは、その上昇に応じて抵抗値が小さくなる。
また、抵抗素子は、電源電圧が下降したときは、その下
降に応じて抵抗値が大きくなる。定電流源と抵抗手段と
の接続点から制御電圧が出力される。
【００２３】本発明の請求項１２に係る内部電圧発生回
路では、請求項１０に記載のものであって、発振制御手
段は、第１の抵抗素子と、第１のトランジスタと、定電
流源と、第２のトランジスタと、第２の抵抗素子とを含
んでいる。第１の抵抗素子は、電源電圧を有するノード
と、第１のノードとの間に接続される。第１のトランジ
スタは、第１のノードと接地電圧を有するノードとの間
に接続される。定電流源は、電源電圧を有するノード
と、第２のノードとの間に接続される。第２のトランジ
スタは、第２のノードと接地電圧を有するノードとの間
に接続される。第２の抵抗素子は、第２のノードと接地
電圧を有するノードとの間に接続される。第１および第
２のトランジスタの制御電極は、第１のノードに接続さ
れる。第２のノードから制御電圧が出力される。
路では、請求項１０に記載のものであって、発振制御手
段は、第１の抵抗素子と、第１のトランジスタと、定電
流源と、第２のトランジスタと、第２の抵抗素子とを含
んでいる。第１の抵抗素子は、電源電圧を有するノード
と、第１のノードとの間に接続される。第１のトランジ
スタは、第１のノードと接地電圧を有するノードとの間
に接続される。定電流源は、電源電圧を有するノード
と、第２のノードとの間に接続される。第２のトランジ
スタは、第２のノードと接地電圧を有するノードとの間
に接続される。第２の抵抗素子は、第２のノードと接地
電圧を有するノードとの間に接続される。第１および第
２のトランジスタの制御電極は、第１のノードに接続さ
れる。第２のノードから制御電圧が出力される。
【００２４】本発明の請求項１３に係る半導体装置は、
内部回路と、内部電源電圧発生手段とを備える。内部電
源電圧発生手段は、内部回路に供給する内部電源電圧を
発生する。内部電源電圧発生手段は、参照電圧と、内部
回路の近傍における内部電源電圧と比較し、その比較結
果に応じて、内部電源電圧を発生する。
内部回路と、内部電源電圧発生手段とを備える。内部電
源電圧発生手段は、内部回路に供給する内部電源電圧を
発生する。内部電源電圧発生手段は、参照電圧と、内部
回路の近傍における内部電源電圧と比較し、その比較結
果に応じて、内部電源電圧を発生する。
【００２５】本発明の請求項１４に係る半導体装置で
は、内部回路と、内部電源電圧発生手段とを備える。内
部電源電圧発生手段は、内部回路に供給する内部電源電
圧を発生する。内部電源電圧発生手段は、参照電圧と、
内部電源電圧との比較結果に応じて、内部電源電圧を発
生する。内部電源電圧発生手段は、参照電圧発生手段を
含む。参照電圧発生手段は、参照電圧を、内部回路の近
傍の内部電源電圧に応じて変化させる。
は、内部回路と、内部電源電圧発生手段とを備える。内
部電源電圧発生手段は、内部回路に供給する内部電源電
圧を発生する。内部電源電圧発生手段は、参照電圧と、
内部電源電圧との比較結果に応じて、内部電源電圧を発
生する。内部電源電圧発生手段は、参照電圧発生手段を
含む。参照電圧発生手段は、参照電圧を、内部回路の近
傍の内部電源電圧に応じて変化させる。
【００２６】
【発明の実施の形態】以下、本発明による内部電源電圧
発生回路、内部電圧発生回路および半導体装置について
図面を参照しながら説明する。
発生回路、内部電圧発生回路および半導体装置について
図面を参照しながら説明する。
【００２７】（実施の形態１）図１は、本発明の実施の
形態１による内部電源電圧発生回路としての内部降圧電
源回路の詳細を示す回路図である。
形態１による内部電源電圧発生回路としての内部降圧電
源回路の詳細を示す回路図である。
【００２８】図１を参照して、実施の形態１による内部
降圧電源回路は、降圧回路１、比較回路３および電流源
制御回路５を含む。比較回路３は、ＰＭＯＳトランジス
タ７，９、ＮＭＯＳトランジスタ１１，１３および電流
源１５を含む。電流源制御回路５は、定電流源１７、Ｎ
ＭＯＳトランジスタ１９および抵抗素子２１を含む。
降圧電源回路は、降圧回路１、比較回路３および電流源
制御回路５を含む。比較回路３は、ＰＭＯＳトランジス
タ７，９、ＮＭＯＳトランジスタ１１，１３および電流
源１５を含む。電流源制御回路５は、定電流源１７、Ｎ
ＭＯＳトランジスタ１９および抵抗素子２１を含む。
【００２９】降圧回路１は、ＰＭＯＳトランジスタであ
る。比較回路３は、カレントミラー型増幅回路である。
比較回路３の出力ノードＮ１は、ＰＭＯＳトランジスタ
１のゲートと接続される。
る。比較回路３は、カレントミラー型増幅回路である。
比較回路３の出力ノードＮ１は、ＰＭＯＳトランジスタ
１のゲートと接続される。
【００３０】比較回路３を構成する素子の接続について
説明する。ＰＭＯＳトランジスタ７およびＮＭＯＳトラ
ンジスタ１１とは、外部電源電圧ｅｘｔＶｃｃを有する
ノードとノードＮ２との間に直列に接続される。ＮＭＯ
Ｓトランジスタ１１のゲートには、ＰＭＯＳトランジス
タ１が発生する内部電源電圧ｉｎｔＶｃｃが入力され
る。ＰＭＯＳトランジスタ９およびＮＭＯＳトランジス
タ１３は、外部電源電圧ｅｘｔＶｃｃを有するノードと
ノードＮ２との間に直列に接続される。ＮＭＯＳトラン
ジスタ１３のゲートには、参照電圧Ｖｒｅｆが入力され
る。ＰＭＯＳトランジスタ７，９のゲートは、ＮＭＯＳ
トランジスタ１１のドレインに接続される。電流源１５
は、ノードＮ２と接地電圧の有するノードとの間に接続
される。この電流源１５は、ＮＭＯＳトランジスタであ
る。ＮＭＯＳトランジスタ１５のゲートは、電流源制御
回路５の出力ノードＮ３と接続される。
説明する。ＰＭＯＳトランジスタ７およびＮＭＯＳトラ
ンジスタ１１とは、外部電源電圧ｅｘｔＶｃｃを有する
ノードとノードＮ２との間に直列に接続される。ＮＭＯ
Ｓトランジスタ１１のゲートには、ＰＭＯＳトランジス
タ１が発生する内部電源電圧ｉｎｔＶｃｃが入力され
る。ＰＭＯＳトランジスタ９およびＮＭＯＳトランジス
タ１３は、外部電源電圧ｅｘｔＶｃｃを有するノードと
ノードＮ２との間に直列に接続される。ＮＭＯＳトラン
ジスタ１３のゲートには、参照電圧Ｖｒｅｆが入力され
る。ＰＭＯＳトランジスタ７，９のゲートは、ＮＭＯＳ
トランジスタ１１のドレインに接続される。電流源１５
は、ノードＮ２と接地電圧の有するノードとの間に接続
される。この電流源１５は、ＮＭＯＳトランジスタであ
る。ＮＭＯＳトランジスタ１５のゲートは、電流源制御
回路５の出力ノードＮ３と接続される。
【００３１】電流源制御回路５を構成する素子の接続に
ついて説明する。定電流源１７は、外部電源電圧ｅｘｔ
Ｖｃｃを有するノードと出力ノードＮ３との間に接続さ
れる。ＮＭＯＳトランジスタ１９および抵抗素子２１
は、出力ノードＮ３と接地電圧を有するノードとの間に
直列に接続される。ＮＭＯＳトランジスタ１９のゲート
には、外部電源電圧ｅｘｔＶｃｃが入力される。
ついて説明する。定電流源１７は、外部電源電圧ｅｘｔ
Ｖｃｃを有するノードと出力ノードＮ３との間に接続さ
れる。ＮＭＯＳトランジスタ１９および抵抗素子２１
は、出力ノードＮ３と接地電圧を有するノードとの間に
直列に接続される。ＮＭＯＳトランジスタ１９のゲート
には、外部電源電圧ｅｘｔＶｃｃが入力される。
【００３２】動作について説明する。ＰＭＯＳトランジ
スタ１は、比較回路３の出力ノードＮ１から出力される
電圧に応じて、外部電源電圧ｅｘｔＶｃｃを降圧して、
内部電源電圧ｉｎｔＶｃｃを発生する。内部電源電圧ｉ
ｎｔＶｃｃが、参照電圧Ｖｒｅｆより小さいと、比較回
路３は、出力ノードＮ１から、ＰＭＯＳトランジスタ１
のゲートへ「Ｌ」レベルの電圧を出力する。この「Ｌ」
レベルの電圧をゲートに受けるため、ＰＭＯＳトランジ
スタのチャネルコンダクタンスは大きくなる。このた
め、内部電源電圧ｉｎｔＶｃｃのレベルは上昇する。一
方、内部電源電圧ｉｎｔＶｃｃが、参照電圧Ｖｒｅｆの
大きさまで上昇すると、比較回路３は出力ノードＮ１か
らＰＭＯＳトランジスタ１のゲートへ「Ｈ」レベルの電
圧を出力する。「Ｈ」レベルの電圧がゲートに入力され
るため、ＰＭＯＳトランジスタ１はオフする。このた
め、内部電源電圧ｉｎｔＶｃｃは、参照電圧Ｖｒｅｆと
同じ大きさに落着くことになる。
スタ１は、比較回路３の出力ノードＮ１から出力される
電圧に応じて、外部電源電圧ｅｘｔＶｃｃを降圧して、
内部電源電圧ｉｎｔＶｃｃを発生する。内部電源電圧ｉ
ｎｔＶｃｃが、参照電圧Ｖｒｅｆより小さいと、比較回
路３は、出力ノードＮ１から、ＰＭＯＳトランジスタ１
のゲートへ「Ｌ」レベルの電圧を出力する。この「Ｌ」
レベルの電圧をゲートに受けるため、ＰＭＯＳトランジ
スタのチャネルコンダクタンスは大きくなる。このた
め、内部電源電圧ｉｎｔＶｃｃのレベルは上昇する。一
方、内部電源電圧ｉｎｔＶｃｃが、参照電圧Ｖｒｅｆの
大きさまで上昇すると、比較回路３は出力ノードＮ１か
らＰＭＯＳトランジスタ１のゲートへ「Ｈ」レベルの電
圧を出力する。「Ｈ」レベルの電圧がゲートに入力され
るため、ＰＭＯＳトランジスタ１はオフする。このた
め、内部電源電圧ｉｎｔＶｃｃは、参照電圧Ｖｒｅｆと
同じ大きさに落着くことになる。
【００３３】定電流源１７が発生する電流をＩｍとし、
ＮＭＯＳトランジスタ１９のチャネル抵抗をＲｇとし、
抵抗素子２１の抵抗をＲとする。この場合、ノードＮ３
の電圧は、Ｉｍ・（Ｒ＋Ｒｇ）となる。ここで、ＮＭＯ
Ｓトランジスタ１９のゲート〜ソース間電圧Ｖｇｓ＝ｅ
ｘｔＶｃｃ−Ｉｍ・Ｒが大きくなると、Ｒｇが小さくな
る。したがって、外部電源電圧ｅｘｔＶｃｃが上昇する
と、その上昇に応じて、ノードＮ３の電圧が下降する。
すなわち、電流源制御回路５は、外部電源電圧ｅｘｔＶ
ｃｃが上昇すると、その上昇に応じて下降する制御電圧
Ｖｃｏｎを、出力ノードＮ３からＮＭＯＳトランジスタ
１５のゲートに出力する。このため、ＮＭＯＳトランジ
スタ１５に流れる電流が小さくなる。ＮＭＯＳトランジ
スタ１５に流れる電流が小さくなると、比較回路（カレ
ントミラー型増幅回路）３の電圧利得が小さくなる。一
方、電流源制御回路５は、外部電源電圧ｅｘｔＶｃｃが
下降すると、その下降に応じて上昇する制御電圧Ｖｃｏ
ｎを、出力ノードＮ３からＮＭＯＳトランジスタ１５の
ゲートへ出力する。これにより、ＮＭＯＳトランジスタ
１５に流れる電流が大きくなり、比較回路（カレントミ
ラー型増幅回路）３の電圧利得も大きくなる。以上のよ
うに、外部電源電圧ｅｘｔＶｃｃが大きくなると、比較
回路（カレントミラー型増幅回路）３の電圧利得が小さ
くなり、外部電源電圧ｅｘｔＶｃｃが小さくなると、比
較回路（カレントミラー型増幅回路）３の電圧利得が大
きくなる場合に、比較回路（カレントミラー型増幅回
路）３の電圧利得は、外部電源電圧ｅｘｔＶｃｃに対し
て負の依存性を有するという。なお、上述のようにＮＭ
ＯＳトランジスタ１９は抵抗素子として用いられてい
る。
ＮＭＯＳトランジスタ１９のチャネル抵抗をＲｇとし、
抵抗素子２１の抵抗をＲとする。この場合、ノードＮ３
の電圧は、Ｉｍ・（Ｒ＋Ｒｇ）となる。ここで、ＮＭＯ
Ｓトランジスタ１９のゲート〜ソース間電圧Ｖｇｓ＝ｅ
ｘｔＶｃｃ−Ｉｍ・Ｒが大きくなると、Ｒｇが小さくな
る。したがって、外部電源電圧ｅｘｔＶｃｃが上昇する
と、その上昇に応じて、ノードＮ３の電圧が下降する。
すなわち、電流源制御回路５は、外部電源電圧ｅｘｔＶ
ｃｃが上昇すると、その上昇に応じて下降する制御電圧
Ｖｃｏｎを、出力ノードＮ３からＮＭＯＳトランジスタ
１５のゲートに出力する。このため、ＮＭＯＳトランジ
スタ１５に流れる電流が小さくなる。ＮＭＯＳトランジ
スタ１５に流れる電流が小さくなると、比較回路（カレ
ントミラー型増幅回路）３の電圧利得が小さくなる。一
方、電流源制御回路５は、外部電源電圧ｅｘｔＶｃｃが
下降すると、その下降に応じて上昇する制御電圧Ｖｃｏ
ｎを、出力ノードＮ３からＮＭＯＳトランジスタ１５の
ゲートへ出力する。これにより、ＮＭＯＳトランジスタ
１５に流れる電流が大きくなり、比較回路（カレントミ
ラー型増幅回路）３の電圧利得も大きくなる。以上のよ
うに、外部電源電圧ｅｘｔＶｃｃが大きくなると、比較
回路（カレントミラー型増幅回路）３の電圧利得が小さ
くなり、外部電源電圧ｅｘｔＶｃｃが小さくなると、比
較回路（カレントミラー型増幅回路）３の電圧利得が大
きくなる場合に、比較回路（カレントミラー型増幅回
路）３の電圧利得は、外部電源電圧ｅｘｔＶｃｃに対し
て負の依存性を有するという。なお、上述のようにＮＭ
ＯＳトランジスタ１９は抵抗素子として用いられてい
る。
【００３４】図２は、外部電源電圧ｅｘｔＶｃｃと、制
御電圧Ｖｃｏｎとの関係を示す図である。縦軸は制御電
圧Ｖｃｏｎを示し、横軸は、外部電源電圧ｅｘｔＶｃｃ
を示す。図２を参照して、外部電源電圧ｅｘｔＶｃｃが
上昇すると、制御電圧Ｖｃｏｎが下降することがわか
る。
御電圧Ｖｃｏｎとの関係を示す図である。縦軸は制御電
圧Ｖｃｏｎを示し、横軸は、外部電源電圧ｅｘｔＶｃｃ
を示す。図２を参照して、外部電源電圧ｅｘｔＶｃｃが
上昇すると、制御電圧Ｖｃｏｎが下降することがわか
る。
【００３５】以上のように、実施の形態１による内部降
圧電源回路では、比較回路（カレントミラー型増幅回
路）３の電圧利得は、外部電源電圧ｅｘｔＶｃｃに対し
て負の依存性を有している。このため、外部電源電圧ｅ
ｘｔＶｃｃが変動して、上昇した場合であっても、内部
降圧電源回路の閉ループゲインの増加を抑えることがで
きる。その結果、外部電源電圧ｅｘｔＶｃｃが変動して
上昇した場合に、不必要に内部電源電圧ｉｎｔＶｃｃを
発振するのを防止できる。
圧電源回路では、比較回路（カレントミラー型増幅回
路）３の電圧利得は、外部電源電圧ｅｘｔＶｃｃに対し
て負の依存性を有している。このため、外部電源電圧ｅ
ｘｔＶｃｃが変動して、上昇した場合であっても、内部
降圧電源回路の閉ループゲインの増加を抑えることがで
きる。その結果、外部電源電圧ｅｘｔＶｃｃが変動して
上昇した場合に、不必要に内部電源電圧ｉｎｔＶｃｃを
発振するのを防止できる。
【００３６】また、図１において、抵抗素子２１をＭＯ
Ｓトランジスタで構成することができる。この場合に
は、そのＭＯＳトランジスタの抵抗値Ｒは、温度が上昇
すると、温度上昇に応じて大きくなる。一方、温度が下
降すると、温度下降に応じて抵抗値Ｒは小さくなる。し
たがって、抵抗素子２１をＭＯＳトランジスタで構成す
ると、温度が下降したときは、ノードＮ３の電圧は小さ
くなる。すなわち、電流源制御回路５は、温度が下降し
たときは、出力ノードＮ３から、温度下降に応じて下降
する制御電圧ＶｃｏｎをＮＭＯＳトランジスタ１５のゲ
ートに出力することになる。このため、ＮＭＯＳトラン
ジスタ１５に流れる電流は小さくなり、比較回路（カレ
ントミラー型増幅回路）３の電圧利得も小さくなる。一
方、温度が上昇したときは、温度上昇に応じて、ノード
Ｎ３の電圧が上昇する。すなわち、電流源制御回路５
は、温度が上昇したときは、その温度上昇に応じて上昇
する制御電圧Ｖｃｏｎを出力ノードＮ３からＮＭＯＳト
ランジスタ１５のゲートに出力することになる。このた
め、ＮＭＯＳトランジスタ１５に流れる電流は大きくな
り、比較回路（カレントミラー型増幅回路）３の電圧利
得も大きくなる。以上のように、温度が下降すると比較
回路（カレントミラー型増幅回路）３の電圧利得も小さ
くなり、温度が上昇すると比較回路（カレントミラー型
増幅回路）３の電圧利得も大きくなる場合、比較回路
（カレントミラー型増幅回路）３の電圧利得は、温度に
対して正の依存性を有するという。
Ｓトランジスタで構成することができる。この場合に
は、そのＭＯＳトランジスタの抵抗値Ｒは、温度が上昇
すると、温度上昇に応じて大きくなる。一方、温度が下
降すると、温度下降に応じて抵抗値Ｒは小さくなる。し
たがって、抵抗素子２１をＭＯＳトランジスタで構成す
ると、温度が下降したときは、ノードＮ３の電圧は小さ
くなる。すなわち、電流源制御回路５は、温度が下降し
たときは、出力ノードＮ３から、温度下降に応じて下降
する制御電圧ＶｃｏｎをＮＭＯＳトランジスタ１５のゲ
ートに出力することになる。このため、ＮＭＯＳトラン
ジスタ１５に流れる電流は小さくなり、比較回路（カレ
ントミラー型増幅回路）３の電圧利得も小さくなる。一
方、温度が上昇したときは、温度上昇に応じて、ノード
Ｎ３の電圧が上昇する。すなわち、電流源制御回路５
は、温度が上昇したときは、その温度上昇に応じて上昇
する制御電圧Ｖｃｏｎを出力ノードＮ３からＮＭＯＳト
ランジスタ１５のゲートに出力することになる。このた
め、ＮＭＯＳトランジスタ１５に流れる電流は大きくな
り、比較回路（カレントミラー型増幅回路）３の電圧利
得も大きくなる。以上のように、温度が下降すると比較
回路（カレントミラー型増幅回路）３の電圧利得も小さ
くなり、温度が上昇すると比較回路（カレントミラー型
増幅回路）３の電圧利得も大きくなる場合、比較回路
（カレントミラー型増幅回路）３の電圧利得は、温度に
対して正の依存性を有するという。
【００３７】このようにに、実施の形態１による内部降
圧電源回路の変形例においては、比較回路（カレントミ
ラー型増幅回路）３の電圧利得は、外部電源電圧ｅｘｔ
Ｖｃｃに対して負の依存性を有し、温度に対して正の依
存性を有している。このため、外部電源電圧ｅｘｔＶｃ
ｃが変動して上昇し、かつ、内部降圧電源回路の動作時
の温度が低い場合において、内部降圧電源回路の閉ルー
プゲインの増加を抑えることができる。その結果、外部
電源電圧ｅｘｔＶｃｃが変動し、上昇した場合であっ
て、かつ、内部降圧電源回路の動作時の温度が低い場合
において、不必要な内部電源電圧ｉｎｔＶｃｃの発振を
防止することができる。
圧電源回路の変形例においては、比較回路（カレントミ
ラー型増幅回路）３の電圧利得は、外部電源電圧ｅｘｔ
Ｖｃｃに対して負の依存性を有し、温度に対して正の依
存性を有している。このため、外部電源電圧ｅｘｔＶｃ
ｃが変動して上昇し、かつ、内部降圧電源回路の動作時
の温度が低い場合において、内部降圧電源回路の閉ルー
プゲインの増加を抑えることができる。その結果、外部
電源電圧ｅｘｔＶｃｃが変動し、上昇した場合であっ
て、かつ、内部降圧電源回路の動作時の温度が低い場合
において、不必要な内部電源電圧ｉｎｔＶｃｃの発振を
防止することができる。
【００３８】（実施の形態２）実施の形態２による内部
電源電圧発生回路としての内部降圧電源回路の降圧回路
および比較回路（カレントミラー型増幅回路）は、図１
（実施の形態１）の降圧回路１および比較回路（カレン
トミラー型増幅回路）３と同様のものである。したがっ
て、実施の形態２による内部降圧電源回路と実施の形態
１による内部降圧電源回路とが異なるのは、電流源制御
回路である。
電源電圧発生回路としての内部降圧電源回路の降圧回路
および比較回路（カレントミラー型増幅回路）は、図１
（実施の形態１）の降圧回路１および比較回路（カレン
トミラー型増幅回路）３と同様のものである。したがっ
て、実施の形態２による内部降圧電源回路と実施の形態
１による内部降圧電源回路とが異なるのは、電流源制御
回路である。
【００３９】図３は、実施の形態２による内部降圧電源
回路の電流源制御回路の詳細を示す回路図である。
回路の電流源制御回路の詳細を示す回路図である。
【００４０】図３を参照して、電流源制御回路は、抵抗
素子２５，２７、ＮＭＯＳトランジスタ２９，３１およ
び定電流源２３を含む。抵抗素子２５およびＮＭＯＳト
ランジスタ２９は外部電源電圧ｅｘｔＶｃｃを有するノ
ードと接地電圧を有するノードとの間に直列に接続され
る。定電流源２３は、外部電源電圧ｅｘｔＶｃｃを有す
るノードと出力ノードＮ３との間に接続される。ＮＭＯ
Ｓトランジスタ３１および抵抗素子２７は、出力ノード
Ｎ３と接地電圧を有するノードとの間に並列に接続され
る。ＮＭＯＳトランジスタ２９，３１のゲートは、抵抗
素子２５に接続される。このような電流源制御回路は、
出力ノードＮ３から、図１に示すような比較回路３のＮ
ＭＯＳトランジスタ１５のゲートへ、制御電圧Ｖｃｏｎ
を出力する。なお、制御電圧Ｖｃｏｎは、出力ノードＮ
３の電圧である。
素子２５，２７、ＮＭＯＳトランジスタ２９，３１およ
び定電流源２３を含む。抵抗素子２５およびＮＭＯＳト
ランジスタ２９は外部電源電圧ｅｘｔＶｃｃを有するノ
ードと接地電圧を有するノードとの間に直列に接続され
る。定電流源２３は、外部電源電圧ｅｘｔＶｃｃを有す
るノードと出力ノードＮ３との間に接続される。ＮＭＯ
Ｓトランジスタ３１および抵抗素子２７は、出力ノード
Ｎ３と接地電圧を有するノードとの間に並列に接続され
る。ＮＭＯＳトランジスタ２９，３１のゲートは、抵抗
素子２５に接続される。このような電流源制御回路は、
出力ノードＮ３から、図１に示すような比較回路３のＮ
ＭＯＳトランジスタ１５のゲートへ、制御電圧Ｖｃｏｎ
を出力する。なお、制御電圧Ｖｃｏｎは、出力ノードＮ
３の電圧である。
【００４１】抵抗素子２５の抵抗値をＲ１とし、抵抗素
子２７の抵抗値をＲ２とし、ＮＭＯＳトランジスタ２９
のしきい値電圧をＶｔｈｎ、定電流源２３から発生され
る定電流をＩｃｏｎｓｔとし、ＮＭＯＳトランジスタ２
９に流れる電流をＩ１とする。また、ＮＭＯＳトランジ
スタ２９とＮＭＯＳトランジスタ３１とは、カレントミ
ラー回路を構成している。この場合、ＮＭＯＳトランジ
スタ３１のサイズの、ＮＭＯＳトランジスタ２９のサイ
ズに対する比、すなわち、（ＮＭＯＳトランジスタ３１
のサイズ）／（ＮＭＯＳトランジスタ２９のサイズ）を
ｋとする。ｋは、ミラー比と呼ばれるものである。
子２７の抵抗値をＲ２とし、ＮＭＯＳトランジスタ２９
のしきい値電圧をＶｔｈｎ、定電流源２３から発生され
る定電流をＩｃｏｎｓｔとし、ＮＭＯＳトランジスタ２
９に流れる電流をＩ１とする。また、ＮＭＯＳトランジ
スタ２９とＮＭＯＳトランジスタ３１とは、カレントミ
ラー回路を構成している。この場合、ＮＭＯＳトランジ
スタ３１のサイズの、ＮＭＯＳトランジスタ２９のサイ
ズに対する比、すなわち、（ＮＭＯＳトランジスタ３１
のサイズ）／（ＮＭＯＳトランジスタ２９のサイズ）を
ｋとする。ｋは、ミラー比と呼ばれるものである。
【００４２】ＮＭＯＳトランジスタ３１に流れる電流は
電流Ｉ１のｋ倍になる。また、抵抗素子２７に流れる電
流はＶｃｏｎ／Ｒ２である。ここで、抵抗素子２７に流
れる電流（Ｖｃｏｎ／Ｒ２）と、ＮＭＯＳトランジスタ
３１に流れる電流（ｋ・Ｉ１）との和が、定電流源２３
からの定電流の電流値Ｉｃｏｎｓｔと等しくなる。一
方、ＮＭＯＳトランジスタ２９に流れる電流Ｉ１は、Ｉ
１＝（ｅｘｔＶｃｃ−Ｖｔｈｎ）／Ｒ１で表わされる。
したがって、制御電圧Ｖｃｏｎは次式で表わされる。
電流Ｉ１のｋ倍になる。また、抵抗素子２７に流れる電
流はＶｃｏｎ／Ｒ２である。ここで、抵抗素子２７に流
れる電流（Ｖｃｏｎ／Ｒ２）と、ＮＭＯＳトランジスタ
３１に流れる電流（ｋ・Ｉ１）との和が、定電流源２３
からの定電流の電流値Ｉｃｏｎｓｔと等しくなる。一
方、ＮＭＯＳトランジスタ２９に流れる電流Ｉ１は、Ｉ
１＝（ｅｘｔＶｃｃ−Ｖｔｈｎ）／Ｒ１で表わされる。
したがって、制御電圧Ｖｃｏｎは次式で表わされる。
【００４３】Ｖｃｏｎ＝−（ｋ・Ｒ２／Ｒ１）・ｅｘｔ
Ｖｃｃ＋（ｋ・Ｒ２・Ｖｔｈｎ／Ｒ１＋Ｒ２・Ｉｃｏｎ
ｓｔ） この式からもわかるように、外部電源電圧ｅｘｔＶｃｃ
が上昇すると、その上昇に応じて、制御電圧Ｖｃｏｎが
下降し、外部電源電圧ｅｘｔＶｃｃが下降すると、その
下降に応じて制御電圧Ｖｃｏｎが上昇することになる。
すなわち、外部電源電圧ｅｘｔＶｃｃが上昇したとき
は、図１に示すような比較回路３のＮＭＯＳトランジス
タ１５に流れ電流は小さくなり、比較回路（カレントミ
ラー型増幅回路）３の電圧利得は小さくなる。一方、外
部電源電圧ｅｘｔＶｃｃが下降したときは、図１に示す
ような比較回路３のＮＭＯＳトランジスタ１５に流れる
電流が大きくなり、比較回路（カレントミラー型増幅回
路）３の電圧利得は大きくなる。
Ｖｃｃ＋（ｋ・Ｒ２・Ｖｔｈｎ／Ｒ１＋Ｒ２・Ｉｃｏｎ
ｓｔ） この式からもわかるように、外部電源電圧ｅｘｔＶｃｃ
が上昇すると、その上昇に応じて、制御電圧Ｖｃｏｎが
下降し、外部電源電圧ｅｘｔＶｃｃが下降すると、その
下降に応じて制御電圧Ｖｃｏｎが上昇することになる。
すなわち、外部電源電圧ｅｘｔＶｃｃが上昇したとき
は、図１に示すような比較回路３のＮＭＯＳトランジス
タ１５に流れ電流は小さくなり、比較回路（カレントミ
ラー型増幅回路）３の電圧利得は小さくなる。一方、外
部電源電圧ｅｘｔＶｃｃが下降したときは、図１に示す
ような比較回路３のＮＭＯＳトランジスタ１５に流れる
電流が大きくなり、比較回路（カレントミラー型増幅回
路）３の電圧利得は大きくなる。
【００４４】以上のように、実施の形態２による内部降
圧電源回路では、図１に示すような比較回路（カレント
ミラー型増幅回路）３の電圧利得は、外部電源電圧ｅｘ
ｔＶｃｃに対して負の依存性を有している。このため、
外部電源電圧ｅｘｔＶｃｃが変動して上昇した場合に、
内部降圧電源回路の閉ループゲインの増加を抑えること
ができる。その結果、外部電源電圧ｅｘｔＶｃｃが変動
して上昇した場合に、不必要な内部電源電圧ｉｎｔＶｃ
ｃの発振を防止することができる。
圧電源回路では、図１に示すような比較回路（カレント
ミラー型増幅回路）３の電圧利得は、外部電源電圧ｅｘ
ｔＶｃｃに対して負の依存性を有している。このため、
外部電源電圧ｅｘｔＶｃｃが変動して上昇した場合に、
内部降圧電源回路の閉ループゲインの増加を抑えること
ができる。その結果、外部電源電圧ｅｘｔＶｃｃが変動
して上昇した場合に、不必要な内部電源電圧ｉｎｔＶｃ
ｃの発振を防止することができる。
【００４５】図４は、実施の形態２による内部降圧電源
回路の電流源制御回路の他の例の詳細を示す回路図であ
る。なお、図３と同様の部分については同一の参照符号
を付し、その説明を適宜省略する。
回路の電流源制御回路の他の例の詳細を示す回路図であ
る。なお、図３と同様の部分については同一の参照符号
を付し、その説明を適宜省略する。
【００４６】図４の電流源制御回路は、図３の抵抗素子
２５を、ＰＭＯＳトランジスタ３３とし、図３の抵抗素
子２７を、ＮＭＯＳトランジスタ３５としたものであ
る。すなわち、ＰＭＯＳトランジスタ３３およびＮＭＯ
Ｓトランジスタ２９は、外部電源電圧ｅｘｔＶｃｃを有
するノードと接地電圧を有するノードとの間に直列に接
続される。ＰＭＯＳトランジスタ３３のゲートには接地
電圧が入力される。また、ＮＭＯＳトランジスタ３１お
よびＮＭＯＳトランジスタ３５は、ノードＮ３と接地電
圧を有するノードとの間に並列に接続される。ＮＭＯＳ
トランジスタ３５のゲートには、外部電源電圧ｅｘｔＶ
ｃｃが入力される。
２５を、ＰＭＯＳトランジスタ３３とし、図３の抵抗素
子２７を、ＮＭＯＳトランジスタ３５としたものであ
る。すなわち、ＰＭＯＳトランジスタ３３およびＮＭＯ
Ｓトランジスタ２９は、外部電源電圧ｅｘｔＶｃｃを有
するノードと接地電圧を有するノードとの間に直列に接
続される。ＰＭＯＳトランジスタ３３のゲートには接地
電圧が入力される。また、ＮＭＯＳトランジスタ３１お
よびＮＭＯＳトランジスタ３５は、ノードＮ３と接地電
圧を有するノードとの間に並列に接続される。ＮＭＯＳ
トランジスタ３５のゲートには、外部電源電圧ｅｘｔＶ
ｃｃが入力される。
【００４７】このように、図３の電流源制御回路と図４
の電流源制御回路とは、抵抗として用いる素子が異なる
だけである。したがって、図４の電流源制御回路を用い
た内部降圧電源回路は、図３の電流源制御回路を用いた
内部降圧電源回路と同様の効果を奏する。
の電流源制御回路とは、抵抗として用いる素子が異なる
だけである。したがって、図４の電流源制御回路を用い
た内部降圧電源回路は、図３の電流源制御回路を用いた
内部降圧電源回路と同様の効果を奏する。
【００４８】（実施の形態３）まず、従来の内部電圧発
生回路としての基板電圧発生回路および昇圧電圧発生回
路について説明する。ここで、基板電圧発生回路は、負
の値を有し、半導体基板に供給するための基板電圧を発
生するためのものである。昇圧電圧発生回路は、電源電
圧Ｖｃｃより大きい値を有する昇圧電圧を発生するため
のものである。従来の基板電圧発生回路は、リング発振
回路およびポンプ回路を備える。ポンプ回路は、リング
発振回路から発振されたクロック信号ＣＬＫに応じて動
作し、基板電圧Ｖｂｂを発生するものである。なお、昇
圧電圧発生回路についても同様である。
生回路としての基板電圧発生回路および昇圧電圧発生回
路について説明する。ここで、基板電圧発生回路は、負
の値を有し、半導体基板に供給するための基板電圧を発
生するためのものである。昇圧電圧発生回路は、電源電
圧Ｖｃｃより大きい値を有する昇圧電圧を発生するため
のものである。従来の基板電圧発生回路は、リング発振
回路およびポンプ回路を備える。ポンプ回路は、リング
発振回路から発振されたクロック信号ＣＬＫに応じて動
作し、基板電圧Ｖｂｂを発生するものである。なお、昇
圧電圧発生回路についても同様である。
【００４９】ポンプ回路を駆動する電源電圧Ｖｃｃが下
がると、ポンプ効率が下がってします。ポンプ効率は、
（ポンプ回路の出力端子に流れる電流）／（ポンプ回路
が消費する電流）で表わされるものである。さらに、ポ
ンプ回路を駆動する電源電圧Ｖｃｃが下がると、クロッ
ク信号ＣＬＫの１周期当りのポンプ量が小さくなってし
まう。ポンプ量は、ポンプ回路の出力端子に流れる電流
のことである。これらのことから、電源電圧Ｖｃｃが変
動して下降した場合、ポンプ回路から発生される基板電
圧Ｖｂｂまたは昇圧電圧Ｖｐｐが所定の電圧レベルに達
するまでの時間が、電源電圧Ｖｃｃが高い場合より、長
くなってしまうという問題点ある。実施の形態３による
内部電圧発生回路としての昇圧電圧発生回路および基板
電圧発生回路は、このような問題点を解決するためにな
されたもである。この問題を解決するために、実施の形
態３による内部電圧発生回路（基板電圧発生回路、昇圧
電圧発生回路）は、図１の電流源制御回路５と同じ回
路、図３の電流源制御回路と同じ回路または図４の電流
源制御回路と同じ回路を用いている。詳しく説明する。
がると、ポンプ効率が下がってします。ポンプ効率は、
（ポンプ回路の出力端子に流れる電流）／（ポンプ回路
が消費する電流）で表わされるものである。さらに、ポ
ンプ回路を駆動する電源電圧Ｖｃｃが下がると、クロッ
ク信号ＣＬＫの１周期当りのポンプ量が小さくなってし
まう。ポンプ量は、ポンプ回路の出力端子に流れる電流
のことである。これらのことから、電源電圧Ｖｃｃが変
動して下降した場合、ポンプ回路から発生される基板電
圧Ｖｂｂまたは昇圧電圧Ｖｐｐが所定の電圧レベルに達
するまでの時間が、電源電圧Ｖｃｃが高い場合より、長
くなってしまうという問題点ある。実施の形態３による
内部電圧発生回路としての昇圧電圧発生回路および基板
電圧発生回路は、このような問題点を解決するためにな
されたもである。この問題を解決するために、実施の形
態３による内部電圧発生回路（基板電圧発生回路、昇圧
電圧発生回路）は、図１の電流源制御回路５と同じ回
路、図３の電流源制御回路と同じ回路または図４の電流
源制御回路と同じ回路を用いている。詳しく説明する。
【００５０】図５は、実施の形態３による内部電圧発生
回路を示す概略ブロック図である。なお、図５の内部電
圧発生回路は、基板電圧Ｖｂｂを発生する基板電圧発生
回路であると考えることもできるし、昇圧電圧Ｖｐｐを
発生する昇圧電圧発生回路であると考えることもでき
る。
回路を示す概略ブロック図である。なお、図５の内部電
圧発生回路は、基板電圧Ｖｂｂを発生する基板電圧発生
回路であると考えることもできるし、昇圧電圧Ｖｐｐを
発生する昇圧電圧発生回路であると考えることもでき
る。
【００５１】図５を参照して、実施の形態３による内部
電圧発生回路は、ポンプ回路３７、リング発振器３９お
よび発振制御回路４１を含む。図５の内部電圧発生回路
が基板電圧発生回路であるとして説明する。ポンプ回路
３７は、リング発振器３９から発振されるクロック信号
（パルス電圧）ＣＬＫに応じて、基板電圧Ｖｂｂを発生
する。発振制御回路４１は、リング発振器３９から発振
されるクロック信号（パルス電圧）ＣＬＫの周波数を制
御する。発振制御回路４１としては、図１の電流源制御
回路５、図３の電流源制御回路または図４の電流源制御
回路を用いることができる。
電圧発生回路は、ポンプ回路３７、リング発振器３９お
よび発振制御回路４１を含む。図５の内部電圧発生回路
が基板電圧発生回路であるとして説明する。ポンプ回路
３７は、リング発振器３９から発振されるクロック信号
（パルス電圧）ＣＬＫに応じて、基板電圧Ｖｂｂを発生
する。発振制御回路４１は、リング発振器３９から発振
されるクロック信号（パルス電圧）ＣＬＫの周波数を制
御する。発振制御回路４１としては、図１の電流源制御
回路５、図３の電流源制御回路または図４の電流源制御
回路を用いることができる。
【００５２】ただし、図１、図３および図４の電流源制
御回路では、電源電圧として外部電源電圧ｅｘｔＶｃｃ
を用いているが、図５の発振制御回路４１では、電源電
圧は、外部電源電圧ｅｘｔＶｃｃであってもよいし、内
部電源電圧ｉｎｔＶｃｃであっもよい。
御回路では、電源電圧として外部電源電圧ｅｘｔＶｃｃ
を用いているが、図５の発振制御回路４１では、電源電
圧は、外部電源電圧ｅｘｔＶｃｃであってもよいし、内
部電源電圧ｉｎｔＶｃｃであっもよい。
【００５３】発振制御回路４１は、電源電圧Ｖｃｃが下
降すると、その下降に応じて、クロック信号（パルス電
圧）ＣＬＫの周波数が高くなるように、リング発振器３
９を制御している。リング発振器３９からのクロック信
号ＣＬＫの周波数が高くなると、単位時間当りのポンプ
回路３７の動作数が増加する。その結果、電源電圧Ｖｃ
ｃが下降した場合において、基板電圧Ｖｂｂが所定の電
圧レベルに達するまでの時間の増加を抑制することがで
きる。以下、さらに詳しく説明する。
降すると、その下降に応じて、クロック信号（パルス電
圧）ＣＬＫの周波数が高くなるように、リング発振器３
９を制御している。リング発振器３９からのクロック信
号ＣＬＫの周波数が高くなると、単位時間当りのポンプ
回路３７の動作数が増加する。その結果、電源電圧Ｖｃ
ｃが下降した場合において、基板電圧Ｖｂｂが所定の電
圧レベルに達するまでの時間の増加を抑制することがで
きる。以下、さらに詳しく説明する。
【００５４】図６は、図５のリング発振器３９の詳細を
示す回路図である。図６を参照して、リング発振器は、
ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ
４５からなるインバータを奇数個直列に接続して構成さ
れる。そして、最終段のインバータの出力ノード（リン
グ発振器の出力ノード）と、初段のインバータの入力ノ
ードとが接続される。さらに、各インバータに対応し
て、ＮＭＯＳトランジスタ４７が設けられている。
示す回路図である。図６を参照して、リング発振器は、
ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ
４５からなるインバータを奇数個直列に接続して構成さ
れる。そして、最終段のインバータの出力ノード（リン
グ発振器の出力ノード）と、初段のインバータの入力ノ
ードとが接続される。さらに、各インバータに対応し
て、ＮＭＯＳトランジスタ４７が設けられている。
【００５５】ＮＭＯＳトランジスタ４７は、ＰＭＯＳト
ランジスタ４３およびＮＭＯＳトランジスタ４５からな
るインバータと接地電圧を有するノードとの間に接続さ
れる。ＮＭＯＳトランジスタのゲートと、発振制御回路
４１の出力ノードＮ３（図１、図３または図４）とが接
続される。すなわち、ＮＭＯＳトランジスタ４７のゲー
トには、発振制御回路４１から制御電圧Ｖｃｏｎが入力
されることになる。なお、奇数個のインバータに対応し
て設けられる奇数個のＮＭＯＳトランジスタ４７は、電
流制御回路を構成する。電源電圧Ｖｃｃが下降すると、
その下降に応じて上昇する制御電圧Ｖｃｏｎを発振制御
回路４１はＮＭＯＳトランジスタ４７に出力する。この
ため、電源電圧Ｖｃｃが下降すると、ＮＭＯＳトランジ
スタ４７に流れる電流が増加する。その結果、ＰＭＯＳ
トランジスタ４３およびＮＭＯＳトランジスタ４５から
なるインバータの出力の遅延時間が短くなり、クロック
信号ＣＬＫの周波数が高くなる。一方、電源電圧Ｖｃｃ
が上昇したときは、その上昇に応じて下降する制御電圧
Ｖｃｏｎを、発振制御回路４１は、ＮＭＯＳトランジス
タ４７のゲートに出力する。このため、電源電圧Ｖｃｃ
が上昇した場合は、ＮＭＯＳトランジスタ４７に流れる
電流は小さくなる。その結果、インバータ出力の遅延時
間が長くなり、クロック信号ＣＬＫの周波数が低くな
る。以上のように、電源電圧Ｖｃｃが下降したときは、
クロック信号ＣＬＫの周波数が高くなり、電源電圧Ｖｃ
ｃが上昇したときは、クロック信号ＣＬＫの周波数が低
くなる場合、リング発振器３９の発振周波数は、電源電
圧Ｖｃｃに対して負の依存性を有するという。
ランジスタ４３およびＮＭＯＳトランジスタ４５からな
るインバータと接地電圧を有するノードとの間に接続さ
れる。ＮＭＯＳトランジスタのゲートと、発振制御回路
４１の出力ノードＮ３（図１、図３または図４）とが接
続される。すなわち、ＮＭＯＳトランジスタ４７のゲー
トには、発振制御回路４１から制御電圧Ｖｃｏｎが入力
されることになる。なお、奇数個のインバータに対応し
て設けられる奇数個のＮＭＯＳトランジスタ４７は、電
流制御回路を構成する。電源電圧Ｖｃｃが下降すると、
その下降に応じて上昇する制御電圧Ｖｃｏｎを発振制御
回路４１はＮＭＯＳトランジスタ４７に出力する。この
ため、電源電圧Ｖｃｃが下降すると、ＮＭＯＳトランジ
スタ４７に流れる電流が増加する。その結果、ＰＭＯＳ
トランジスタ４３およびＮＭＯＳトランジスタ４５から
なるインバータの出力の遅延時間が短くなり、クロック
信号ＣＬＫの周波数が高くなる。一方、電源電圧Ｖｃｃ
が上昇したときは、その上昇に応じて下降する制御電圧
Ｖｃｏｎを、発振制御回路４１は、ＮＭＯＳトランジス
タ４７のゲートに出力する。このため、電源電圧Ｖｃｃ
が上昇した場合は、ＮＭＯＳトランジスタ４７に流れる
電流は小さくなる。その結果、インバータ出力の遅延時
間が長くなり、クロック信号ＣＬＫの周波数が低くな
る。以上のように、電源電圧Ｖｃｃが下降したときは、
クロック信号ＣＬＫの周波数が高くなり、電源電圧Ｖｃ
ｃが上昇したときは、クロック信号ＣＬＫの周波数が低
くなる場合、リング発振器３９の発振周波数は、電源電
圧Ｖｃｃに対して負の依存性を有するという。
【００５６】上述したことは、図５の内部電圧発生回路
を昇圧電圧発生回路と考えた場合も同様である。
を昇圧電圧発生回路と考えた場合も同様である。
【００５７】以上のように、実施の形態３による内部電
圧発生回路（基板電圧発生回路、昇圧電圧発生回路）で
は、リング発振器３９の発振周波数は、電源電圧Ｖｃｃ
に対して負の依存性を有している。このため、電源電圧
Ｖｃｃが変動して下降し、ポンプ回路３７の動作１回当
りのポンプ量が小さくなっても、リング発振器３９から
発振されるクロック信号ＣＬＫの周波数が高くなるの
で、十分なポンプ量を得ることができる。すなわち、実
施の形態３による内部電圧発生回路（基板電圧発生回
路、昇圧電圧発生回路）では、電源電圧Ｖｃｃが変動し
て下降した場合であっても、内部電圧（基板電圧Ｖｂ
ｂ、昇圧電圧Ｖｐｐ）が所定の電圧レベルに達するまで
の時間の増加を抑制できる。図６は、実施の形態３によ
る内部電圧発生回路（基板電圧発生回路、昇圧電圧発生
回路）のリング発振器３９（図５）の他の例の詳細を示
す回路図である。なお、図６と同様の部分については同
一の参照符号を付しその説明を適宜省略する。
圧発生回路（基板電圧発生回路、昇圧電圧発生回路）で
は、リング発振器３９の発振周波数は、電源電圧Ｖｃｃ
に対して負の依存性を有している。このため、電源電圧
Ｖｃｃが変動して下降し、ポンプ回路３７の動作１回当
りのポンプ量が小さくなっても、リング発振器３９から
発振されるクロック信号ＣＬＫの周波数が高くなるの
で、十分なポンプ量を得ることができる。すなわち、実
施の形態３による内部電圧発生回路（基板電圧発生回
路、昇圧電圧発生回路）では、電源電圧Ｖｃｃが変動し
て下降した場合であっても、内部電圧（基板電圧Ｖｂ
ｂ、昇圧電圧Ｖｐｐ）が所定の電圧レベルに達するまで
の時間の増加を抑制できる。図６は、実施の形態３によ
る内部電圧発生回路（基板電圧発生回路、昇圧電圧発生
回路）のリング発振器３９（図５）の他の例の詳細を示
す回路図である。なお、図６と同様の部分については同
一の参照符号を付しその説明を適宜省略する。
【００５８】図７を参照して、リング発振器は、ＰＭＯ
Ｓトランジスタ４３と、電源電圧Ｖｃｃを有するノード
との間にＰＭＯＳトランジスタ４９を設けている。そし
て、さらに、ＰＭＯＳ制御回路５１を備えている。ＰＭ
ＯＳ制御回路５１と、奇数個のＰＭＯＳトランジスタ４
９と、奇数個のＮＭＯＳトランジスタ４７とは、電流制
御回路を構成している。ＰＭＯＳ制御回路５１は、ＰＭ
ＯＳトランジスタ５３，５５、ＮＭＯＳトランジスタ５
７および定電流源５９を含む。ＰＭＯＳトランジスタ５
３およびＮＭＯＳトランジスタ５７は、電源電圧Ｖｃｃ
を有するノードと接地電圧を有するノードとの間に直列
に接続される。ＮＭＯＳトランジスタ５７のゲートに
は、発振制御回路４１からの制御電圧Ｖｃｏｎが入力さ
れる。ＰＭＯＳトランジスタ５５および定電流源５９は
電源電圧Ｖｃｃを有するノードと接地電圧を有するノー
ドとの間に直列に接続される。ＰＭＯＳトランジスタ５
３，５５のゲートは、ＮＭＯＳトランジスタ５７のドレ
インに接続される。ＰＭＯＳ制御回路５１の出力ノード
Ｎ４は、ＰＭＯＳトランジスタ４９のゲートに入力され
る。
Ｓトランジスタ４３と、電源電圧Ｖｃｃを有するノード
との間にＰＭＯＳトランジスタ４９を設けている。そし
て、さらに、ＰＭＯＳ制御回路５１を備えている。ＰＭ
ＯＳ制御回路５１と、奇数個のＰＭＯＳトランジスタ４
９と、奇数個のＮＭＯＳトランジスタ４７とは、電流制
御回路を構成している。ＰＭＯＳ制御回路５１は、ＰＭ
ＯＳトランジスタ５３，５５、ＮＭＯＳトランジスタ５
７および定電流源５９を含む。ＰＭＯＳトランジスタ５
３およびＮＭＯＳトランジスタ５７は、電源電圧Ｖｃｃ
を有するノードと接地電圧を有するノードとの間に直列
に接続される。ＮＭＯＳトランジスタ５７のゲートに
は、発振制御回路４１からの制御電圧Ｖｃｏｎが入力さ
れる。ＰＭＯＳトランジスタ５５および定電流源５９は
電源電圧Ｖｃｃを有するノードと接地電圧を有するノー
ドとの間に直列に接続される。ＰＭＯＳトランジスタ５
３，５５のゲートは、ＮＭＯＳトランジスタ５７のドレ
インに接続される。ＰＭＯＳ制御回路５１の出力ノード
Ｎ４は、ＰＭＯＳトランジスタ４９のゲートに入力され
る。
【００５９】ＰＭＯＳ制御回路５１のＮＭＯＳトランジ
スタ５７のゲートへ入力される制御電圧Ｖｃｏｎは、電
源電圧Ｖｃｃが下降すると、その下降に応じて上昇する
電圧である。したがって、電源電圧Ｖｃｃが下降する
と、制御電圧Ｖｃｏｎが上昇し、ＰＭＯＳ制御回路５１
の出力ノードＮ４から出力される電圧Ｖｐは下降するこ
とになる。その結果、ＰＭＯＳトランジスタ４９に流れ
る電流が増加し、インバータ出力の遅延時間が短くな
る。これによって、電源電圧Ｖｃｃが下降したときは、
リング発振器からのクロック信号ＣＬＫの周波数が高く
なる。
スタ５７のゲートへ入力される制御電圧Ｖｃｏｎは、電
源電圧Ｖｃｃが下降すると、その下降に応じて上昇する
電圧である。したがって、電源電圧Ｖｃｃが下降する
と、制御電圧Ｖｃｏｎが上昇し、ＰＭＯＳ制御回路５１
の出力ノードＮ４から出力される電圧Ｖｐは下降するこ
とになる。その結果、ＰＭＯＳトランジスタ４９に流れ
る電流が増加し、インバータ出力の遅延時間が短くな
る。これによって、電源電圧Ｖｃｃが下降したときは、
リング発振器からのクロック信号ＣＬＫの周波数が高く
なる。
【００６０】このように、図６のリング発振器におい
て、さらに、奇数個のＰＭＯＳトランジスタ４９および
ＰＭＯＳ制御回路５１を加えたリング発振器（図７）に
おいても、電源電圧Ｖｃｃに対して負の依存性を有す
る。したがって、実施の形態３による内部電圧発生回路
（基板電圧発生回路、昇圧電圧発生回路）のリング発振
器３９として、図７のリング発振器を用いた場合も、リ
ング発振器３９として図６のリング発振器を用いた場合
と同様の効果を奏する。なお、図７のリング発振器にお
いて、ＮＭＯＳトランジスタ４７を取り除いて、ＮＭＯ
Ｓトランジスタ４５のソースと接地電圧を有するノード
とを接続してもよい。この場合にも、リング発振器の発
振周波数は電源電圧Ｖｃｃに対して負の依存性を有する
ため、上記したと同様の効果を奏する。
て、さらに、奇数個のＰＭＯＳトランジスタ４９および
ＰＭＯＳ制御回路５１を加えたリング発振器（図７）に
おいても、電源電圧Ｖｃｃに対して負の依存性を有す
る。したがって、実施の形態３による内部電圧発生回路
（基板電圧発生回路、昇圧電圧発生回路）のリング発振
器３９として、図７のリング発振器を用いた場合も、リ
ング発振器３９として図６のリング発振器を用いた場合
と同様の効果を奏する。なお、図７のリング発振器にお
いて、ＮＭＯＳトランジスタ４７を取り除いて、ＮＭＯ
Ｓトランジスタ４５のソースと接地電圧を有するノード
とを接続してもよい。この場合にも、リング発振器の発
振周波数は電源電圧Ｖｃｃに対して負の依存性を有する
ため、上記したと同様の効果を奏する。
【００６１】（実施の形態４）図８は、本発明の実施の
形態４による半導体装置を示す図であって、特に、その
内部降圧電源回路の詳細を示す回路図である。
形態４による半導体装置を示す図であって、特に、その
内部降圧電源回路の詳細を示す回路図である。
【００６２】図８を参照して、実施の形態４による半導
体装置は、内部降圧電源回路６５および制御回路帯（内
部回路）６３を含む。内部降圧電源回路６５は、降圧回
路１および比較回路６７を含む。降圧回路１は、ＰＭＯ
Ｓトランジスタであり、図１の降圧回路１と同様のもの
である。比較回路６７は、カレントミラー型増幅回路で
あり、図１の比較回路３と同様のものである。ただし、
図１の比較回路３では、電流源１５を設けているのに対
し、図８の比較回路６７では、定電流を発生する定電流
源６９を設けている。すなわち、比較回路６７は、ＰＭ
ＯＳトランジスタ７，９、ＮＭＯＳトランジスタ１１，
１３および定電流源６９を含む。内部降圧電源回路６５
は、チップ端にある図示しない外部電源パッド近傍に配
置されている。このため、内部降圧電源回路６５と、制
御回路帯６３とは離れて配置されている。ここで、図示
しない外部電源パッドは、外部電源電圧ｅｘｔＶｃｃ
を、内部降圧電源回路６５に供給するためのものであ
る。
体装置は、内部降圧電源回路６５および制御回路帯（内
部回路）６３を含む。内部降圧電源回路６５は、降圧回
路１および比較回路６７を含む。降圧回路１は、ＰＭＯ
Ｓトランジスタであり、図１の降圧回路１と同様のもの
である。比較回路６７は、カレントミラー型増幅回路で
あり、図１の比較回路３と同様のものである。ただし、
図１の比較回路３では、電流源１５を設けているのに対
し、図８の比較回路６７では、定電流を発生する定電流
源６９を設けている。すなわち、比較回路６７は、ＰＭ
ＯＳトランジスタ７，９、ＮＭＯＳトランジスタ１１，
１３および定電流源６９を含む。内部降圧電源回路６５
は、チップ端にある図示しない外部電源パッド近傍に配
置されている。このため、内部降圧電源回路６５と、制
御回路帯６３とは離れて配置されている。ここで、図示
しない外部電源パッドは、外部電源電圧ｅｘｔＶｃｃ
を、内部降圧電源回路６５に供給するためのものであ
る。
【００６３】内部降圧電源回路６５と、制御回路帯６３
とは、電源線７１によって接続されている。そして、内
部降圧電源回路６５で発生された内部電源電圧ｉｎｔＶ
ｃｃは、電源線７１を介して、制御回路帯６３に供給さ
れる。制御回路帯６３は、複数の制御回路を含み、内部
電源電圧ｉｎｔＶｃｃを電源電圧として動作する。比較
回路６７のＮＭＯＳトランジスタ１１のゲートと、矢印
Ｖ２で示すような、制御回路帯６３の近傍の電源線７１
とは、導電線７３によって接続される。導電線７３は、
たとえば、センスラインである。なお、従来のように降
圧回路１の近傍の電源線７１（矢印Ｖ１）と、ＮＭＯＳ
トランジスタ１１のゲートとを接続するものではない。
とは、電源線７１によって接続されている。そして、内
部降圧電源回路６５で発生された内部電源電圧ｉｎｔＶ
ｃｃは、電源線７１を介して、制御回路帯６３に供給さ
れる。制御回路帯６３は、複数の制御回路を含み、内部
電源電圧ｉｎｔＶｃｃを電源電圧として動作する。比較
回路６７のＮＭＯＳトランジスタ１１のゲートと、矢印
Ｖ２で示すような、制御回路帯６３の近傍の電源線７１
とは、導電線７３によって接続される。導電線７３は、
たとえば、センスラインである。なお、従来のように降
圧回路１の近傍の電源線７１（矢印Ｖ１）と、ＮＭＯＳ
トランジスタ１１のゲートとを接続するものではない。
【００６４】比較回路６７の動作について簡単に説明す
る。比較回路６７のＮＭＯＳトランジスタ１１のゲート
には、内部電源電圧ｉｎｔＶｃｃが入力される。一方、
ＮＭＯＳトランジスタ１３のゲートには、参照電圧Ｖｒ
ｅｆが入力される。ＮＭＯＳトランジスタ１１に入力さ
れる内部電源電圧ｉｎｔＶｃｃが、参照電圧Ｖｒｅｆよ
り小さくなると、比較回路６７は、出力ノードＮ１か
ら、ＰＭＯＳトランジスタ１のゲートに、「Ｌ」レベル
の電圧を出力する。「Ｌ」レベルの電圧をゲートに受け
たＰＭＯＳトランジスタ１は、オンし、外部電源電圧ｅ
ｘｔＶｃｃを降圧して、内部電源電圧ｉｎｔＶｃｃを発
生する。すなわち、内部電源電圧ｉｎｔＶｃｃが上昇す
ることになる。一方、ＮＭＯＳトランジスタ１１のゲー
トに入力される内部電源電圧ｉｎｔＶｃｃが参照電圧Ｖ
ｒｅｆの大きさまで上昇すると、比較回路６７は、出力
ノードＮ１から、ＰＭＯＳトランジスタ１のゲートに
「Ｈ」レベルの電圧を出力する。このためＰＭＯＳトラ
ンジスタ１はオフする。これによって、内部電源電圧ｉ
ｎｔＶｃｃは、参照電圧Ｖｒｅｆと同じ大きさに落ち着
くことになる。以上においては、内部降圧電源回路の一
般的な動作について説明したが、以下では、その特徴的
な動作について説明する。
る。比較回路６７のＮＭＯＳトランジスタ１１のゲート
には、内部電源電圧ｉｎｔＶｃｃが入力される。一方、
ＮＭＯＳトランジスタ１３のゲートには、参照電圧Ｖｒ
ｅｆが入力される。ＮＭＯＳトランジスタ１１に入力さ
れる内部電源電圧ｉｎｔＶｃｃが、参照電圧Ｖｒｅｆよ
り小さくなると、比較回路６７は、出力ノードＮ１か
ら、ＰＭＯＳトランジスタ１のゲートに、「Ｌ」レベル
の電圧を出力する。「Ｌ」レベルの電圧をゲートに受け
たＰＭＯＳトランジスタ１は、オンし、外部電源電圧ｅ
ｘｔＶｃｃを降圧して、内部電源電圧ｉｎｔＶｃｃを発
生する。すなわち、内部電源電圧ｉｎｔＶｃｃが上昇す
ることになる。一方、ＮＭＯＳトランジスタ１１のゲー
トに入力される内部電源電圧ｉｎｔＶｃｃが参照電圧Ｖ
ｒｅｆの大きさまで上昇すると、比較回路６７は、出力
ノードＮ１から、ＰＭＯＳトランジスタ１のゲートに
「Ｈ」レベルの電圧を出力する。このためＰＭＯＳトラ
ンジスタ１はオフする。これによって、内部電源電圧ｉ
ｎｔＶｃｃは、参照電圧Ｖｒｅｆと同じ大きさに落ち着
くことになる。以上においては、内部降圧電源回路の一
般的な動作について説明したが、以下では、その特徴的
な動作について説明する。
【００６５】図９は、図８の内部降圧電源回路６５の動
作を説明するための図である。横軸は時間を示し、縦軸
は内部電源電圧ｉｎｔＶｃｃを示している。図９の矢印
Ｖ１で示す曲線は、図８の矢印Ｖ１で示すような、降圧
回路１の近傍の電源線７１における内部電源電圧ｉｎｔ
Ｖｃｃの変動を示している。図９の矢印Ｖ２が示す曲線
は、図８の矢印Ｖ２が示すような、制御回路帯６３の近
傍の電源線７１における内部電源電圧ｉｎｔＶｃｃの変
動を示している。図９の矢印Ｖ３で示す曲線は、図８の
矢印Ｖ３で示すような、ＮＭＯＳトランジスタ１１の近
傍の導電線７３における内部電源電圧ｉｎｔＶｃｃの変
動を示している。
作を説明するための図である。横軸は時間を示し、縦軸
は内部電源電圧ｉｎｔＶｃｃを示している。図９の矢印
Ｖ１で示す曲線は、図８の矢印Ｖ１で示すような、降圧
回路１の近傍の電源線７１における内部電源電圧ｉｎｔ
Ｖｃｃの変動を示している。図９の矢印Ｖ２が示す曲線
は、図８の矢印Ｖ２が示すような、制御回路帯６３の近
傍の電源線７１における内部電源電圧ｉｎｔＶｃｃの変
動を示している。図９の矢印Ｖ３で示す曲線は、図８の
矢印Ｖ３で示すような、ＮＭＯＳトランジスタ１１の近
傍の導電線７３における内部電源電圧ｉｎｔＶｃｃの変
動を示している。
【００６６】図８および図９を参照して動作について説
明する。期間Ｔのうちの任意の期間において、制御回路
帯６３は動作する。制御回路帯６３が動作する前は、内
部電源電圧ｉｎｔＶｃｃは、参照電圧Ｖｒｅｆと同じ大
きさになっている。以下、この参照電圧Ｖｒｅｆを、設
定電圧と呼ぶことにする。制御回路帯６３が動作する
と、降圧回路１の近傍（矢印Ｖ１）、制御回路帯６３の
近傍（矢印Ｖ２）およびＮＭＯＳトランジスタ１１の近
傍（矢印Ｖ３）における内部電源電圧ｉｎｔＶｃｃの電
圧が下降し始める。ここで、制御回路帯６３の消費電力
が増加すると、電源線７１に流れる電流が増加する。こ
のため、降圧回路１の近傍（矢印Ｖ１）における内部電
源電圧の大きさと、制御回路帯６３の近傍（矢印Ｖ２）
における内部電源電圧の大きさとの差が大きくなる。一
方、導電線７３には電流は流れない。このため、導電線
７３が、細かい配線で形成されて抵抗が大きい場合であ
っても、制御回路帯６３の近傍（矢印Ｖ２）における内
部電源電圧の大きさと、ＮＭＯＳトランジスタ１１の近
傍（矢印Ｖ３）における内部電源電圧の大きさとは、ほ
とんど等しい。したがって、制御回路帯６３の近傍（矢
印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの変動が、比較回
路６７に反映されることになる。すなわち、比較回路６
７は、制御回路帯６３の近傍（矢印Ｖ２）における内部
電源電圧の変動に応じて、動作することになる。これに
よって、降圧回路１も、制御回路帯６３の近傍（矢印Ｖ
２）における内部電源電圧ｉｎｔＶｃｃの変動に応じ
て、内部電源電圧ｉｎｔＶｃｃを発生することになる。
明する。期間Ｔのうちの任意の期間において、制御回路
帯６３は動作する。制御回路帯６３が動作する前は、内
部電源電圧ｉｎｔＶｃｃは、参照電圧Ｖｒｅｆと同じ大
きさになっている。以下、この参照電圧Ｖｒｅｆを、設
定電圧と呼ぶことにする。制御回路帯６３が動作する
と、降圧回路１の近傍（矢印Ｖ１）、制御回路帯６３の
近傍（矢印Ｖ２）およびＮＭＯＳトランジスタ１１の近
傍（矢印Ｖ３）における内部電源電圧ｉｎｔＶｃｃの電
圧が下降し始める。ここで、制御回路帯６３の消費電力
が増加すると、電源線７１に流れる電流が増加する。こ
のため、降圧回路１の近傍（矢印Ｖ１）における内部電
源電圧の大きさと、制御回路帯６３の近傍（矢印Ｖ２）
における内部電源電圧の大きさとの差が大きくなる。一
方、導電線７３には電流は流れない。このため、導電線
７３が、細かい配線で形成されて抵抗が大きい場合であ
っても、制御回路帯６３の近傍（矢印Ｖ２）における内
部電源電圧の大きさと、ＮＭＯＳトランジスタ１１の近
傍（矢印Ｖ３）における内部電源電圧の大きさとは、ほ
とんど等しい。したがって、制御回路帯６３の近傍（矢
印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの変動が、比較回
路６７に反映されることになる。すなわち、比較回路６
７は、制御回路帯６３の近傍（矢印Ｖ２）における内部
電源電圧の変動に応じて、動作することになる。これに
よって、降圧回路１も、制御回路帯６３の近傍（矢印Ｖ
２）における内部電源電圧ｉｎｔＶｃｃの変動に応じ
て、内部電源電圧ｉｎｔＶｃｃを発生することになる。
【００６７】以上のように、実施の形態４による半導体
装置では、制御回路帯６３の近傍（矢印Ｖ２）における
内部電源電圧とほぼ等しい大きさの電圧が、ＮＭＯＳト
ランジスタ１１のゲートに入力される。したがって、制
御回路帯６３が動作し、内部電源電圧ｉｎｔＶｃｃが下
降したとき、従来の半導体装置（図１４）のように、降
圧回路１の近傍（矢印Ｖ１）の内部電源電圧ｉｎｔＶｃ
ｃがＮＭＯＳトランジスタ１１のゲートに入力される場
合に比べ、比較回路６７の出力は「Ｌ」レベルに向かっ
て大きく振幅することになる。このため、内部電源電圧
ｉｎｔＶｃｃが下降したとき、ＰＭＯＳトランジスタ１
のチャネル抵抗が、従来の半導体装置（図１４）より小
さくなる。これによって、制御回路帯６３が動作した場
合において、制御回路帯６３の近傍（矢印Ｖ２）におけ
る内部電源電圧の下降ｄＶは、従来の半導体装置（図１
４）より小さくなる。すなわち、実施の形態４による半
導体装置では、制御回路帯６３の近傍（矢印Ｖ２）にお
ける内部電源電圧ｉｎｔＶｃｃの変動を反映する内部降
圧電源回路６５を設けているため、制御回路帯６３の近
傍（矢印Ｖ２）における内部電源電圧ｉｎｔＶｃｃの変
動を小さくすることができる。このことは、実施の形態
４における半導体装置の内部降圧電源回路６５は、制御
回路帯６３の近傍（矢印Ｖ２）における内部電源電圧ｉ
ｎｔＶｃｃの変動に対する追従性がよいことを意味す
る。
装置では、制御回路帯６３の近傍（矢印Ｖ２）における
内部電源電圧とほぼ等しい大きさの電圧が、ＮＭＯＳト
ランジスタ１１のゲートに入力される。したがって、制
御回路帯６３が動作し、内部電源電圧ｉｎｔＶｃｃが下
降したとき、従来の半導体装置（図１４）のように、降
圧回路１の近傍（矢印Ｖ１）の内部電源電圧ｉｎｔＶｃ
ｃがＮＭＯＳトランジスタ１１のゲートに入力される場
合に比べ、比較回路６７の出力は「Ｌ」レベルに向かっ
て大きく振幅することになる。このため、内部電源電圧
ｉｎｔＶｃｃが下降したとき、ＰＭＯＳトランジスタ１
のチャネル抵抗が、従来の半導体装置（図１４）より小
さくなる。これによって、制御回路帯６３が動作した場
合において、制御回路帯６３の近傍（矢印Ｖ２）におけ
る内部電源電圧の下降ｄＶは、従来の半導体装置（図１
４）より小さくなる。すなわち、実施の形態４による半
導体装置では、制御回路帯６３の近傍（矢印Ｖ２）にお
ける内部電源電圧ｉｎｔＶｃｃの変動を反映する内部降
圧電源回路６５を設けているため、制御回路帯６３の近
傍（矢印Ｖ２）における内部電源電圧ｉｎｔＶｃｃの変
動を小さくすることができる。このことは、実施の形態
４における半導体装置の内部降圧電源回路６５は、制御
回路帯６３の近傍（矢印Ｖ２）における内部電源電圧ｉ
ｎｔＶｃｃの変動に対する追従性がよいことを意味す
る。
【００６８】（実施の形態５）図１０は、実施の形態５
による半導体装置を示す図であって、特に、その内部降
圧電源回路の詳細を示す回路図である。なお、図８と同
様の部分についは同一の参照符号を付しその説明を適宜
省略する。
による半導体装置を示す図であって、特に、その内部降
圧電源回路の詳細を示す回路図である。なお、図８と同
様の部分についは同一の参照符号を付しその説明を適宜
省略する。
【００６９】図１０を参照して、実施の形態５による半
導体装置は、内部降圧電源回路７７および制御回路帯
（内部回路）６３を含む。内部降圧電源回路７７は、降
圧回路１、比較回路６７および参照電圧制御回路７５を
含む。参照電圧制御回路７５は、ローパスフィルタ８１
およびＶｒｅｆ制御回路７９を含む。
導体装置は、内部降圧電源回路７７および制御回路帯
（内部回路）６３を含む。内部降圧電源回路７７は、降
圧回路１、比較回路６７および参照電圧制御回路７５を
含む。参照電圧制御回路７５は、ローパスフィルタ８１
およびＶｒｅｆ制御回路７９を含む。
【００７０】ローパスフィルタ８１を除いて、内部降圧
電源回路７７は、外部電源電圧ｅｘｔＶｃｃを内部降圧
電源回路７７に与えるための図示しない外部電源パッド
の近傍に配置されている。このため、ローパスフィルタ
８１を除いて、内部降圧電源回路７７と、制御回路帯６
３とは離れている。なお、図示しない外部電源パッドは
チップ端に配置される。
電源回路７７は、外部電源電圧ｅｘｔＶｃｃを内部降圧
電源回路７７に与えるための図示しない外部電源パッド
の近傍に配置されている。このため、ローパスフィルタ
８１を除いて、内部降圧電源回路７７と、制御回路帯６
３とは離れている。なお、図示しない外部電源パッドは
チップ端に配置される。
【００７１】比較回路６７のＮＭＯＳトランジスタ１１
のゲートには、矢印Ｖ１で示すような、降圧回路１の近
傍の電源線７１における内部電源電圧ｉｎｔＶｃｃが入
力される。比較回路６７のＮＭＯＳトランジスタ１３の
ゲートには、Ｖｒｅｆ制御回路７５からの参照電圧Ｖｒ
ｅｆＡが入力される。Ｖｒｅｆ制御回路７９には、ロー
パスフィルタ８１および導電線８３を介して、矢印Ｖ２
に示すような、制御回路帯６３の近傍の電源線７１にお
ける内部電源電圧ｉｎｔＶｃｃが入力される。さらに、
Ｖｒｅｆ制御回路７９には、基準電圧ＶｒｅｆＢが入力
される。後で詳しく説明するが、Ｖｒｅｆ制御回路７９
は、制御回路帯６３の近傍（矢印Ｖ２）における内部電
源電圧ｉｎｔＶｃｃの変動に応じた大きさの参照電圧Ｖ
ｒｅｆＡをＮＭＯＳトランジスタ１３のゲートに与え
る。ローパスフィルタ８１は、内部電源電圧ｉｎｔＶｃ
ｃの低周波成分をＶｒｅｆ制御回路に入力するものであ
る。
のゲートには、矢印Ｖ１で示すような、降圧回路１の近
傍の電源線７１における内部電源電圧ｉｎｔＶｃｃが入
力される。比較回路６７のＮＭＯＳトランジスタ１３の
ゲートには、Ｖｒｅｆ制御回路７５からの参照電圧Ｖｒ
ｅｆＡが入力される。Ｖｒｅｆ制御回路７９には、ロー
パスフィルタ８１および導電線８３を介して、矢印Ｖ２
に示すような、制御回路帯６３の近傍の電源線７１にお
ける内部電源電圧ｉｎｔＶｃｃが入力される。さらに、
Ｖｒｅｆ制御回路７９には、基準電圧ＶｒｅｆＢが入力
される。後で詳しく説明するが、Ｖｒｅｆ制御回路７９
は、制御回路帯６３の近傍（矢印Ｖ２）における内部電
源電圧ｉｎｔＶｃｃの変動に応じた大きさの参照電圧Ｖ
ｒｅｆＡをＮＭＯＳトランジスタ１３のゲートに与え
る。ローパスフィルタ８１は、内部電源電圧ｉｎｔＶｃ
ｃの低周波成分をＶｒｅｆ制御回路に入力するものであ
る。
【００７２】図１１は、図１０のＶｒｅｆ制御回路７９
の詳細を示す回路図である。なお、図１０と同様の部分
については、同一の参照符号を付しその説明を適宜省略
する。
の詳細を示す回路図である。なお、図１０と同様の部分
については、同一の参照符号を付しその説明を適宜省略
する。
【００７３】図１１を参照して、Ｖｒｅｆ制御回路は、
比較回路９１、ＮＭＯＳトランジスタ９３、定電流源８
５および抵抗素子８７，８９を含む。
比較回路９１、ＮＭＯＳトランジスタ９３、定電流源８
５および抵抗素子８７，８９を含む。
【００７４】定電流源８５は、外部電源電圧ｅｘｔＶｃ
ｃを有するノードとノードＮ５との間に接続される。Ｎ
ＭＯＳトランジスタ９３および抵抗素子８７はノードＮ
５とノードＮ６との間に並列に接続される。ＮＭＯＳト
ランジスタ９３のゲートは、比較回路９１の出力ノード
に接続される。抵抗素子８９は、ノードＮ６と接地電圧
を有するノードとの間に接続される。比較回路９１の一
方入力ノードは、導電線８３と接続される。すなわち、
比較回路９１の一方入力ノードには、ローパスフィルタ
８１を介して、制御回路帯６３の近傍（矢印Ｖ２）にお
ける内部電源電圧ｉｎｔＶｃｃが入力されることにな
る。また、比較回路９１の他方入力ノードは、ノードＮ
６に接続される。ノードＮ６には、基準電圧ＶｒｅｆＢ
が入力される。すなわち、比較回路９１の他方入力ノー
ドには、基準電圧ＶｒｅｆＢが入力されることになる。
ノードＮ５は、Ｖｒｅｆ制御回路の出力ノードであり、
ここから参照電圧ＶｒｅｆＡがＮＭＯＳトランジスタ１
３（図１０）のゲートに与えられる。
ｃを有するノードとノードＮ５との間に接続される。Ｎ
ＭＯＳトランジスタ９３および抵抗素子８７はノードＮ
５とノードＮ６との間に並列に接続される。ＮＭＯＳト
ランジスタ９３のゲートは、比較回路９１の出力ノード
に接続される。抵抗素子８９は、ノードＮ６と接地電圧
を有するノードとの間に接続される。比較回路９１の一
方入力ノードは、導電線８３と接続される。すなわち、
比較回路９１の一方入力ノードには、ローパスフィルタ
８１を介して、制御回路帯６３の近傍（矢印Ｖ２）にお
ける内部電源電圧ｉｎｔＶｃｃが入力されることにな
る。また、比較回路９１の他方入力ノードは、ノードＮ
６に接続される。ノードＮ６には、基準電圧ＶｒｅｆＢ
が入力される。すなわち、比較回路９１の他方入力ノー
ドには、基準電圧ＶｒｅｆＢが入力されることになる。
ノードＮ５は、Ｖｒｅｆ制御回路の出力ノードであり、
ここから参照電圧ＶｒｅｆＡがＮＭＯＳトランジスタ１
３（図１０）のゲートに与えられる。
【００７５】図１２は、図１０の内部降圧電源回路７７
の動作を説明するための図である。横軸は時間を示し、
縦軸は電圧を示している。図１２の矢印Ｖ１で示す曲線
は、図１０の矢印Ｖ１で示すような、降圧回路１の近傍
の内部電源電圧ｉｎｔＶｃｃの変動を示している。図１
２の矢印Ｖ２で示す曲線は、図１０の矢印Ｖ２で示すよ
うな、制御回路帯６３の近傍の内部電源電圧ｉｎｔＶｃ
ｃの変動を示している。図１２の矢印Ｖ４で示す曲線
は、ローパスフィルタ１１（図１０）を介して、Ｖｒｅ
ｆ制御回路７９（図１０）に入力される、制御回路帯６
３（図１０）の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔ
Ｖｃｃの変動を示している。
の動作を説明するための図である。横軸は時間を示し、
縦軸は電圧を示している。図１２の矢印Ｖ１で示す曲線
は、図１０の矢印Ｖ１で示すような、降圧回路１の近傍
の内部電源電圧ｉｎｔＶｃｃの変動を示している。図１
２の矢印Ｖ２で示す曲線は、図１０の矢印Ｖ２で示すよ
うな、制御回路帯６３の近傍の内部電源電圧ｉｎｔＶｃ
ｃの変動を示している。図１２の矢印Ｖ４で示す曲線
は、ローパスフィルタ１１（図１０）を介して、Ｖｒｅ
ｆ制御回路７９（図１０）に入力される、制御回路帯６
３（図１０）の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔ
Ｖｃｃの変動を示している。
【００７６】図１０〜図１２を参照して、図１０の内部
降圧電源回路７７の動作を説明する。期間Ｔのうちの任
意の期間で制御回路帯６３が動作する。制御回路帯６３
が動作していないときは、比較回路９１（図１１）の一
方入力ノードに導電線８３を介して入力される電圧（矢
印Ｖ４）は、基準電圧ＶｒｅｆＢと同じ大きさになって
いる。ここで、比較回路９１の一方入力ノードに導電線
８３を介して入力される電圧の大きさが、比較回路９１
の他方入力ノードに入力される基準電圧ＶｒｅｆＢと等
しいときには、比較回路９１の出力電圧が「Ｈ」レベル
になるように、比較回路９１にオフセットを持たせてお
く。「Ｈ」レベルの電圧がゲートに入力されるため、Ｎ
ＭＯＳトランジスタ９３はオンする。このため、ノード
Ｎ５の電圧とノードＮ６の電圧とは等しくなる。すなわ
ち、ノードＮ５から出力される参照電圧ＶｒｅｆＡは、
基準電圧ＶｒｅｆＢと同じ大きさになる。すなわち、制
御回路帯６３が動作していないときは、ＮＭＯＳトラン
ジスタ１３（図１０）のゲートに入力される参照電圧Ｖ
ｒｅｆＡは、基準電圧ＶｒｅｆＢと同じ大きさである。
これによって、制御回路帯６３が動作していないとき
は、内部電源電圧ｉｎｔＶｃｃは、基準電圧ＶｒｅｆＢ
と同じ大きさになる。
降圧電源回路７７の動作を説明する。期間Ｔのうちの任
意の期間で制御回路帯６３が動作する。制御回路帯６３
が動作していないときは、比較回路９１（図１１）の一
方入力ノードに導電線８３を介して入力される電圧（矢
印Ｖ４）は、基準電圧ＶｒｅｆＢと同じ大きさになって
いる。ここで、比較回路９１の一方入力ノードに導電線
８３を介して入力される電圧の大きさが、比較回路９１
の他方入力ノードに入力される基準電圧ＶｒｅｆＢと等
しいときには、比較回路９１の出力電圧が「Ｈ」レベル
になるように、比較回路９１にオフセットを持たせてお
く。「Ｈ」レベルの電圧がゲートに入力されるため、Ｎ
ＭＯＳトランジスタ９３はオンする。このため、ノード
Ｎ５の電圧とノードＮ６の電圧とは等しくなる。すなわ
ち、ノードＮ５から出力される参照電圧ＶｒｅｆＡは、
基準電圧ＶｒｅｆＢと同じ大きさになる。すなわち、制
御回路帯６３が動作していないときは、ＮＭＯＳトラン
ジスタ１３（図１０）のゲートに入力される参照電圧Ｖ
ｒｅｆＡは、基準電圧ＶｒｅｆＢと同じ大きさである。
これによって、制御回路帯６３が動作していないとき
は、内部電源電圧ｉｎｔＶｃｃは、基準電圧ＶｒｅｆＢ
と同じ大きさになる。
【００７７】次に、期間Ｔにおいて、制御回路帯６３が
動作すると、制御回路帯６３に流れる電流によって、制
御回路帯６３の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔ
Ｖｃｃが、基準電圧ＶｒｅｆＢのレベルから大きく下降
し始める。そして、制御回路帯６３の近傍（矢印Ｖ２）
の内部電源電圧ｉｎｔＶｃｃのうちの低周波成分が、Ｖ
ｒｅｆ制御回路７９（比較回路９１）に入力されること
になる。制御回路帯６３が動作し、内部電源電圧が下降
した場合において、比較回路９１の一方入力ノードに、
ローパスフィルタ８１を介して、制御回路帯６３の近傍
（矢印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの低周波成分
が入力されると、比較回路９１は、「Ｌ」レベルの電圧
を出力する。「Ｌ」レベルの電圧がゲートに入力される
ＮＭＯＳトランジスタ９３（図１１）はオフする。この
ため、ノードＮ５の電圧は、ノードＮ６の電圧より上昇
することになる。すなわち、定電流源８５から発生する
定電流をＩｍとし、抵抗素子８７の抵抗値をＲｔとする
と、ノードＮ５の電圧は、ノードＮ６の電圧より、Ｉｍ
・Ｒｔだけ上昇することになる。これは、参照電圧Ｖｒ
ｅｆＡが、基準電圧ＶｒｅｆＢよりもＩｍ・Ｒｔだけ上
昇したことを意味する。
動作すると、制御回路帯６３に流れる電流によって、制
御回路帯６３の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔ
Ｖｃｃが、基準電圧ＶｒｅｆＢのレベルから大きく下降
し始める。そして、制御回路帯６３の近傍（矢印Ｖ２）
の内部電源電圧ｉｎｔＶｃｃのうちの低周波成分が、Ｖ
ｒｅｆ制御回路７９（比較回路９１）に入力されること
になる。制御回路帯６３が動作し、内部電源電圧が下降
した場合において、比較回路９１の一方入力ノードに、
ローパスフィルタ８１を介して、制御回路帯６３の近傍
（矢印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの低周波成分
が入力されると、比較回路９１は、「Ｌ」レベルの電圧
を出力する。「Ｌ」レベルの電圧がゲートに入力される
ＮＭＯＳトランジスタ９３（図１１）はオフする。この
ため、ノードＮ５の電圧は、ノードＮ６の電圧より上昇
することになる。すなわち、定電流源８５から発生する
定電流をＩｍとし、抵抗素子８７の抵抗値をＲｔとする
と、ノードＮ５の電圧は、ノードＮ６の電圧より、Ｉｍ
・Ｒｔだけ上昇することになる。これは、参照電圧Ｖｒ
ｅｆＡが、基準電圧ＶｒｅｆＢよりもＩｍ・Ｒｔだけ上
昇したことを意味する。
【００７８】制御回路帯６３が動作し、その近傍（矢印
Ｖ２）における内部電源電圧ｉｎｔＶｃｃが下降したと
きは、参照電圧ＶｒｅｆＡが、基準電圧ＶｒｅｆＢより
大きくなり、その大きくなった参照電圧ＶｒｅｆＡがＮ
ＭＯＳトランジスタ１３（図１０）のゲートに入力され
ることになる。これによって、比較回路６７（図１０）
の出力は、「Ｌ」レベルに向かって大きく振幅するた
め、ＰＭＯＳトランジスタ１（図１０）のチャネル抵抗
が、ＮＭＯＳトランジスタ１３のゲートに固定された参
照電圧が入力されている場合に比べ、小さくなる。この
ようなことから、制御回路帯６３が動作しているときに
おいて、内部電源電圧ｉｎｔＶｃｃの下降ｄＶは、ＮＭ
ＯＳトランジスタ１３のゲートに固定した参照電圧を入
力している場合に比べ、小さくなる。
Ｖ２）における内部電源電圧ｉｎｔＶｃｃが下降したと
きは、参照電圧ＶｒｅｆＡが、基準電圧ＶｒｅｆＢより
大きくなり、その大きくなった参照電圧ＶｒｅｆＡがＮ
ＭＯＳトランジスタ１３（図１０）のゲートに入力され
ることになる。これによって、比較回路６７（図１０）
の出力は、「Ｌ」レベルに向かって大きく振幅するた
め、ＰＭＯＳトランジスタ１（図１０）のチャネル抵抗
が、ＮＭＯＳトランジスタ１３のゲートに固定された参
照電圧が入力されている場合に比べ、小さくなる。この
ようなことから、制御回路帯６３が動作しているときに
おいて、内部電源電圧ｉｎｔＶｃｃの下降ｄＶは、ＮＭ
ＯＳトランジスタ１３のゲートに固定した参照電圧を入
力している場合に比べ、小さくなる。
【００７９】次に、制御回路帯６３の動作が終了する
と、参照電圧ＶｒｅｆＡが、再び、基準電圧ＶｒｅｆＢ
に等しくなる。そして、内部電源電圧ｉｎｔＶｃｃの大
きさは基準電圧ＶｒｅｆＢの大きさと等しくなる。
と、参照電圧ＶｒｅｆＡが、再び、基準電圧ＶｒｅｆＢ
に等しくなる。そして、内部電源電圧ｉｎｔＶｃｃの大
きさは基準電圧ＶｒｅｆＢの大きさと等しくなる。
【００８０】以上のように、実施の形態５による半導体
装置では、制御回路帯６３の近傍（矢印Ｖ２）の内部電
源電圧ｉｎｔＶｃｃの変動に応じて、比較回路６７のＮ
ＭＯＳトランジスタ１３のゲートに入力する参照電圧Ｖ
ｒｅｆＡの大きさを変えている。すなわち、制御回路帯
６３の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの
変動に応じて、内部電源電圧ｉｎｔＶｃｃを発生でき
る。このことは、制御回路帯６３の近傍（矢印Ｖ２）で
の内部電源電圧ｉｎｔＶｃｃの変動に対して、追従性が
よいということを意味する。
装置では、制御回路帯６３の近傍（矢印Ｖ２）の内部電
源電圧ｉｎｔＶｃｃの変動に応じて、比較回路６７のＮ
ＭＯＳトランジスタ１３のゲートに入力する参照電圧Ｖ
ｒｅｆＡの大きさを変えている。すなわち、制御回路帯
６３の近傍（矢印Ｖ２）の内部電源電圧ｉｎｔＶｃｃの
変動に応じて、内部電源電圧ｉｎｔＶｃｃを発生でき
る。このことは、制御回路帯６３の近傍（矢印Ｖ２）で
の内部電源電圧ｉｎｔＶｃｃの変動に対して、追従性が
よいということを意味する。
【００８１】
【発明の効果】この発明の第１の発明に係る内部電源電
圧発生回路では、外部電源電圧が上昇したときは、カレ
ントミラー増幅手段の電流源からの電流が外部電源電圧
の上昇に応じて小さくなるように制御している。このた
め、外部電源電圧が変動して上昇した場合でも、内部電
源電圧発生回路の閉ループゲインの増加を抑えることが
でき、不必要な内部電源電圧の発振を防止することがで
きる。
圧発生回路では、外部電源電圧が上昇したときは、カレ
ントミラー増幅手段の電流源からの電流が外部電源電圧
の上昇に応じて小さくなるように制御している。このた
め、外部電源電圧が変動して上昇した場合でも、内部電
源電圧発生回路の閉ループゲインの増加を抑えることが
でき、不必要な内部電源電圧の発振を防止することがで
きる。
【００８２】この発明の第２の発明に係る内部電源電圧
発生回路では、温度が下降したときは、カレントミラー
増幅手段の電流源からの電流が温度の下降に応じて小さ
くなるように制御している。このため、動作時の温度が
低い場合であっても、内部電源電圧発生回路の閉ループ
ゲインの増加を抑えることができ、不必要な内部電源電
圧の発振を防止できる。
発生回路では、温度が下降したときは、カレントミラー
増幅手段の電流源からの電流が温度の下降に応じて小さ
くなるように制御している。このため、動作時の温度が
低い場合であっても、内部電源電圧発生回路の閉ループ
ゲインの増加を抑えることができ、不必要な内部電源電
圧の発振を防止できる。
【００８３】この発明の第３の発明に係る内部電圧発生
回路では、電源電圧が下降したときは、電源電圧の下降
に応じて、ポンプ手段を駆動するためのパルス電圧の周
波数が高くなるように制御している。このため、電源電
圧が下降した場合であっても、充分なポンプ量を得るこ
とができ、内部電圧が所定の電圧レベルに達するまでの
時間の増加を抑えることができる。
回路では、電源電圧が下降したときは、電源電圧の下降
に応じて、ポンプ手段を駆動するためのパルス電圧の周
波数が高くなるように制御している。このため、電源電
圧が下降した場合であっても、充分なポンプ量を得るこ
とができ、内部電圧が所定の電圧レベルに達するまでの
時間の増加を抑えることができる。
【００８４】この発明の第４の発明に係る半導体装置で
は、内部回路の近傍における内部電源電圧の変動に応じ
て、内部電源電圧を発生できる。すなわち、内部回路の
近傍における内部電源電圧の変動に対して、追従性をよ
くすることができる。
は、内部回路の近傍における内部電源電圧の変動に応じ
て、内部電源電圧を発生できる。すなわち、内部回路の
近傍における内部電源電圧の変動に対して、追従性をよ
くすることができる。
【図１】 本発明の実施の形態１による内部電源電圧発
生回路としての内部降圧電源回路の詳細を示す回路図で
ある。
生回路としての内部降圧電源回路の詳細を示す回路図で
ある。
【図２】 図１の内部降圧電源回路の動作を説明するた
めの図である。
めの図である。
【図３】 本発明の実施の形態２による内部電源電圧発
生回路としての内部降圧電源回路に用いる電流源制御回
路の詳細を示す回路図である。
生回路としての内部降圧電源回路に用いる電流源制御回
路の詳細を示す回路図である。
【図４】 本発明の実施の形態２による内部電源電圧発
生回路としての内部降圧電源回路に用いる電流源制御回
路の他の例の詳細を示す回路図である。
生回路としての内部降圧電源回路に用いる電流源制御回
路の他の例の詳細を示す回路図である。
【図５】 本発明の実施の形態３による内部電圧発生回
路を示す概略ブロック図である。
路を示す概略ブロック図である。
【図６】 図５のリング発振器の詳細を示す回路図であ
る。
る。
【図７】 図５のリング発振器の他の例の詳細を示す回
路図である。
路図である。
【図８】 本発明の実施の形態４による半導体装置を示
す図であって、特に、その内部降圧電源回路の詳細を示
す回路図である。
す図であって、特に、その内部降圧電源回路の詳細を示
す回路図である。
【図９】 図８の内部降圧電源回路の動作を説明するた
めの図である。
めの図である。
【図１０】 本発明の実施の形態５による半導体装置を
示す図であって、特に、その内部降圧電源回路の詳細を
示す回路図である。
示す図であって、特に、その内部降圧電源回路の詳細を
示す回路図である。
【図１１】 図１０のＶｒｅｆ制御回路の詳細を示す回
路図である。
路図である。
【図１２】 図１０の内部降圧電源回路の動作を説明す
るための図である。
るための図である。
【図１３】 従来の内部降圧電源回路の詳細を示す回路
図である。
図である。
【図１４】 従来の半導体装置を示す概略ブロック図で
ある。
ある。
１ 降圧回路、３，６７，９１ 比較回路、５ 電流源
制御回路、７，９，３３，４３，４９，５３，５５ Ｐ
ＭＯＳトランジスタ、１１，１３，１９，２９，３１，
３５，４５，４７，５７，９３ ＮＭＯＳトランジス
タ、１５ 電流源、１７，２３，５９，６９，８５ 定
電流源、２１，２５，２７，８７，８９抵抗素子、３７
ポンプ回路、３９ リング発振器、４１ 発振制御回
路、５１ＰＭＯＳ制御回路、６３ 制御回路帯、６５，
７７，９４ 内部降圧電源回路、７１ 電源線、７３，
８３ 導電線、７５ 参照電圧制御回路、７９ Ｖｒｅ
ｆ制御回路、８１ ローパスフィルタ、９５ 外部電源
パッド、９７ メモリアレイ。
制御回路、７，９，３３，４３，４９，５３，５５ Ｐ
ＭＯＳトランジスタ、１１，１３，１９，２９，３１，
３５，４５，４７，５７，９３ ＮＭＯＳトランジス
タ、１５ 電流源、１７，２３，５９，６９，８５ 定
電流源、２１，２５，２７，８７，８９抵抗素子、３７
ポンプ回路、３９ リング発振器、４１ 発振制御回
路、５１ＰＭＯＳ制御回路、６３ 制御回路帯、６５，
７７，９４ 内部降圧電源回路、７１ 電源線、７３，
８３ 導電線、７５ 参照電圧制御回路、７９ Ｖｒｅ
ｆ制御回路、８１ ローパスフィルタ、９５ 外部電源
パッド、９７ メモリアレイ。
Claims (14)
- 【請求項１】 内部電源電圧を発生する内部電源電圧発
生回路であって、 電流源を有し、参照電圧と、前記内部電源電圧とを比較
する比較手段としてのカレントミラー増幅手段と、 前記カレントミラー増幅手段における比較結果に応じ
て、外部電源電圧を降圧して、前記内部電源電圧を発生
する降圧手段と、 前記外部電源電圧が上昇したときは、前記電流源からの
電流が、前記上昇に応じて小さくなるように前記電流源
を制御し、前記外部電源電圧が下降したときは、前記電
流が、前記下降に応じて大きくなるように前記電流源を
制御する電流源制御手段とを備えた、内部電源電圧発生
回路。 - 【請求項２】 前記電流源制御手段は、 前記外部電源電圧が上昇したときは、その上昇に応じて
下降する制御電圧を発生し、前記外部電源電圧が、下降
したときは、その下降に応じて上昇する前記制御電圧を
発生し、 前記電流源は、 前記制御電圧の大きさに応じた大きさの前記電流を発生
する、請求項１に記載の内部電源電圧発生回路。 - 【請求項３】 前記電流源制御手段は、 定電流を発生する定電流源と、 前記定電流源に接続された抵抗手段とを含み、 前記抵抗手段は、 前記外部電源電圧が上昇したときは、その上昇に応じ
て、抵抗値が小さくなり、前記外部電源電圧が下降した
ときは、その下降に応じて、前記抵抗値が大きくなる第
１の抵抗素子を含み、 前記定電流源と前記抵抗手段との接続点から前記制御電
圧が出力される、請求項２に記載の内部電源電圧発生回
路。 - 【請求項４】 前記抵抗手段は、 温度が上昇したときは、その上昇に応じて、抵抗値が大
きくなり、前記温度が下降したときは、その下降に応じ
て、前記抵抗値が小さくなる第２の抵抗素子をさらに含
む、請求項３に記載の内部電源電圧発生回路。 - 【請求項５】 前記電流源制御手段は、 前記外部電源電圧を有するノードと、第１のノードとの
間に接続される第１の抵抗素子と、 前記第１のノードと接地電圧を有するノードとの間に接
続される第１のトランジスタと、 前記外部電源電圧を有するノードと、第２のノードとの
間に接続される定電流源と、 前記第２のノードと前記接地電圧を有するノードとの間
に接続される第２のトランジスタと、 前記第２のノードと前記接地電圧を有するノードとの間
に接続される第２の抵抗素子とを含み、 前記第１および第２のトランジスタの制御電極は、前記
第１のノードに接続され、 前記第２のノードから前記制御電圧が出力される、請求
項２に記載の内部電源電圧発生回路。 - 【請求項６】 内部電源電圧を発生する内部電源電圧発
生回路であって、 定電流源を有し、参照電圧と、前記内部電源電圧とを比
較する比較手段としてのカレントミラー増幅手段と、 前記カレントミラー増幅手段における比較結果に応じ
て、外部電源電圧を降圧して、前記内部電源電圧を発生
する降圧手段と、 温度が上昇したときは、前記電流源からの電流が前記上
昇に応じて大きくなるように前記電流源を制御し、前記
温度が下降したときは、前記電流が前記下降に応じて小
さくなるように前記電流源を制御する電流源制御手段と
を備えた、内部電源電圧発生回路。 - 【請求項７】 前記電流源制御手段は、 前記温度が上昇したときは、その上昇に応じて上昇する
制御電圧を発生し、前記温度が下降したときは、その下
降に応じて下降する前記制御電圧を発生し、 前記電流源は、 前記制御電圧の大きさに応じた大きさの前記電流を発生
する、請求項６に記載の内部電源電圧発生回路。 - 【請求項８】 前記電流源制御手段は、 定電流を発生する定電流源と、 前記定電流源に接続された抵抗手段とを含み、 前記抵抗手段は、 前記温度が上昇したときは、その上昇に応じて、抵抗値
が大きくなり、前記温度が下降したときは、その下降に
応じて、前記抵抗値が小さくなる抵抗素子を含み、 前記定電流源と、前記抵抗手段との接続点から前記制御
電圧が出力される、請求項７に記載の内部電源電圧発生
回路。 - 【請求項９】 内部電圧を発生する内部電圧発生回路で
あって、 電源電圧に基づきパルス電圧を発振する発振手段と、 前記パルス電圧に応じて、前記内部電圧を発生するポン
プ手段と、 前記電源電圧が下降したときは、その下降に応じて、前
記パルス電圧の周波数が高くなるように前記発振手段を
制御し、前記電源電圧が上昇したときは、その上昇に応
じて、前記パルス電圧の周波数が低くなるように前記発
振手段を制御する発振制御手段と備える、内部電圧発生
回路。 - 【請求項１０】 前記発振制御手段は、 前記電源電圧が上昇したときは、その上昇に応じて下降
する制御電圧を発生し、前記電源電圧が下降したとき
は、その下降に応じて上昇する前記制御電圧を発生し、 前記発振手段は、 複数のインバータと、 前記複数のインバータに流れる電流を制御するための電
流制御手段とを含み、 前記電流制御手段は、 前記制御電圧の大きさに応じた大きさの前記電流を前記
複数のインバータに流す、請求項９に記載の内部電圧発
生回路。 - 【請求項１１】 前記発振制御手段は、 定電流を発生する定電流源と、 前記定電流源に接続された抵抗手段とを含み、 前記抵抗手段は、 前記電源電圧が上昇したときは、その上昇に応じて、抵
抗値が小さくなり、前記電源電圧が下降したときは、そ
の下降に応じて、前記抵抗値が大きくなる抵抗素子を含
み、 前記定電流源と前記抵抗手段との接続点から前記制御電
圧が出力される、請求項１０に記載の内部電圧発生回
路。 - 【請求項１２】 前記発振制御手段は、 前記電源電圧を有するノードと、第１のノードとの間に
接続される第１の抵抗素子と、 前記第１のノードと接地電圧を有するノードとの間に接
続される第１のトランジスタと、 前記電源電圧を有するノードと、第２のノードとの間に
接続される定電流源と、 前記第２のノードと前記接地電圧を有するノードとの間
に接続される第２のトランジスタと、 前記第２のノードと前記接地電圧を有するノードとの間
に接続される第２の抵抗素子とを含み、 前記第１および第２のトランジスタの制御電極は、前記
第１のノードに接続され、 前記第２のノードから前記制御電圧が出力される、請求
項１０に記載の内部電圧発生回路。 - 【請求項１３】 内部回路と、 前記内部回路に供給する内部電源電圧を発生する内部電
源電圧発生手段とを備え、 前記内部電源電圧発生手段は、 参照電圧と、前記内部回路の近傍における前記内部電源
電圧とを比較し、その比較結果に応じて、前記内部電源
電圧を発生する、半導体装置。 - 【請求項１４】 内部回路と、 前記内部回路に供給する内部電源電圧を発生する内部電
源電圧発生手段とを備え、 前記内部電源電圧発生手段は、 参照電圧と、前記内部電源電圧との比較結果に応じて、
前記内部電源電圧を発生し、 前記内部電源電圧発生手段は、 前記参照電圧を、前記内部回路の近傍の前記内部電源電
圧に応じて変化させる参照電圧制御手段を含む、半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005596A JP3732884B2 (ja) | 1996-04-22 | 1996-04-22 | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 |
| US08/780,909 US5982162A (en) | 1996-04-22 | 1997-01-09 | Internal voltage generation circuit that down-converts external power supply voltage and semiconductor device generating internal power supply voltage on the basis of reference voltage |
| US09/318,240 US6064275A (en) | 1996-04-22 | 1999-05-25 | Internal voltage generation circuit having ring oscillator whose frequency changes inversely with power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005596A JP3732884B2 (ja) | 1996-04-22 | 1996-04-22 | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288523A true JPH09288523A (ja) | 1997-11-04 |
| JP3732884B2 JP3732884B2 (ja) | 2006-01-11 |
Family
ID=14263810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005596A Expired - Fee Related JP3732884B2 (ja) | 1996-04-22 | 1996-04-22 | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5982162A (ja) |
| JP (1) | JP3732884B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| CN103677071A (zh) * | 2012-09-26 | 2014-03-26 | 瑞萨电子株式会社 | 半导体装置 |
| JP2019105954A (ja) * | 2017-12-12 | 2019-06-27 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489833B1 (en) * | 1995-03-29 | 2002-12-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH1186548A (ja) * | 1997-09-16 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100323981B1 (ko) * | 1999-09-01 | 2002-02-16 | 윤종용 | 반도체 메모리 장치의 내부전원전압 발생회로 |
| GB0011542D0 (en) * | 2000-05-12 | 2000-06-28 | Sgs Thomson Microelectronics | Generation of a voltage proportional to temperature with stable line voltage |
| GB0011541D0 (en) * | 2000-05-12 | 2000-06-28 | Sgs Thomson Microelectronics | Generation of a voltage proportional to temperature with a negative variation |
| US6373754B1 (en) * | 2000-07-17 | 2002-04-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having stable internal supply voltage driver |
| JP2002042467A (ja) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 電圧降圧回路およびそれを備える半導体集積回路装置 |
| US6414522B1 (en) * | 2000-09-14 | 2002-07-02 | Silicon Storage Technology, Inc. | Bias generating circuit for use with an oscillating circuit in an integrated circuit charge pump |
| KR100422442B1 (ko) * | 2000-12-08 | 2004-03-11 | 삼성전자주식회사 | 전류원을 사용한 지연회로 |
| US6804502B2 (en) * | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| JP3871551B2 (ja) * | 2001-11-08 | 2007-01-24 | 日本テキサス・インスツルメンツ株式会社 | 電圧供給回路 |
| US6768366B2 (en) * | 2002-06-29 | 2004-07-27 | Macronix International Co., Ltd. | Charge pump system and clock generator |
| US7719343B2 (en) * | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| KR100598011B1 (ko) * | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | 클럭 사용 회로 및 클럭 신호 발생 방법 |
| US7176749B2 (en) * | 2004-09-24 | 2007-02-13 | Texas Instruments Incorporated | Avoiding excessive cross-terminal voltages of low voltage transistors due to undesirable supply-sequencing in environments with higher supply voltages |
| JP2006177230A (ja) * | 2004-12-22 | 2006-07-06 | Kayaba Ind Co Ltd | ポンプ装置 |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| JP2007109337A (ja) * | 2005-10-14 | 2007-04-26 | Elpida Memory Inc | 半導体メモリ装置及びメモリモジュール |
| US7491995B2 (en) * | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| US7425491B2 (en) * | 2006-04-04 | 2008-09-16 | Micron Technology, Inc. | Nanowire transistor with surrounding gate |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| US8354311B2 (en) * | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| FR2900290B1 (fr) * | 2006-04-19 | 2008-11-21 | Atmel Corp | Procede et systeme pour fournir une pompe de charge pour les applications basse tension |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| EP2017946A1 (en) * | 2007-07-20 | 2009-01-21 | Stichting IMEC Nederland | Electronic power conversion circuit |
| DE102007059356B4 (de) * | 2007-12-10 | 2014-02-13 | Austriamicrosystems Ag | Stromspiegelanordnung und Verfahren zum Einschalten eines Stromes |
| EP2255443B1 (en) | 2008-02-28 | 2012-11-28 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US7846800B2 (en) * | 2008-03-06 | 2010-12-07 | Chartered Semiconductor Manufacturing, Ltd. | Avoiding plasma charging in integrated circuits |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| EP2346169A3 (en) | 2008-07-18 | 2013-11-20 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9030248B2 (en) * | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| JP5405785B2 (ja) | 2008-09-19 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101450255B1 (ko) * | 2008-10-22 | 2014-10-13 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
| DE102008055956A1 (de) * | 2008-11-05 | 2010-05-06 | Continental Automotive Gmbh | Treiberschaltung zum Bereitstellen einer Lastspannung |
| TWI400884B (zh) * | 2010-05-28 | 2013-07-01 | Macronix Int Co Ltd | 時鐘積體電路 |
| CN101916128B (zh) * | 2010-08-18 | 2012-07-25 | 北京大学 | 一种提高带隙基准源输出电源抑制比的方法及相应的电路 |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| EP3404815B1 (en) * | 2012-05-14 | 2020-11-18 | ams AG | Charge pump circuit and method for generating a supply voltage |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
| US9954437B2 (en) * | 2014-02-28 | 2018-04-24 | Micron Technology, Inc. | Charge pump |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010633A (ko) * | 1990-11-30 | 1992-06-26 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| US5097198A (en) * | 1991-03-08 | 1992-03-17 | John Fluke Mfg. Co., Inc. | Variable power supply with predetermined temperature coefficient |
| JP3170038B2 (ja) * | 1992-05-19 | 2001-05-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3085562B2 (ja) * | 1992-10-12 | 2000-09-11 | 三菱電機株式会社 | 基準電圧発生回路および内部降圧回路 |
| JP2799535B2 (ja) * | 1992-10-16 | 1998-09-17 | 三菱電機株式会社 | 基準電流発生回路 |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1996
- 1996-04-22 JP JP10005596A patent/JP3732884B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-09 US US08/780,909 patent/US5982162A/en not_active Expired - Lifetime
-
1999
- 1999-05-25 US US09/318,240 patent/US6064275A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| US7605616B2 (en) | 2006-10-18 | 2009-10-20 | Spansion Llc | Voltage detector circuit |
| CN103677071A (zh) * | 2012-09-26 | 2014-03-26 | 瑞萨电子株式会社 | 半导体装置 |
| JP2019105954A (ja) * | 2017-12-12 | 2019-06-27 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
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| Publication number | Publication date |
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