KR100327568B1 - 기판 바이어스 전압 제어회로 - Google Patents

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Abstract

본 발명은 기판 바이어스 전압 제어회로에 관한 것으로, 특히 이 회로는 안정된 기판 바이어스 전압을 공급하기 위해 전하를 펌핑하는 차지 펌프와, 차지 펌프로부터 인가된 기판 바이어스 전압에 응답하여 턴온되는 트랜지스터를 통해 상기 트랜지스터의 문턱 전압을 감지하는 문턱 전압 감지부와, 문턱 전압 감지부로부터 감지된 전압과 기판 바이어스의 기준 전압을 비교하여 그 차를 증폭하는 에러 증폭부와, 에러 증폭부의 출력을 소정 레벨로 승압하는 승압부와, 승압부에서 인가된 신호에 응답하여 소정 주파수로 발진하고 이 신호를 차지 펌프에 공급하는 전압 조정 발진부를 구비한다. 따라서 본 발명은 기판에 낮은 음전위의 기판 바이어스 전압이 인가되면 문턱 전압이 올라가는 바디 효과(boddy effect)에 의해 문턱 전압이 상승될지라도 문턱 전압 감지부에서 해당 반도체소자의 문턱 전압을 감지하고 에러 증폭부에서 감지된 문턱 전압과 기준 전압과의 차를 측정하여 이 차만큼의 기판 바이어스 전압을 보상하고자 피드백하기 때문에 결국, 외부 조건에 의해 소자의 문턱 전압이 변경되더라도 이를 안정된 기준 레벨로 조정하여 회로의 전력 소모를 줄인다.

Description

기판 바이어스 전압 제어회로
본 발명은 반도체소자에 관한 것으로서, 특히 저전력/저전압 VLSI에서 가장 중요한 소자 특성값인 문턱 전압을 공정 및 온도 변화로부터 안정화시키기 위한 기판 바이어스 전압 제어회로에 관한 것이다.
최근 저전력 CMOS VLSI의 급속한 발전은 전원 전압을 1V까지 낮추고 있으며, 동시에 높은 성능에 대한 요구는 회로 설계에서 전력 소모와 회로 간의 속도에 적당한 균형을 필요로 한다.
한편, 기판 바이어스 전압인 Vbb는 엔채널 모스 트랜지스터를 둘러싸고 있는 p- 웰 또는 반도체소자의 기판으로 일반적으로 사용되는 p형 실리콘 기판에 인가되며, 약 5V의 전원으로부터 -2V∼-3V 정도의 음전압을 발생하는 내부 기판 바이어스 회로에 의해 생성된다.
이러한 기판 바이어스 전압을 인가하는 이유는 첫째 반도체소자 칩 내의 PN 접합이 부분적으로 순방향으로 바이어스 되는 것을 방지하여 메모리 셀의 데이터 손실이나 래치-업 등을 막는다. 둘째 바디 효과에 따른 모스 트랜지스터의 문턱 전압의 변화를 줄여 주어 회로 동작의 안정화를 꾀한다. 셋째 기판 바이어스 전압을 인가함으로써 기생 트랜지스터의 문턱 전압을 높일 수 있기 때문에 소자 분리막 아래의 채널 스탑(channel stop)의 불순물 농도를 높일 필요가 없어 접합 붕괴가 향상되며 누설 전류도 감소된다. 넷째 역방향 바이어스 인가하면 엔채널 모스 트랜지스터의 드레인/소스와 p- 웰과의 사이에 형성된 PN 접합 용량이 줄어들므로 회로가 고속화된다.
이러한 이유들로 인해 일반적인 반도체소자에서는 기판 바이어스 전압 발생회로를 채용하고 있지만 이 회로 자체는 반도체소자의 본래 동작에는 불필요한 것이므로 자체의 전력 소모를 줄여야만 한다.
저전력 VLSI(Very Large Scale Integration)에서 트랜지스터의 문턱 전압은 매우 중요한 소자 특성이기 때문에 회로의 전기적 특성 및 누설 전류에 의한 전력 소모에 큰 영향을 가져온다.
그러므로, 이러한 기판 바이어스 전압 발생회로를 구비한 반도체소자는 문턱 전압의 안정화를 달성하면서 회로의 정상 동작 및 저전력 소모에 적합한 회로 설계가 요구되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자의 문턱 전압의 레벨 변화를 감지하고 이 감지된 전압과 기판 바이어스의 기준 전압 차에 따른 전압을 보상하므로써 회로의 안정화를 달성하면서 전력 소모를 줄일 수 있는 기판 바이어스 전압 제어회로를 제공하는데 있다.
도 1은 본 발명에 따른 기판 바이어스 전압 제어회로를 나타낸 블록도,
도 2는 도 1에 도시된 차지 펌프의 일 실시예를 나타낸 회로도,
도 3a 내지 도 3b는 도 2의 차지 펌프의 출력 전압, 그리고 출력 전압과 그 전류와 관계를 각각 나타낸 파형도들,
도 4는 도 1에 도시된 문턱 전압 감지부의 일 실시예를 나타낸 회로도,
도 5는 도 4에 도시된 문턱 전압 감지부의 문턱 전압과 기판 바이어스 전압의 관계를 나타낸 파형도,
도 6은 도 1에 도시된 에러 증폭부의 일 실시예를 나타낸 회로도,
도 7은 문턱 전압 감지부와 에러 증폭부의 출력을 DC적으로 나타낸 파형도,
도 8은 도 1에 도시된 전압 조정 발진부의 일 실시예를 나타낸 회로도,
도 9는 도 8에 도시된 전압 조정 발진부의 출력 파형도,
도 10은 도 1에 도시된 승압부를 나타낸 회로도,
도 11a 내지 도 11b는 본 발명에 따른 기판 바이어스 전압 제어회로의 동작시 누설 전류가 0일때와 누설 전류가 1㎂일 때를 비교한 파형도들.
*도면의 주요 부분에 대한 부호의 설명*
10: 차지 펌프 20: 기판 바이어스 전압 감지부
30: 에러 증폭부 40: 저역 통과 필터
50: 승압부 60: 전압 조정 발진부
상기 목적을 달성하기 위하여 본 발명의 장치는 안정된 기판 바이어스 전압을 공급하기 위해 전하를 펌핑하는 차지 펌프와, 차지 펌프로부터 인가된 기판 바이어스 전압에 응답하여 턴온되는 트랜지스터를 통해 상기 트랜지스터의 문턱 전압을 감지하는 문턱 전압 감지부와, 문턱 전압 감지부로부터 감지된 전압과 기판 바이어스의 기준 전압을 비교하여 그 차를 증폭하는 에러 증폭부와, 에러 증폭부의 출력을 소정 레벨로 승압하는 승압부와, 승압부에서 인가된 신호에 응답하여 소정 주파수로 발진하고 이 신호를 차지 펌프에 공급하는 전압 조정 발진부를 구비하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 에러 증폭부와 승압부 사이에 에러 증폭부를 통해 출력된 신호를 필터링하는 저역 통과 필터를 더 구비하는 것을 특징으로 한다.
본 발명은, 기판에 낮은 음전위의 기판 바이어스 전압이 인가되면 문턱 전압이 올라가는 바디 효과에 의해 문턱 전압이 상승될지라도 문턱 전압 감지부에서 해당 반도체소자의 문턱 전압을 감지하고 에러 증폭부에서 감지된 문턱 전압과 기준 전압과의 차를 측정하여 이 차만큼의 기판 바이어스 전압을 보상하기 위해 피드백하므로 결국, 외부 조건에 의해 소자의 문턱 전압이 변경되더라도 이를 안정된 기준 레벨로 조정하여 회로의 전력 소모를 줄인다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 기판 바이어스 전압 제어회로를 나타낸 블록도로서, 이 회로는 반도체소자에 안정된 기판 바이어스 전압(Vbb)을 공급하기 위해 전하를 펌핑하는 차지 펌프(10)와, 차지 펌프(10)로부터 인가된 기판 바이어스 전압(Vbb)에 응답하여 턴온되는 트랜지스터를 통해 상기 트랜지스터의 문턱 전압(Vt)을 감지하는 문턱 전압 감지부(20)와, 문턱 전압 감지부(20)로부터 감지된 전압(Vt)과 기판 바이어스의 기준 전압(Vref)을 비교하여 그 전압 차를 이득에 따라 증폭하는 에러 증폭부(30)와, 에러 증폭부(30)의 출력(Verr)이 소정 주파수 대역의 저역 부분에서 통과되도록 필터링하는 저역 통과 필터(40)와, 상기 저역 통과 필터(40)를 통해 필터링된 신호(VLPF)를 안정된 소정 레벨로 승압하는 승압부(50)와, 상기 승압부(50)에서 인가된 신호(Vpu)에 응답하여 소정 주파수로 발진하고 이 신호(VVCO)를 상기 차지 펌프(10)에 공급하는 전압 조정 발진부(60)로 구성된다.
상기와 같이 구성된 기판 바이어스 전압 제어회로는 소자의 기판에 낮은 전압을 인가하면 문턱 전압이 올라가는 바디 효과를 이용하여 문턱 전압이 상승될지라도 이 상승된 문턱 전압과 기준 전압과의 차에 따라 이 문턱 전압을 조정하는 기판 바이어스를 제어하므로써 회로의 안정화를 꾀한다.
도 2는 도 1에 도시된 차지 펌프의 일 실시예를 나타낸 회로도로서, 이 회로는 클럭 신호(CLK)를 공급받는 단자에 연결된 인버터(Inv) 및 제 1커패시터(C1)와, 상기 인버터(Inv)에 병렬로 연결된 제 2커패시터(C2)와, 제 2커패시터(C2)와 접지 사이에 각각 병렬로 연결된 제 1 및 제 2피모스 트랜지스터(Q4,Q5)와, 상기 제 2 커패시터(C2)와 제 2피모스 트랜지스터(Q5)의 게이트가 연결된 노드에 게이트가 연결되며 제 2피모스 트랜지스터(Q5)와 제 1커패시터(C1)가 연결된 노드에 드레인이 연결된 엔모스 트랜지스터(Q6)으로 구성된다. 여기서 dp는 기생 다이오드를 나타낸 것이다.
상기와 같이 구성된 차지 펌프 회로는 클럭 신호가 하이 레벨에서 로우 레벨로 떨어질 때 노드 N2의 전압이 ｜Vthp｜－Vcc에 이르며, 제 2피모스 트랜지스터(Q5)는 노드 N3의 전압을 접지 상태로 고정시킨다. 그리고 클럭 신호가 로우 레벨에서 하이 레벨로 상승하면 노드 N2의 전압이 ｜Vthp｜로 오르고 노드 N3의 전압이 -Vcc로 떨어져 결국, 출력인 기판 바이어스 전압(Vbb)를 -Vcc로 생성한다. 이때 차지 펌프 회로는 전자 회로의 관련 기술에 알려진 HPC(Hybrid charge Pump Circuit)를 사용함으로써 반도체 소자의 문턱 전압의 손실을 최소화하면서 원하는 기판 바이어스 전압의 확보를 손쉽게 하여 -Vcc의 음전압에 이를 수 있게 한다.
도 3a 내지 도 3b는 도 2의 차지 펌프의 출력 전압, 그리고 출력 전압과 그 전류와 관계를 각각 나타낸 파형도들로서, 도 3a를 참조하면, 본 발명에서 사용된 차지 펌프 회로는 기판 바이어스 전압(Vbb)이 -1V까지 떨어짐을 알 수 있다. 도 3b는 차지 펌프 회로를 통해서 출력 전압을 인위적으로 변경한 상태에서 출력 전류를 측정한 것으로, 출력 전압이 -1V에서 0V로 증가함에 따라 출력 전류 또한 증가되는 것을 보여준 것이다.
도 4는 도 1에 도시된 문턱 전압 감지부의 일 실시예를 나타낸 회로도로서, 이 회로는 전원 전압 단자와 연결되는 외부 저항(REXT), 상기 외부 저항(REXT)과 접지 사이에 배치되며 차지 펌프로부터 기판 바이어스 전압(Vbb)을 공급받아서 이에 응답하여 턴온되는 트랜지스터(M1)로 구성된다. 이때 외부 저항(REXT)은 전류의 흐름을 조절하기 위한 소자이다. 통상적으로 트랜지스터(M1)의 문턱 전압은 차지 펌프에서 정해진 기판 바이어스 전압에 의해 결정되어지나 본 발명에서는 문턱 전압 감지부를 통해 온도 변화 및 누설 전류 등의 외부 영향으로 문턱 전압이 변경될 경우 소자의 전기적 특성 저하를 방지하고자 변화된 문턱 전압을 감지하는 역할을 한다.
도 5는 도 4에 도시된 문턱 전압 감지부의 문턱 전압과 기판 바이어스 전압의 관계를 나타낸 파형도로서, 이를 참조하면, 본 발명의 문턱 전압 감지부는 기판 바이어스 전압(Vbb) 크기에 따라 조정, 증가되며, 이때 트랜지스터는 온/오프 스위 치 기능을 하는 다이오드이기 때문에 회로의 전력 소모를 줄이는 역할도 한다.
도 6은 도 1에 도시된 에러 증폭부의 일 실시예를 나타낸 회로도로서, 이 회로는 기준 전압(Vref)과 문턱 전압 감지부로부터 출력된 문턱 전압(Vt)을 입력받아서 이 두 신호를 비교하며 그 차에 따라 제 1구동 신호(Vop1)와 제 2구동신호(Vop2)를 발생하는 제 1 및 제 2차동 증폭기(32,34)와 상기 제 1구동 신호(Vop1)와 제 2구동신호(Vop2)에 응답하여 기준 전압(Vref)과 문턱 전압(Vt) 차에 따른 신호(Verr)를 출력하는 출력부(36)로 구성된다.
여기서 제 1 및 제 2차동 증폭부 및 출력부는 통상의 증폭기와 동일하다. 즉, 제 1 및 제 2차동 증폭기(32,34)는 각각 전원 전압에 연결되며 문턱 전압(Vt)과 기준 전압을 인가받는 제 1 및 제 2피모스 트랜지스터(P1,P2)와 제 3 및 제 4피모스 트랜지스터(P3,P4)와, 상기 트랜지스터들과 접지 사이에 각각 연결되며 상호 게이트가 연결된 제 1전류 미러(N1,N2) 및 제 2전류미러 (N3,N4)로 구성된다. 그리고, 출력부(36) 또한 전원 전압에 게이트가 상호 연결된 제 5 및 제 6피모스 트랜지스터(Q5,Q6)와, 상기 트랜지스터(Q5,Q6)에 연결되며 제 1 및 제 2구동 신호(Vop1,Vop2)에 구동되어 이 신호 차에 따른 에러 신호를 출력하는 엔모스 트랜지스터들(N5,N6)로 구성된다.
상기와 같이 구성된 에러 증폭부는 제 1 및 제 2차동 증폭기(32,34)를 통해서 문턱 전압(Vt)과 기준 전압(Vref)을 그 전압 차(Vop1,Vop2)를 발생하고 다시 출력부(36)에서 이 신호들(Vop1,Vop2)을 가지고 다시 그 차를 얻기 때문에 결국 출력 신호(Verr)를 증폭해서 출력하게 된다. 출력 전압(Verr)은 제 1차동 증폭기(32)의 제 1피모스 트랜지스터(P1)의 드레인 전류에 의존하기 때문에 Vref-Vt>0일 경우 출력 전압(Verr)의 전위는 상승하는 반면에 Vref-Vt<0일 경우 출력 전압(Verr)는 떨어진다. 만일 Vt=Vref일 경우 출력 전압(Verr)은 전류 미러의 N1 트랜지스터의 문턱 전압인 Vtn만큼의 전압이 걸린다.
도 7은 문턱 전압 감지부와 에러 증폭부의 출력을 DC적으로 나타낸 파형도로서, (A)는 문턱 전압 감지부의 노드 N2, N3에 걸리는 전압과 출력 전압(Vbb)을 나타낸 것이며 (B)는 에러 증폭부의 출력 전압(Verr), 기준 전압(Vref) 및 제 1차동 증폭기의 N1 트랜지스터의 전압(VN1)을 나타낸 것이다. 즉, 이 파형도들은 기판 바이어스 전압(Vbb)를 DC적으로 변화했을 때 에러 증폭부의 신호들이 변화되는 것을 나타낸 것이다.
그리고, 위와 같은 에러 증폭부를 통과해서 증폭된 기준 전압과 문턱 전압의 차에 따른 신호(Verr)는 통상의 저역 통과 필터(설명 생략)를 거쳐 이후 설명할 전압 조정 발진부에 인가된다.
도 8은 도 1에 도시된 전압 조정 발진부의 일 실시예를 나타낸 회로도로서, 이 회로는 7단 전류-스타브드(current starved) 인버터가 달린 링 발진기(ring osillator)로 구성되며 인버터의 지연 시간이 출력 신호(Vvco)의 주파수를 결정한다. 인버터의 지연 시간은 바이어스 전압(bias)에 의해 구동되는 상부 및 하부의 피모스 트랜지스터 및 엔모스 트랜지스터들의 전류의 양에 의해 제어가 된다.
도 9는 도 8에 도시된 전압 조정 발진부의 출력 파형도로서, 이를 참조하면 바이어스 전압(bias)이 점차 시간에 따라 증가함에 따라 출력 전압의 폭도 증가됨을 알 수 있다.
그리고, 도 10은 도 1에 도시된 승압부를 나타낸 회로도로서, 이 회로는 전원 단자에 소스 및 드레인이 연결된 제 1피모스 트랜지스터(PM1), 상기 피모스 트랜지스터(PM1)의 게이트에 연결된 래치(Lat1), 래치(Lat1)에 게이트가 연결되며 소스와 드레인이 접지에 연결된 제1 엔모스 트랜지스터(NM1), 상기 엔모스 트랜지스터(NM1)의 게이트에 연결되는 제 1인버터(Inv1), 상기 인버터(Inv1)와 접지 사이에 직렬로 연결된 제 1 및 제 2다이오드(D1,D2), 상기 다이오드에 게이트가 연결되며 소스 및 드레인이 접지에 연결된 제 2엔모스 트랜지스터(NM2), 상기 엔모스 트랜지스터(NM2)의 게이트에 연결되는 제 2인버터(Inv2), 소스 및 드레인이 전원 전압에 연결되며 게이트가 제 2인버터(Inv2)에 연결된 제 2피모스 트랜지스터(PM2), 상기 피모스 트랜지스터(PM3)의 게이트에 연결된 제 3인버터(Inv3), 상기 인버터(Inv3)에 게이트가 연결되며 소스와 드레인이 접지에 연결된 제 3엔모스 트랜지스터(NM3), 상기 엔모스 트랜지스터(NM3)의 게이트에 연결되며 소스가 접지에 연결되며 드레인이 래치(Lat)의 입력단으로 입력되는 제 4엔모스 트랜지스터(NM4), 제 4엔모스 트랜지스터(NM4)의 게이트에 연결된 제 1지연기(Del1), 상기 제 1지연기(Del1)에 연결된 제 2지연기(Del2)와, 상기 제 2지연기(Del2)에 병렬로 연결된 제 4인버터(Inv4), 제 2지연기(Del2) 및 제 4인버터(Inv4)의 출력에 각각 연결된 제 3피모스 트랜지스터(PM3) 및 제 5엔모스 트랜지스터(NM5), 전원 단자와 제 3피모스 트랜지스터(PM3) 사이에 연결된 제 3다이오드(D3), 접지 단자와 제 5엔모스 트랜지스터(NM5) 사이에 연결된 제 4다이오드(D4)로 구성된다.
상기와 같이 구성된 승압부는 전압 조정 발진부의 초기값을 세팅해주므로서 전원을 인가함과 동시에 이 승압된 전압에 의해 전압 조정 발진부가 발진하도록 한다.
도 11a 내지 도 11b는 본 발명에 따른 기판 바이어스 전압 제어회로의 동작시 누설 전류가 0일때와 누설 전류가 1㎂일 때를 비교한 파형도들이다.
위에서 설명했던 회로들로 이루어진 기판 바이어스 전압 제어회로는 시뮬레이션하면 도 11a에 나타난 바와 같이 문턱 전압(Vt) 값이 목표 전압과 거의 일치하며, 도 11b에 나타난 바와 같이 문턱 전압(Vt) 값이 약간의 오차를 가지며 목표 전압과 일치할 때까지는 다소 시간이 길어짐을 알 수 있다.
여기서, 누설 전류가 0, 1㎂로 설정한 것은 단순히 시험치이며, 실제 회로에서는 누설 전류가 수 ㎁ 정도 밖에 안되므로 제안된 기판 바이어스 전압 제어 회로는 매우 적은 전력으로도 안정되게 동작할 수 있다.
상기한 바와 같이, 본 발명은 문턱 전압의 목표 값에 도달할 수 있는 최대 허용 오차와 목표 값까지 도달하는데 걸리는 시간 이외에도 온도 변화 및 누설 전류 등의 외부 영향으로부터 안정성 등을 확보할 수 있을 뿐만 아니라 저전력 VLSI에 적합하기 때문에 소자의 전력 소모를 최소로 하는 효과가 있다.

Claims (2)

  1. 안정된 기판 바이어스 전압을 공급하기 위해 전하를 펌핑하는 차지 펌프;
    상기 차지 펌프로부터 인가된 기판 바이어스 전압에 응답하여 턴온되는 트랜지스터를 통해 상기 트랜지스터의 문턱 전압을 감지하는 문턱 전압 감지부;
    상기 문턱 전압 감지부로부터 감지된 전압과 기판 바이어스의 기준 전압을 비교하여 그 차를 증폭하는 에러 증폭부;
    상기 에러 증폭부의 출력을 소정 레벨로 승압하는 승압부; 및
    상기 승압부에서 인가된 신호에 응답하여 소정 주파수로 발진하고 이 신호를 상기 차지 펌프에 공급하는 전압 조정 발진부를 구비하는 것을 특징으로 하는 기판 바이어스 전압 제어회로.
  2. 제 1항에 있어서, 상기 에러 증폭부와 승압부 사이에 에러 증폭부를 통해 출력된 신호를 필터링하는 저역 통과 필터를 더 구비하는 것을 특징으로 하는 기판 바이어스 전압 제어회로.
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