KR102141585B1

KR102141585B1 - 저전력 수정 발진기

Info

Publication number: KR102141585B1
Application number: KR1020207000803A
Authority: KR
Inventors: 알리 나자피; 소하일 골라라; 라비 마카렘; 셔빈 몰루디
Original assignee: 퀄컴 인코포레이티드
Priority date: 2017-07-13
Filing date: 2018-06-25
Publication date: 2020-08-05
Also published as: CN110870199A; BR112020000298A2; SG11201911640YA; CN110870199B; US10483913B2; US20190020309A1; JP2021048612A; EP3652856A1; KR20200009122A; EP3652856B1; TWI689172B; TW201918017A; JP7000550B2; JP2020526987A; WO2019013964A1

Abstract

피어스 발진기에 트랜스컨덕턴스 증폭기 트랜지스터가 제공되는데, 이는 트랜스컨덕턴스 증폭기 트랜지스터에 대한 DC 게이트 전압과 독립적으로 기준 전압과 같게 조절되는 DC 드레인 전압을 갖는다.

Description

저전력 수정 발진기

[0001] 본 출원은 2017년 7월 13일자로 출원된 미국 특허출원 제15/649,475호의 이익 및 그에 대한 우선권을 주장하며, 이 특허출원은 그 전체가 인용에 의해 본 명세서에 포함된다.

[0002] 본 출원은 발진기들에 관한 것으로, 보다 구체적으로는 저전력 동작 및 넓은 출력 진폭 스윙을 위해 구성된 수정 발진기(crystal oscillator)에 관한 것이다.

[0003] 정확한 클록 신호를 제공하기 위해, 집적 회로가 압전 공진기를 사용하는 수정 발진기를 포함하는 것이 통상적이다. 대부분의 수정 발진기들은 이들의 콤팩트한 설계로 인해, 도 1의 발진기(100)와 같은 피어스 발진기(Pierce oscillator)들이다. 수정 또는 압전 공진기(105)는 NMOS 트랜스컨덕턴스 증폭기 트랜지스터(Mn1)의 게이트를 구동하는 단자 및 그 트랜지스터의 드레인에 접속된 다른 단자를 갖는다. 부하 커패시터(C2)가 트랜지스터(Mn1)의 드레인과 접지 사이에 접속된다. 마찬가지로, 다른 부하 커패시터(C1)가 트랜지스터(Mn1)의 게이트와 접지 사이에 접속된다. 피드백 저항기(Rfb)가 전류원(I_B)으로부터의 바이어스 전류에 의해 바이어스된 드레인을 갖는 트랜지스터(M1)의 게이트와 드레인 사이에 접속된다.

[0004] 수정(105)의 발진 주파수(ω)는 통상적으로 그 제조업체에 의해 부하 커패시턴스(C1 + C2의 합)에 대한 특정 값으로 지정된다. 그 다음, 트랜지스터(Mn1)의 게이트는 어떤 직류(DC: direct current) 출력 전압(V₀)에서 V₁cosωt의 계수를 뺀 값에서 바이어스될 것이며, 여기서 V1은 DC 출력 전압(V₀)으로부터의 출력 전압 스윙의 진폭이다. 트랜지스터(Mn1)의 게이트로부터 그 드레인까지의 음의 이득이 주어지면, 드레인 전압은 V₀ + V₁cosωt와 같다. 출력 전압 스윙은 트랜지스터(Mn1)에 대한 이득(트랜스컨덕턴스)에 의존한다. 일반적으로, 출력 전압 스윙은 드레인 전압이 접지와 전류원(I_B)에 전력을 공급하는 전원 전압(VDD) 사이에서 발진하도록 가능한 한 큰 것이 바람직하다. 따라서 최대 출력 스윙을 제공하기 위해, V₀ 전압은 전원 전압(VDD)의 1/2과 같아야 한다. 그러나 다른 우려는 전력 소비인데, 트랜지스터(Mn1)가 자신의 게이트-소스 전압이 그 임계 전압 미만이 되도록 임계치 이하(subthreshold operation) 영역에서 동작된다면 전력 소비가 감소된다. 임계치 이하 동작에서 트랜지스터(Mn1)에 대한 (또한 V₀ 전압인) 예시적인 DC 게이트 전압은 300㎷이다. 따라서 증폭기(100)에 대한 전력 소비를 최소화하면서 출력 전압 스윙을 최대화하는 것은 트랜지스터(Mn1)의 게이트 및 드레인에 대한 DC 전압 사이의 연결(tie)로 인해 서로 상충한다고 인식될 수 있다.

[0005] 트랜지스터(Mn1)에 대한 DC 드레인 전압과 게이트 전압을 디커플링하기 위해, 트랜지스터(Mn1)에 대한 DC 드레인 전압이 그 DC 게이트 전압 + 제2 트랜지스터에 대한 게이트-소스 전압의 합과 같도록 (예시되지 않은) 제2 트랜지스터를 사용하는 것이 알려져 있다. 따라서 트랜지스터(Mn1)에 대한 DC 게이트 전압이 임계치 이하 동작에 적합한 동안 드레인 전압은 VDD/2의 원하는 중간 레일 레벨에 더 가깝게 푸시될 수 있다. 그러나 DC 드레인 전압은 이후에 프로세스, 전압 및 온도 코너에 의존하게 되며, 이는 제2 트랜지스터의 게이트-소스 전압을 설정한다. 추가로, 전력 소비는 여전히 높다. 따라서 당해 기술분야에서는 감소된 전력 소비 및 높은 이득을 갖는 개선된 피어스 발진기들이 필요하다.

[0006] 피어스 발진기에 대한 이득 및 출력 전압 스윙은 제1 트랜지스터에 대한 DC 드레인 전압과 DC 게이트 전압을 디커플링함으로써 개선된다. 연산 증폭기는 음의 피드백 루프를 통해 제1 트랜지스터의 게이트 전압을 바이어스함으로써 제1 트랜지스터에 대한 드레인 전압을 원하는 레벨로 설정한다. 전류원은 제1 트랜지스터에 대한 크기와 조합하여 제1 트랜지스터가 임계치 이하 영역에서 동작하는 것을 보장하는 바이어스 전류로 제1 트랜지스터를 바이어스한다. 따라서 결과적인 피어스 발진기는 제1 트랜지스터에 대한 감소된 DC 게이트 전압으로부터 감소된 전력 소비 및 증가된 트랜스컨덕턴스 이득을 즐기는데, 이는 DC 드레인 전압이 DC 게이트 전압으로부터 디커플링되므로 출력 전압 스윙을 제한하지 않으면서 임계치 이하 동작을 보장한다. 특히, 연산 증폭기는 출력 전압 스윙을 최대화하기 위해 원하는 레벨(예컨대, 피어스 발진기에 대한 전원 전압의 1/2)로 DC 드레인 전압을 조절할 수 있다.

[0007] 개시된 피어스 발진기에 대한 트랜스컨덕턴스 이득은 전류원에 제2 트랜지스터를 포함시킴으로써 추가로 향상될 수 있다. 수정으로부터의 발진 입력 전압은 두 트랜지스터들이 트랜스컨덕턴스 이득에 기여하도록 제2 트랜지스터의 게이트 및 제1 트랜지스터의 게이트를 구동한다. 이러한 그리고 다른 유리한 특징들은 다음의 상세한 설명을 통해 보다 잘 인식될 수 있다.

[0008] 도 1은 종래의 피어스 발진기의 회로도이다.
[0009] 도 2는 본 개시내용의 한 양상에 따라 연산 증폭기를 통한 피드백 루프가 제1 트랜스컨덕턴스 증폭기 트랜지스터에 대한 이득 및 드레인 전압들을 디커플링하는 저전력 피어스 발진기에 대한 회로도이다.
[0010] 도 3은 본 개시내용의 한 양상에 따른 제2 트랜스컨덕턴스 증폭기 트랜지스터를 포함하도록 도 2의 피어스 발진기의 수정을 위한 회로도이다.
[0011] 도 4는 본 개시내용의 한 양상에 따라 잡음을 감소시키고 출력 전압에서 50/50 듀티 사이클을 보장하도록 도 3의 피어스 발진기의 수정을 예시한다.
[0012] 도 5는 본 개시내용의 한 양상에 따른 피어스 발진기의 동작 방법에 대한 흐름도이다.
[0013] 본 개시내용의 실시예들 및 이들의 이점들은 다음의 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 이상에 예시된 유사한 엘리먼트들을 식별하기 위해 유사한 참조 번호들이 사용된다고 인식되어야 한다.

[0014] 제1 트랜지스터에 대한 DC 게이트 및 드레인 전압들이 디커플링 커패시터를 통해 디커플링되는 피어스 발진기가 제공된다. 연산 증폭기는 DC 드레인 전압을 기준 전압으로 설정된 원하는 값과 동일하게 조절한다. 따라서 DC 드레인 전압은 예를 들어, 출력 전압 스윙을 최대화하기 위해 전원 전압의 1/2로 조절될 수 있다. 이에 반해, DC 게이트 전압은 제1 트랜지스터에 대한 채널 크기 및 제1 트랜지스터로 구동되는 바이어스 전류에 의해 결정된다. 이러한 방식으로, 제1 트랜지스터에 대한 트랜스컨덕턴스 이득은 임계치 이하 영역에서 제1 트랜지스터를 바이어스함으로써 최적화될 수 있다. 결과적으로 높은 이득 및 DC 드레인 전압 조절은 출력 전압 스윙을 최대화한다. 예를 들어, 일부 실시예들에서, 출력 전압 스윙은 전체 레일, 즉 접지에서부터 전원 전압까지일 수 있다. 더욱이, 임계치 이하 동작은 또한 제1 트랜지스터에 의한 전력 소비를 최소화한다.

[0015] 예시적인 피어스 발진기(200)가 도 2에 도시된다. 수정(105), 트랜지스터(Mn1) 및 부하 커패시터들(C1, C2)이 도 1과 관련하여 논의된 바와 같이 배열된다. 음의 입력 단자에서 기준 전압(Vref)을 수신하는 연산 증폭기(205)에 대한 양의 입력 단자와 트랜지스터(Mn1)에 대한 드레인 사이에 저항기(R2)가 접속된다. 저항기(R₂)에 걸친 DC 전압이 없게 저항기(R₂)를 통하는 어떠한 DC 전류도 없어, 연산 증폭기(205)에 대한 양의 입력 단자에서 트랜지스터(MN1)에 대한 드레인 전압(Vd)이 수신된다. 마찬가지로, 연산 증폭기(205)에 대한 양의 입력 단자로부터 부하 커패시터(C1)에 대한 단자(215)까지 접속되는 저항기(R₁)에 걸쳐 어떠한 DC 전류도 없다. 연산 증폭기(205)는 바이어스 저항기(Rbs)를 통해 트랜지스터(Mn1)에 대한 AC 게이트 전압을 제어한다. 따라서 연산 증폭기(205)를 통한 고 이득 피드백은 양의 입력 단자에 대한 전압을 기준 전압과 같게 조절한다. 정상 동작 중에 전압 분할기 저항기(R₂)를 통하는 DC 전류가 없기 때문에, 그 저항기의 단자들 모두 기준 전압으로 조절된다. 저항기(R₂)에 대한 단자들 중 하나가 트랜지스터(Mn1)의 드레인에 연결됨을 고려하면, 트랜지스터(Mn1)에 대한 드레인 전압(Vd)은 이에 따라 기준 전압과 동일하게 조절된다.

[0016] 저항기(R₁)를 통하는 DC 전류가 또한 없기 때문에, 단자(215)에 대한 전압(Vg2)은 기준 전압과 같게 조절된다. 기준 전압이 트랜지스터(Mn1)에 대한 DC 게이트 전압을 바이어스하는 것을 방지하기 위해, 디커플링 커패시터(C3)가 트랜지스터(Mn1)의 게이트를 단자(215)에 접속한다. 따라서 디커플링 커패시터(C3)는 또한 트랜지스터(Mn1)의 DC 드레인 전압을 DC 게이트 전압으로부터 절연한다. 연산 증폭기(205)로부터의 잡음을 감소시키기 위해, 그 출력 단자는 접지에 접속된 피드백 커패시터(C_fb)에 의해 로딩된다. 트랜지스터(Mn1)에 대한 DC 게이트 전압은 트랜지스터(Mn1)에 대한 채널 크기 및 트랜지스터(Mn1)에 대한 드레인 단자로 바이어스 전류를 구동하는 전류원(210)으로부터의 바이어스 전류(I_B)에 의해 설정된다. 따라서 바이어스 전류(I_B)) 및 채널 크기는 트랜지스터(Mn1)가 임계치 이하 동작을 위해 바이어스되도록 선택될 수 있다. 트랜지스터(Mn1)에 대한 게이트 전압에 대한 AC 부분은 디커플링 커패시터(C3)를 통해 결합되는 수정(105)으로부터의 발진 전압에 의해 구동된다. 트랜지스터(Mn1)에 대한 트랜스컨덕턴스 이득을 받는 것은 수정(105)으로부터의 이러한 발진 구동이다. 일 실시예에서, 연산 증폭기(205)는 트랜지스터(Mn1)의 DC 드레인 전압을 기준 전압과 같게 바이어스하기 위한 수단을 형성하는 것으로 여겨질 수 있다.

[0017] 더 이전에 논의한 바와 같이, 트랜지스터(Mn1)를 통한 전력 소비(전류 소산)는 임계치 이하 영역에서의 유리한 바이어스에 의해 최소화되지만 AC 드레인 전압에 대한 출력 전압 스윙은 DC 드레인 전압을 기준 전압과 같게 조절함으로써 최대화된다. 도 3의 피어스 발진기(300)에 대해 도시된 바와 같이 전류원에 PMOS 트랜지스터(Mp1)를 포함하도록 피어스 발진기(200)를 수정함으로써 추가 전력 감소 및 이득 향상이 달성될 수 있다. 트랜지스터(Mp1)의 소스는 전원 전압(VDD)을 공급하는 전원 노드에 접속되는 반면, 드레인은 트랜지스터(Mn1)의 드레인에 접속된다. 트랜지스터(Mp1)는 그 게이트를 저항기(Rbs2)를 통해 다이오드 접속형 PMOS 트랜지스터(Mp2)의 게이트에 접속시킨다. 다이오드 접속형 트랜지스터(Mp2)의 소스는 전원 노드에 접속되는 반면, 게이트 및 드레인은 전류원(305)에 의해 바이어스된다. 따라서 트랜지스터들(Mp1, Mp2)은 (트랜지스터들(Mp1, Mp2)이 정합된다고 가정하여) 트랜지스터(Mp1)가 전류원(305)에 의해 전도된 것과 동일한 전류를 전도하도록 전류 미러를 형성한다. 단자(215)에서의 전압(Vg2)은 트랜지스터(Mn1)에 대한 트랜스컨덕턴스 이득을 결정하는 수정(105)의 발진에 의해 AC 신호를 발생시킨다. 따라서 이 AC 신호는 단자(215)와 트랜지스터(Mp1)의 게이트 간에 접속되는 디커플링 커패시터(C4)를 통과할 것이다. 따라서 트랜지스터(Mp1)가 피어스 발진기(300)에 대한 전체 트랜스컨덕턴스 이득에 또한 기여하도록 트랜지스터(Mp1)에 대한 게이트 전압(Vgp)이 트랜지스터(Mn1)의 게이트에 동일한 AC 신호를 인가되게 할 것이다. 이러한 트랜스컨덕턴스 이득의 증가는 트랜지스터들(Mp1, Mn1)의 드레인들에서 출력 전압 스윙을 증가시키는데 상당히 유리하다. 대안적인 실시예들에서 트랜지스터들(Mp1, Mp2)은 저항기(Rbs2)의 포함 없이 이들의 게이트들을 직접 접속시킬 수 있다고 인식될 것이다. 그러나 트랜지스터(Mp2)의 게이트에서의 임피던스는 그 드레인에 대한 다이오드 접속으로 인해 다소 낮다는 점에 주목한다. 다음에, 디커플링 커패시터(C4)는 전압(Vg2)을 트랜지스터(Mp1)의 게이트에 AC 결합하기 위해 더 큰 커패시턴스를 필요로 할 것이다. 따라서 저항기(Rbs2)는 더 작은 디커플링 커패시터(C4)가 사용될 수 있도록 트랜지스터(Mp1)의 게이트에서 임피던스를 유리하게 증가시킨다.

[0018] 트랜지스터(Mp1)는 트랜스컨덕턴스 이득에 기여할 뿐만 아니라, 트랜지스터(Mn1)와 협력하여 전류 소산을 제한하는 작용을 한다. 예를 들어, 드레인 전압(Vd)의 발진 동안, 이 드레인 전압은 전원 전압(VDD)을 향해 상승할 수 있다. 그런 다음, 트랜지스터(Mp1)는 딥 트라이오드(deep triode) 동작 영역으로 푸시된다. 그러나 트랜지스터(Mn1)의 게이트 전압은 다음에, 접지를 향해 구동되어 트랜지스터(Mn1)가 전류 소산을 제한하도록 차단된다. 트랜지스터(Mp1)가 본질적으로 차단되도록 드레인 전압(Vd)이 접지를 향해 발진할 때 전류 소산의 유사한 초킹(choking)이 발생한다. 따라서 트랜지스터(Mp1)는 트랜스컨덕턴스 이득을 증가시킬 뿐만 아니라 전류 소비를 제한한다.

[0019] 피어스 발진기(300)는 도 4에 도시된 피어스 발진기(400)와 관련하여 논의되는 바와 같이 출력 전압 발진에서 잡음을 감소시키고 그 듀티 사이클을 개선하도록 추가로 수정될 수 있다. 출력 전압으로서 드레인 전압(Vd)을 사용하기보다, 출력 전압은 대신에 단자(215)에서 전압(Vg2)으로부터 공급된다. 드레인 전압(Vd)과 비교하여, 전압(Vg2)은 수정(105)을 통한 필터링으로 인해 더 적은 잡음을 갖는다. 출력 전압(Out)을 생성하기 위해, 제1 인버터(405)가 출력 전압을 생성하는 제2 인버터(410)의 입력을 구동하도록 전압(Vg2)을 반전시킨다. 따라서 출력 전압은 수정(105) 및 부하 커패시터들(C1, C2)에 의해 설정된 발진 주파수에서 발진하는 구형파가 될 것이다.

[0020] 출력 전압의 발진을 위한 50/50 듀티 사이클을 보장하기 위해, 연산 증폭기(205)에 의해 사용되는 기준 전압은 PMOS 트랜지스터(Mp3) 및 NMOS 트랜지스터(Mn2)의 직렬 스택에 의해 형성된 인버터에 의해 생성될 수 있다. 인버터들(405, 410)은 각각, 그 대응하는 트랜지스터들(Mp3, Mn2)에 각각 정합될 PMOS 트랜지스터 및 NMOS 트랜지스터의 (예시되지 않은) 유사한 직렬 스택에 의해 형성될 것이다. 트랜지스터(Mp3)의 소스는 전원 전압(VDD)을 위한 전원 노드에 연결되는 반면, 그 드레인은 트랜지스터(Mn2)의 드레인에 연결된다. 트랜지스터(Mn2)의 소스는 접지에 접속된다. 기준 전압을 공급하기 위한 노드(415)는 트랜지스터들(Mp3, Mn2)의 게이트들에 접속된다. 또한, 노드(415)는 저항기(Rref)를 통해 트랜지스터(Mp3, Mn2)에 대한 드레인들에 접속된다. 전원 전압(VDD)의 시동시, 기준 전압은 트랜지스터(Mp3)가 초기에 온 상태가 되어 자신의 드레인을 전원 전압(VDD) 쪽으로 충전하도록 초기에 접지될 것이다. 드레인 전압의 이러한 증가는 저항기(Rref)를 통해 피드백하여 트랜지스터(Mn2)를 부분적으로 온으로 스위칭하고 트랜지스터(Mp3)를 부분적으로 오프로 스위칭한다. 그 결과는 기준 전압이 인버터들(405, 410)의 트립 포인트(임계 전압)에서 안정화될 것이라는 점일 것이다. 이상적으로, 이 트립 포인트는 전원 전압(VDD)의 1/2이지만, 이는 인버터들의 NMOS 및 PMOS 트랜지스터들의 상대적 크기들뿐만 아니라 프로세스, 전압 및 온도 코너에 의존한다. 유리하게는, 저항기(Rref)와 조합된 트랜지스터들(Mp3, Mn2)이 모든 프로세스 코너들에 걸쳐 트립 포인트를 추적하여 출력 전압 발진을 위한 50/50 듀티 사이클이 유지될 것이다. 도 2, 도 3 및 도 4에 도시된 모든 컴포넌트들은 수정(105)을 제외하고 단일 칩 시스템(SoC: system-on-a-chip)과 같은 집적 회로 내에 통합될 수 있다. 그런 다음, 결과적인 집적 회로는 반도체 패키지에 수정(105)과 집적될 수 있다. 그러나 부하 커패시터들(C0, C1)은 이들의 상대적으로 큰 커패시턴스들로 인해 외부 디바이스들로서 보다 쉽게 구현될 수 있어, 이들은 또한 일부 실시예들에서 집적 회로에 집적되지 않을 것이라고 인식될 것이다.

[0021] 피어스 발진기에 대한 동작 방법이 이제 도 5의 흐름도와 관련하여 논의될 것이다. 이 방법은 피어스 발진기에서 트랜스컨덕턴스 증폭기 트랜지스터의 드레인 단자를 전류원으로부터의 전류로 구동함으로써 트랜스컨덕턴스 증폭기 트랜지스터의 게이트에 대한 직류(DC) 게이트 전압을 바이어스하는 동작(500)을 포함한다. 바이어스 전류에 응답하는 발진기들(200, 300, 400)에서의 트랜지스터(Mn1)의 DC 바이어스가 동작(500)의 일례이다. 이 방법은 디커플링 커패시터를 통해 게이트를 드레인 단자로부터 절연하는 동작(505)을 더 포함한다. 디커플링 커패시터(C3)의 기능은 동작(505)의 일례이다. 마지막으로, 이 방법은 게이트에 대한 교류(AC: alternating current) 게이트 전압을 바이어스하여 드레인 단자에 대한 DC 드레인 전압을 기준 전압과 동일하게 하도록 기준 전압과 DC 드레인 전압 간의 차이를 증폭시키는 동작(510)을 포함한다. 연산 증폭기(205)에 의한 트랜지스터(Mn1)의 게이트의 바이어스는 동작(510)의 일례이다.

[0022] 따라서 본 개시내용의 디바이스들의 재료들, 장치, 구성들 및 사용 방법들에서 그리고 이들에 대해 많은 수정들, 대체들 및 변형들이 본 개시내용의 범위를 벗어나지 않으면서 이루어질 수 있다고 인식될 것이다. 이 점에 비추어, 본 개시내용의 범위는, 단지 이들의 일부 예들을 통해서만 본 명세서에서 예시되고 설명된 특정 실시예들의 범위로 제한되어야 하는 것이 아니라, 오히려 이하 첨부되는 청구항들의 범위 및 이들의 기능적 동등물들에 완전히 상응해야 한다.

Claims

회로로서,
제1 트랜지스터;
바이어스 전류로 상기 제1 트랜지스터의 드레인을 구동하기 위한 전류원;
상기 제1 트랜지스터에 대한 직류(DC: direct current) 게이트 전압으로부터 상기 제1 트랜지스터에 대한 DC 드레인 전압을 절연(isolate)하기 위한 제1 디커플링 커패시터 ― 상기 제1 트랜지스터의 게이트는 상기 제1 디커플링 커패시터를 통해 수정(crystal)으로부터의 AC 입력 전압에 의해 바이어스되도록 구성됨 ―;
상기 제1 디커플링 커패시터의 단자에서 전압을 반전(invert)시키도록 구성된 제1 인버터;
상기 회로에 대한 출력 전압을 제공하기 위해 상기 제1 인버터로부터의 출력 신호를 반전시키도록 구성된 제2 인버터;
상기 DC 드레인 전압을 기준 전압과 같게 조절하기 위해 상기 DC 드레인 전압과 상기 기준 전압 간의 비교에 응답하여 상기 제1 트랜지스터의 게이트를 추가로 바이어스하도록 구성된 연산 증폭기; 및
전원 전압을 공급하기 위한 전원 노드에 접속된 소스를 갖는 기준 PMOS 트랜지스터, 접지에 접속된 소스를 갖고 상기 기준 PMOS 트랜지스터의 드레인에 접속된 드레인을 갖는 기준 NMOS 트랜지스터, 및 상기 기준 NMOS 트랜지스터의 드레인과 상기 기준 전압을 공급하기 위한 기준 노드 사이에 접속된 기준 저항기를 포함하는 기준 인버터를 포함하며,
상기 기준 노드는 상기 기준 PMOS 트랜지스터의 게이트에 그리고 상기 기준 NMOS 트랜지스터의 게이트에 접속되는,
회로.
제1 항에 있어서,
상기 제1 트랜지스터의 드레인에 접속된 제1 단자를 갖고 제2 저항기의 제1 단자에 접속된 제2 단자를 갖는 제1 저항기를 가진 전압 분배기를 더 포함하며,
상기 연산 증폭기는 상기 제1 저항기의 제2 단자에 접속된 제1 입력을 갖고, 상기 기준 전압을 전달하기 위한 기준 전압 노드에 접속된 제2 입력을 갖는,
회로.
제2 항에 있어서,
상기 제1 입력은 상기 연산 증폭기에 대한 양의 입력이고,
상기 제2 입력은 상기 연산 증폭기에 대한 음의 입력인,
회로.
제2 항에 있어서,
상기 연산 증폭기의 출력과 상기 제1 트랜지스터의 게이트 사이에 결합(couple)된 바이어스 저항기를 더 포함하는,
회로.
제4 항에 있어서,
상기 연산 증폭기의 출력과 상기 접지 사이에 결합된 피드백 커패시터를 더 포함하는,
회로.
제2 항에 있어서,
상기 제1 디커플링 커패시터의 단자에 전압 분배기의 제2 단자가 결합되는,
회로.
제6 항에 있어서,
상기 제1 트랜지스터는 상기 접지에 접속된 소스를 갖는 NMOS 트랜지스터이고,
상기 전류원은 상기 전원 전압을 공급하기 위한 전원 노드에 접속된 소스 및 상기 NMOS 트랜지스터의 드레인에 접속된 드레인을 갖는 PMOS 전류원 트랜지스터를 포함하는,
회로.
제7 항에 있어서,
상기 제1 디커플링 커패시터의 단자와 상기 PMOS 전류원 트랜지스터의 게이트 사이에 결합된 제2 디커플링 커패시터를 더 포함하는,
회로.
제7 항에 있어서,
상기 PMOS 전류원 트랜지스터의 게이트에 결합된 게이트를 갖는 다이오드 접속형 PMOS 트랜지스터; 및
상기 다이오드 접속형 PMOS 트랜지스터의 드레인과 상기 접지 사이에 결합된 전류원을 더 포함하는,
회로.
제9 항에 있어서,
상기 다이오드 접속형 PMOS 트랜지스터의 게이트를 상기 PMOS 전류원 트랜지스터의 게이트에 결합하도록 구성된 바이어스 저항기를 더 포함하는,
회로.
제1 항에 있어서,
상기 회로는 회로 패키지의 집적 회로 내에 집적되며,
상기 회로 패키지는 상기 제1 트랜지스터의 드레인에 접속된 제1 단자를 갖고 상기 제1 디커플링 커패시터의 단자에 접속된 제2 단자를 갖는 수정을 더 포함하는,
회로.
피어스 발진기(Pierce oscillator)에서 제1 트랜지스터의 드레인을 전류원으로부터의 전류로 구동함으로써 상기 제1 트랜지스터의 게이트의 직류(DC) 게이트 전압을 바이어스하는 단계;
제1 디커플링 커패시터를 통해 상기 게이트를 상기 드레인으로부터 절연하는 단계;
기준 전압이 기준 인버터의 임계 전압과 같도록 상기 기준 인버터를 사용하여 상기 기준 전압을 생성하는 단계;
상기 게이트에 대한 교류(AC: alternating current) 게이트 전압을 바이어스하여 상기 드레인에 대한 DC 드레인 전압을 상기 기준 전압과 동일하게 하도록 상기 기준 전압과 상기 DC 드레인 전압 간의 차이를 증폭시키는 단계;
상기 제1 디커플링 커패시터를 통해 상기 제1 트랜지스터의 게이트를 수정으로부터의 발진 전압으로 구동하는 단계;
인버터 출력 신호를 형성하도록 제1 인버터에서 상기 발진 전압을 반전시키는 단계; 및
발진 출력 신호를 형성하도록 제2 인버터에서 상기 인버터 출력 신호를 반전시키는 단계를 포함하는,
출력 신호를 발진시키는 방법.
제12 항에 있어서,
제2 트랜지스터에서 상기 전류원으로부터 전류를 생성하는 단계; 및
상기 수정으로부터 제2 디커플링 커패시터를 통해 상기 제2 트랜지스터의 게이트에 상기 발진 전압을 결합하는 단계를 더 포함하는,
출력 신호를 발진시키는 방법.