CN114337545B - 一种振荡器加速电路、芯片及电子装置 - Google Patents

一种振荡器加速电路、芯片及电子装置 Download PDF

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Abstract

一种振荡器加速电路，用来加速振荡器的起振，所述振荡器具有输入端与输出端。振荡器加速电路包括反向放大器、反馈电阻器及加速电路；所述反向放大器具有输入端及输出端对应地耦接所述振荡器的所述输入端所述输出端。所述反馈电阻器耦接在所述振荡器的所述输入端及所述输出端之间，所述加速电路耦接在所述振荡器的所述输入端及所述输出端之间。所述加速电路用来提供系统函数，所述系统函数和并联连接之电阻器及电容器所提供的系统函数相同；其中，所述电阻器的电阻值小于零。

Description

一种振荡器加速电路、芯片及电子装置
技术领域
本创作是有关一种应用于振荡器的电路，尤指一种振荡器加速电路、芯片及电子装置。
背景技术
电路系统中通常需要晶振来提供精准的时钟，晶振时钟相比较其他时钟振荡电路，比如RC张弛振荡器，拥有卓越的时钟稳定性以及低时钟抖动等性能，它通常用来作为倍频时钟或者频率合成的时钟源头。但是晶体振荡器起振时间比较长，比如MHz级别的晶体振荡器，其起振时间通常是毫秒量级，而KHz级别的起振时间通常是秒量级，因此在某些需要快速唤醒晶振的情景下，比如用于蓝牙中，需要额外地加入快速启动电路用于加速晶体振荡器的起振过程。
发明内容
本创作提供一种振荡器加速电路，用于加速晶体振荡器起振过程的加速电路。
本创作提供一种振荡器加速电路，用来加速振荡器的起振。所述振荡器具有输入端与输出端，所述电振荡器加速电路路包括反向放大器、反馈电阻器及加速电路。反向放大器具有输入端及输出端对应地耦接所述振荡器的所述输入端所述输出端，反馈电阻器耦接在所述振荡器的所述输入端及所述输出端之间。加速电路耦接在所述振荡器的所述输入端及所述输出端之间，其中所述加速电路用来提供系统函数，所述系统函数和并联连接之电阻器及电容器所提供的系统函数相同，其中所述电阻器的电阻值小于零。
在一些实施例中，所述加速电路包括第一N型晶体管、第二N型晶体管、第一电容器、第二电容器及第三电容器；所述第一N型晶体管的漏极耦接第一参考电压，所述第一N型晶体管的源极耦接第二参考电压，其中所述第一参考电压高于所述第二参考电压。所述第二N型晶体管的漏极耦接所述第一参考电压，所述第二N型晶体管的源极耦接所述第二参考电压，所述第二N型晶体管之栅极耦接于所述第一N型晶体管之漏极，所述第一N型晶体管之栅极耦接于所述第二N型晶体管之漏极。第一电容器耦接于所述第一N型晶体管之漏极和所述振荡器的所述输入端之间；第二电容器耦接于所述第二N型晶体管之漏极和所述振荡器的所述输出端之间。第三电容器耦接于所述第一N型晶体管之源极和所述第二N型晶体管之源极之间。
在一些实施例中，所述加速电路更包括第一电流源及一第二电流源；第一电流源耦接于所述第一N型晶体管的漏极和所述第一参考电压之间，第二电流源耦接于所述第二N型晶体管的漏级和所述第一参考电压之间。
在一些实施例中，所述第一电流源提供的电流值等于所述第二电流源提供的电流值。
在一些实施例中，所述加速电路更包括第三N型晶体管、第四N型晶体管及第五N型晶体管及第三电流源；所述第三N型晶体管的漏极耦接于自身的栅极，所述第三N型晶体管的源极耦接所述第二参考电压。所述第四N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第四N型晶体管的漏极耦接所述第一N型晶体管的源极，所述第四N型晶体管的源极耦接所述第二参考电压。所述第五N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第五N型晶体管的漏极耦接所述第二N型晶体管的源极，所述第五N型晶体管的源极耦接所述第二参考电压。第三电流源耦接于所述第三N型晶体管的漏极和所述第一参考电压之间。
在一些实施例中，所述加速电路更包括第四电流源及第五电流源；所述第四电流源耦接于所述第一N型晶体管的源极和所述第二参考电压之间，第五电流源耦接于所述第二N型晶体管的源极和所述第二参考电压之间。
在一些实施例中，所述加速电路更包括第一电阻器及第二电阻器，第一电阻器耦接于所述第一N型晶体管的漏极和所述第一参考电压之间，第二电阻器耦接于所述第二N型晶体管的漏级和所述第一参考电压之间。
在一些实施例中，所述第一电阻器的电阻值等于所述第二电阻器的电阻值。
在一些实施例中，所述加速电路更包括第三N型晶体管、第四N型晶体管及第五N型晶体管及定电流源；所述第三N型晶体管的漏极耦接于自身的栅极，所述第三N型晶体管的源极耦接所述第二参考电压。所述第四N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第四N型晶体管的漏极耦接所述第一N型晶体管的源极，所述第四N型晶体管的源极耦接所述第二参考电压。所述第五N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第五N型晶体管的漏极耦接所述第二N型晶体管的源极，所述第五N型晶体管的源极耦接所述第二参考电压。所述定电流源耦接于所述第三N型晶体管的漏极和所述第一参考电压之间。
在一些实施例中，所述加速电路更包括第四电流源及第五电流源；所述第四电流源耦接在所述第一N型晶体管的源极和所述第二参考电压之间，所述第五电流源耦接在所述第二N型晶体管的源极和所述第二参考电压之间。
在一些实施例中，所述加速电路包括第一P型晶体管、第二P型晶体管、第一电容器、第二电容器及第三电容器；所述第一P型晶体管的源极耦接第一参考电压，所述第一P型晶体管的漏极耦接第二参考电压，其中所述第一参考电压高于所述第二参考电压。所述第二P型晶体管的源极耦接所述第一参考电压，所述第一P型晶体管的漏极耦接所述第二参考电压，所述第二P型晶体管之栅极耦接于所述第一P型晶体管之漏极，所述第一P型晶体管之一栅极耦接于所述第二P型晶体管之漏极。所述第一电容器耦接于所述第一P型晶体管之漏极和所述振荡器的所述输入端之间，所述第二电容器耦接于所述第二P型晶体管之漏极和所述振荡器的所述输出端之间，所述第三电容器耦接于所述第一P型晶体管之源极和所述第二P型晶体管之源极之间。
在一些实施例中，所述加速电路更包括第一电流源及第二电流源；所述第一电流源耦接于所述第一P型晶体管的漏极和所述第二参考电压之间，所述第二电流源耦接于所述第二P型晶体管的漏级和所述第二参考电压之间。
在一些实施例中，所述第一电流源提供的电流值等于所述第二电流源提供的电流值。
在一些实施例中，所述加速电路更包括第三P型晶体管、第四P型晶体管及第五P型晶体管及第三电流源；所述第三P型晶体管的源极耦接自身的栅极，所述第三P型晶体管的漏极耦接所述第二参考电压。所述第四P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第四P型晶体管的漏极耦接所第一P型晶体管的源极，所述第四P型晶体管的源极耦接所述第一参考电压。所述第五P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第五P型晶体管的漏极耦接所述第二P型晶体管的源极，所述第五P型晶体管的源极耦接所述第一参考电压。第三电流源耦接于第三P型晶体管的漏极和所述第二参考电压之间。
在一些实施例中，所述加速电路更包括第四电流源及第五电流源；所述第四电流源耦接于所述第一P型晶体管的源极和所述第一参考电压之间，所述第五电流源耦接于所述第二P型晶体管的源极和所述第一参考电压之间。
在一些实施例中，所述加速电路更包括第一电阻器及第二电阻器，第一电阻器耦接于所述第一P型晶体管的漏极和所述第二参考电压之间，第二电阻器耦接于所述第二P型晶体管的漏级和所述第二参考电压之间。
在一些实施例中，所述第一电阻器的电阻值等于所述第二电阻器的电阻值。
在一些实施例中，所述加速电路更包括第三P型晶体管、第四P型晶体管、第五P型晶体管及定电流源；所述第三P型晶体管的漏极耦接于自身的栅极，所述第三P型晶体管的源极耦接所述第一参考电压。所述第四P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第四P型晶体管的漏极耦接所述第一P型晶体管的源极，所述第四P型晶体管的源极耦接所述第一参考电压。所述第五P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第五P型晶体管的漏极耦接所述第二P型晶体管的源极，所述第五P型晶体管的源极耦接所述第一参考电压。所述定电流源耦接于所述第三P型晶体管的漏极和所述第二参考电压之间。
在一些实施例中所述，加速电路更包括第四电流源及第五电流源，所述第四电流源耦接在所述第一参考电压和所述第一P型晶体管的源极之间，所述第五电流源耦接在所述第一参考电压和所述第二P型晶体管的源极之间。
在一些实施例中，当所述振荡器操作在低频时，所述电容器的电容值大于零，当所述振荡器操作在中频时，所述电容器的电容值小于零。
在一些实施例中，振荡器加速电路更包括计数器，耦接于所述振荡器的所述输出端及所述加速电路之间，所述计数器根据所述振荡器产生的振荡信号控制所述加速电路。本发明另提供一种芯片，包含前述的振荡器加速电路。
本创作提供一种电子装置，包含前述的芯片及耦接到所述芯片的所述振荡器。
本创作的振荡器加速电路，可以有效地让晶振快速地建立并达到稳定，从而缩短晶振的起振时间。
附图说明
下文实施方式将参照随附图式，以下将简单说明随附图式。
图1为本揭露的振荡信号产生电路的实施例的电路图。
图2为图1的振荡器的等效电路图。
图3为图1的振荡信号产生电路中的加速电路的第一实施例的电路图。
图4a为图3所示的第一N型晶体管、第二N型晶体管、第四N型晶体管、第五N型晶体管及第三电容器的阻抗分析图。
图4b为图3所示的第一N型晶体管、第二N型晶体管、第四N型晶体管第五N型晶体管、第一电容器、第二电容器及第三电容器的等效电路。
图4c为图4b的等效电路。
图5为图1的振荡信号产生电路中的加速电路的第二实施例的电路图。
图6为图1的振荡信号产生电路中的加速电路的第三实施例的电路图。
图7为图1的振荡信号产生电路中的加速电路的第四实施例的电路图。
图8为图1的振荡信号产生电路中的加速电路的第五实施例的电路图。
图9为图1的振荡信号产生电路中的加速电路的第六实施例的电路图。
图10为图1的振荡信号产生电路中的加速电路的第七实施例的电路图。
图11为图1的振荡信号产生电路中的加速电路的第八实施例的电路图。
具体实施方式
本揭露提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例而言，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其他不同实施例，其中第一特征与第二特征中间另有其他特征，以致于第一特征与第二特征并不直接接触。此外，本揭露中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。再者，在以下描述中，「耦接」不仅表示组件直接彼此耦接，而且表示组件彼此耦接且另一组件插入在其间。
图1绘示本揭露振荡信号产生电路的实施例的电路图。请参照图1，振荡信号产生电路10包括振荡器100及振荡器加速电路200；振荡器100具有输入端XI和输出端XO，振荡器加速电路200耦接在振荡器100的输入端XI和输出端XO之间，用于让晶振快速地建立并达到稳定，从而缩短晶振的起振时间。在一些实施例中，振荡器100可以石英晶体实现。图2绘示本发明振荡器的等效电路图。请参照图2，振荡器100可包括电容器Cm和Cshunt、电感器Lm和电阻器Rm；电感器Lm、电阻器Rm和电容器Cm串联连接后再与电容器Cshunt并联连接，且电感器Lm与电容器Cshunt耦接的一端作为振荡器100的输入端XI，电容器Cm和Cshunt耦接的一端作为振荡器100的输出端XO。
复参照图1，振荡信号产生电路200包括反向放大器202、反馈电阻器204及加速电路206。反向放大器202的输入端耦接于振荡器100的输入端XI，反向放大器202的输出端耦接于振荡器100的输出端XO，用于为晶体起振提供能量；反向放大器202的增益的为负值，且反向放大器202的增益的绝对值大于1，可让振荡器100生成之信号放大。由主信号输出端XO_CLK输出振荡信号作为例如外部电路所使用的时钟信号(clock pluse)；在一些实施例中，振荡器100可生成正弦波。反馈电阻器204耦接在振荡器100的输入端XI和输出端XO之间。加速电路206耦接在振荡器100的输入端XI及输出端XO之间；换言之，加速电路206并联在反向放大器402两端。加速电路206用来提供系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。加速电路206能够为振荡器100提供额外的驱动能力，用以加快起振过程。
振荡器加速电路200更包括计数器208和缓冲器210；缓冲器210耦接在反向放大器202的输出端和主信号输出端XO_CLK之间。计数器208耦接在缓冲器210的输出端；计数器208通过对传递至主信号输出端XO_CLK的振荡信号的数量进行周期计数，并在判定振荡器100进入稳定状态时关闭加速电路200；藉此，可以避免加速电路200带来的额外损耗以及负电容引起振荡器100的振荡频率发生偏移。缓冲器210可例如为方波缓冲器的脉冲波产生器。其中当振荡器100输出的正弦波的电平大于缓冲器210的阈值时，方波可具有一第一状态(高电平状态)；当振荡器100提供的正弦波的电平小于缓冲器210的阈值时，方波可以具有第二状态(低电平状态)。在一些实施例中，缓冲器210产生的脉冲波可以是具有等于50%的占空比的矩形波，例如方波。在一些实施例中，由缓冲器210产生的脉冲波可以是占空比不是50%的矩形波。
振荡器加速电路200还可以包括第一负载电容器CL1和第二负载电容器CL2；第一负载电容器CL1耦接振荡器100的输入端XI，第二负载电容器CL2耦接振荡器100的输出端XO。调节第一负载电容器CL1和第二负载电容器CL2可用于减小图2所示并联谐振电路中的电容器Cshunt以及走线电容对谐振频率的影响，提高振荡频率的精确度。图3为图1的振荡信号产生电路10中的加速电路206的第一实施例的电路图。如前所述，图3的加速电路用来提供所述系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。请参照图3，加速电路206可包括第一N型晶体管Mn1、第二N型晶体管Mn2、第一电容器C1、第二电容器C2及第三电容器Cx。第一N型晶体管Mn1、第二N型晶体管Mn2形成交互耦合对，并与第三电容器Cx配合提供加速电路206所需的负阻抗(negative impedance)，以缩短振荡器100的起振时间；在一些实施例中，第一N型晶体管Mn1和第二N型晶体管Mn2具有相同几何尺寸(沟道宽度、沟道长度)和电气特性。更具体言之，第一N型晶体管Mn1的漏极耦接第一参考电压VDD，源极耦接第二参考电压GND，其中第一参考电压VDD高于第二参考电压GND。第二N型晶体管Mn2的漏极耦接第一参考电压VDD，源极耦接于第二参考电压GND；第二N型晶体管Mn2的栅极耦接于第一N型晶体管Mn1的漏极，且第二N型晶体管Mn2的漏极耦接于第一N型晶体管Mn1的栅极。第三电容器Cx耦接于第一N型晶体管Mn1的源极和第二N型晶体管Mn2的源极之间。
第一电容器C1耦接于第一N型晶体管Mn1之漏极和振荡器100(如图1所示)的输入端X1之间，第二电容器C2耦接于第二N型晶体管Mn2的漏极和振荡器100的输出端XO(如图1所示)之间；在一些实施例中，第一电容器C1和第二电容器C2具备相同的电容值。第一电容器C1和第二电容器C2的电容值分别小于第一负载电容器CL1和第二负载电容器CL2的电容值。第一电容器C1和第二电容器C2具备隔离直流电的功能，以避免对其他电路的直流偏置点造成影响。
加速电路206还可包括第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5、第一电流源I1、第二电流源I2及第三电流源I3。第三N型晶体管Mn3、第四N型晶体管Mn4和第五N型晶体管Mn5和第三电流源I3构成电流镜，且第四N型晶体管Mn4和第五N型晶体管Mn5具有相同的几何尺寸(沟道宽度、沟道长度)和电气参数。第三N型晶体管Mn3的漏极除了耦接于自身的栅极，还通过第三电流源I3耦接于第一参考电压VDD；第三N型晶体管Mn3的源极接地。第四N型晶体管Mn4的漏极耦接于第一N型晶体管Mn1的源极，第四N型晶体管Mn4的栅极耦接于第三N型晶体管Mn3的栅极；第四N型晶体管Mn4的源极接地。第五N型晶体管Mn5的漏极耦接于第二N型晶体管Mn2的源极，第五N型晶体管Mn5的栅极耦接于第三N型晶体管Mn3的栅极；第五N型晶体管Mn5的源极接地。第一电流源I1跨接在第一参考电压VDD和第一N型晶体管Mn1的漏极之间，第二电流源I2跨接在第一参考电压VDD和第二N型晶体管Mn2的漏极之间。在一些实施例中，第一电流源I1所提供的电流值等于第二电流源I2提供的电流值，以降低电路设计复杂度。在一些实施例中，第一电流源I1与第三电流源I3的电流比值等于第四N型晶体管Mn4与第三N型晶体管Mn3的几何尺寸(沟道宽度、沟道长度)比值；类似地，第二电流源I2与第三电流源I3的电流比值等于第五N型晶体管Mn5与第三N型晶体管Mn3的几何尺寸(沟道宽度、沟道长度)比值。
图4a为图3所示的第一N型晶体管Mn1、第二N型晶体管Mn2、第四N型晶体管Mn4、第五N型晶体管Mn5及第三电容器Cx的阻抗分析图，图4b为图3所示的第一N型晶体管Mn1、第二N型晶体管Mn2、第四N型晶体管Mn4、第五N型晶体管Mn5、第一电容器、第二电容器及第三电容器Cx的等效电路，图4c为图4b的等效电路。请参照图3及图4a至图4c；如前所述地，第一N型晶体管Mn1和第二N型晶体管Mn2具有相同几何尺寸和电气特性，第四N型晶体管Mn4和第五N型晶体管Mn5具有相同的几何尺寸和电气参数，以及第一电流源I1所提供的电流值等于第二电流源I2提供的电流值，这使得第一电流I1通过的路径相同于第二电流I2通过的路径，因此，以下关于第一N型晶体管Mn1、第二N型晶体管Mn2、第四N型晶体管Mn4及第五N型晶体管Mn5的阻抗特性分析只考虑一条电流支路(例如第一电流I1支路)上阻抗，因此图4a仅绘示第四N型晶体管Mn4的漏极耦接于第一N型晶体管Mn1的源极，且第三电容器Cx调整为电容器2Cx，电容器2Cx的一端耦接于第四N型晶体管Mn4的漏极和第一N型晶体管Mn1的源极。图4a所示节点VO1对地的阻抗Z1可表示如下:
Figure 82989DEST_PATH_IMAGE001
Figure 328025DEST_PATH_IMAGE002
其中Z为图4a所示之第四N型晶体管Mn4的输出电阻器ro4与电容器2Cx的并联阻 抗，gm1为第一N型晶体管Mn1的转导(transconductance)，ro1为第一N型晶体管Mn1的输出 电阻器，且
Figure 701238DEST_PATH_IMAGE003
，第一电流源I1的输出阻抗无穷大，可以忽略，因此节点VO1的阻抗 为
Figure 565289DEST_PATH_IMAGE004
。
振荡器100的主要工作频率处于中低频(即振荡频率为几万赫兹至几千万赫兹)；当工作频率处于低频时，第三电容器Cx的阻抗相远大于第四N型晶体管Mn4的输出电阻器ro4和第五N型晶体管Mn5的输出电阻器ro5，故阻抗Z1可以下式表示之:
Figure 973136DEST_PATH_IMAGE005
因此，节点VO1和VO2间的等效阻抗可表示为:
Figure 998861DEST_PATH_IMAGE006
当然，节点VO1和VO2间的等效阻抗可表示为:
Figure 360835DEST_PATH_IMAGE007
因此，振荡器100的输入端XI和输出端XO之间的等效阻抗为：
Figure 28576DEST_PATH_IMAGE008
Figure 25351DEST_PATH_IMAGE009
为必要条件。
或者，振荡器100的输入端XI和输出端XO之间的等效阻抗为：
Figure 612190DEST_PATH_IMAGE010
Figure 835361DEST_PATH_IMAGE011
为必要条件，gm2为第二N型晶体管Mn2的转导。
当工作频率处于中频(比如1M~48M频段内)时，第三电容器Cx的阻抗远小于第四N型晶体管Mn4的输出电阻器ro4和第五N型晶体管Mn5的输出电阻器ro5的电阻值，因此阻抗Z1可以下式表示之:
Figure 165848DEST_PATH_IMAGE012
，
Figure 158075DEST_PATH_IMAGE013
，f为振荡频率
则节点V01和V02之间的等效阻抗可表示为:
Figure 682860DEST_PATH_IMAGE014
或可表示为:
Figure 393327DEST_PATH_IMAGE015
从而振荡器100的输入端XI和输出端XO之间的等效阻抗为：
Figure 996346DEST_PATH_IMAGE016
Figure 108659DEST_PATH_IMAGE017
Figure 37301DEST_PATH_IMAGE018
振荡器100的输入端XI和输出端XO之间的等效阻抗也表示为：
Figure 235064DEST_PATH_IMAGE019
Figure 907354DEST_PATH_IMAGE020
Figure 874173DEST_PATH_IMAGE021
由此可知，通过调节图3所示之第一电容器C1和第二电容器C2的大小，可以放大加速电路206的负电容值(negative capacitance)，甚至起到电容值倍增的目的，最大程度的降低负载电容值。当以集成电路实现加速电路206时，因第一电容器C1和第二电容器C2提供之电容倍增效果允许采用电容值较小的第三电容器Cx，从而降低芯片占用面积。
将Cs、Rs串联支路转换为并联支路，便可得到图1中的加速电路206的型态，即并联的Rp、Cp，其中
Figure 729041DEST_PATH_IMAGE022
Figure 148521DEST_PATH_IMAGE023
其中
Figure 358922DEST_PATH_IMAGE024
,ω为角频率(2πf)；鉴于晶振的工作频率通常在中低频， 有
Figure 304882DEST_PATH_IMAGE025
，所以有
Figure 716272DEST_PATH_IMAGE026
总言之，当晶振工作在低频下，加速电路206能提供一个负电阻以及一个正电容。负电阻能为振荡器100的起振提供更大的驱动能力，而正电容则会加大振荡器100的负载，因此在此应用场景中需要尽可能降低第一电容器C1和第二电容器C2的电容值，避免影响起振速度。在一些实施例中，第一电容器C1和第二电容器C2的电容值是pF级别。当振荡器100工作在中频段，加速电路206则提供一个负电阻值以及一个负电容值，降低振荡器100两端的负载电容值，从而进一步缩短起振时间。
应注意的是，本申请的加速电路206仅为示意用途，实际上可以对加速电路206进行变化，并得到实质相同的效果。举例来说，在某些实施例中，可以改变加速电路206中的晶体管的极性，并对应地调整电路；在某些实施例中，可以改变加速电路206的电流源的配置方式。以下列举三个不同的实施例做为说明之用。
图5为图1的振荡信号产生电路中的加速电路的第二实施例的电路图。请参阅图3及图5；如前所述，图5的加速电路用来提供所述系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。在图3中，加速电路206以第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5及第三电流源I3构成电流镜以提供在第一N型晶体管Mn1源极的电流I4及第二N型晶体管Mn2源极的电流I5。为了有效地缩减电路体积及降低成本，可直接于第一N型晶体管Mn1源极和第二N型晶体管Mn2的源极分别设置第四电流源Ia和第五电流源Ib提供电流I4和I5。图6为图1的振荡信号产生电路中的加速电路的第三实施例的电路图。如前所述，图6的加速电路用来提供所述系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。请参照图5，加速电路206可包括第一P型晶体管Mp1、第二P型晶体管Mp2、第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5、第一电容器C1、第二电容器C2、第三电容器Cx、第一电流源I1及第二电流源I2。第一P型晶体管Mp1、第二P型晶体管Mp2形成交互耦合对，并与第三电容器Cx配合提供加速电路206所需的负阻抗。详言之，第一P型晶体管Mp1的漏极通过第一电流源I1耦接第二参考电压GND，栅极通过第二电流源I2耦接第二参考电压GND。第二P型晶体管Mp2的漏极耦接于第一P型晶体管Mp1的栅极，且第二P型晶体管Mp2的栅极耦接于第一P型晶体管Mp1的漏极。在一些实施例中，第一P型晶体管Mp1和第二P型晶体管Mp2具有相同几何尺寸(沟道宽度、沟道长度)和电气特性，并且第一参考电压VDD高于第二参考电压GND。第三电容器Cx耦接于第一P型晶体管Mp1的源极和第二P型晶体管Mp2的源极之间。
第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5和第三电流源I3构成电流镜；其中，第四P型晶体管Mp4和第五P型晶体管Mp5具有相同的几何尺寸和电气参数。以下详细说明第三至第五P型晶体管Mp3-Mp5的耦接方式。第三P型晶体管Mp3、第四P型晶体管Mp4和第五P型晶体管Mp5的源极分别耦接至第一参考电压VDD；第三P型晶体管Mp3的栅极耦接至其漏极，漏极则通过第三电流源I3耦接于第二参考电压GND。第四P型晶体管Mp4的栅极耦接于第三P型晶体管Mp3的栅极，第四P型晶体管Mp4漏极耦接于第一P型晶体管Mp1的源极。第五P型晶体管Mp5的栅极耦接于第三P型晶体管Mp3的栅极，第五P型晶体管Mp5的漏极耦接于第二P型晶体管Mp2的源极。由第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5和第三电流源I3构成电流镜可改由配置在第一P型晶体管Mp1源极的第四电流源Ia和配置在第二P型晶体管Mp2源极的第五电流源Ib实现之，如图7所示。
复参阅图6，第一电容器C1耦接于第一P型晶体管Mp1之漏极和振荡器100(如图1所示)的输入端X1之间，第二电容器C2耦接于第二P型晶体管Mp2的漏极和振荡器100的输出端XO(如图1所示)之间；在一些实施例中，第一电容器C1和第二电容器C2具备相同的电容值。第一电容器C1和第二电容器C2除了具备隔离直流电的功能，还能进一步地放大加速电路206的负电容值。
图8为图1的振荡信号产生电路中的加速电路的第五实施例的电路图。如前所述，图8的加速电路用来提供所述系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。请参照图8，加速电路206可包括第一N型晶体管Mn1、第二N型晶体管Mn2、第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5、第一电容器C1、第二电容器C2、第三电容器Cx、定电流源I、第一电阻器R1和第二电阻器R2。第一N型晶体管Mn1的漏极通过第一电阻器R1耦接第一参考电压VDD，栅极通过第二电阻器R2耦接第一参考电压VDD；其中，第一参考电压VDD高于第二参考电压GND。第二N型晶体管Mn2的漏极耦接于第一N型晶体管Mn1的栅极，第二N型晶体管Mn2的栅极耦接于第一N型晶体管Mn1的漏极。第一电阻器R1和第二电阻器R2具有相同的电阻值。在一些实施例中，第一N型晶体管Mn1和第二N型晶体管Mn2具有相同几何尺寸(沟道宽度、沟道长度)和电气特性。第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5和定电流源I构成电流镜。更具体言之，第三N型晶体管Mn3的漏极除了耦接于自身的栅极，还通过定电流源I耦接至第一参考电压VDD；第三N型晶体管Mn3、第四N型晶体管Mn4和第五N型晶体管Mn5的源级分别耦接至第二参考电压GND。第四N型晶体管Mn4和第五N型晶体管Mn5的栅极分别耦接于第三N型晶体管Mn3的栅极，第四N型晶体管Mn4漏极耦接于第一N型晶体管Mn1的源极，第五N型晶体管Mn5的漏极耦接于第二N型晶体管Mn2的源极；其中，第四N型晶体管Mn4和第五N型晶体管Mn5可具有相同的几何尺寸和电气参数。简言之，加速电路206以第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5及定电流源I构成电流镜以提供在第一N型晶体管Mn1源极的电流I4及第二N型晶体管Mn2源极的电流I5。请参照图3及图8，图8所示内容以第一电阻器R1和第二电阻器R2取代图3中的第一电流源I1和第二电流源I2，可摆脱第二电流源I2的电流值须等于第一电流源I1的电流值，以及电流I4和I5同时等于第一电流源I1的电流值的约束，在阻值的选取上会更灵活。在理想情况下，第一电流源I1和第二电流源I2的内阻为无穷大；因此，以第一电阻器R1和第二电阻器R2取代第一电流源I1和第二电流源I2虽然能够有效地降低电路配置成本，但会减小等效的负阻抗，从而使得加速电路206对加速晶振起振的效果没那么显着。
此外，由第三N型晶体管Mn3、第四N型晶体管Mn4、第五N型晶体管Mn5和定电流源I构成电流镜可改由配置在第一N型晶体管Mn1源极的第四电流源Ia和配置在第二N型晶体管Mn2源极的第五电流源Ib实现之，如图9所示。
复参阅图8，第一电容器C1耦接于第一N型晶体管Mn1之漏极和振荡器100(如图1所示)的输入端X1之间，第二电容器C2耦接于第二N型晶体管Mn2的漏极和振荡器100的输出端XO(如图1所示)之间；在一些实施例中，第一电容器C1和第二电容器C2具备相同的电容值。第一电容器C1和第二电容器C2除了具备隔离直流电的功能，还能进一步地放大加速电路206的负电容值。第三电容器Cx耦接于第一N型晶体管Mn1的源极和第二N型晶体管Mn2的源极之间，并与第一N型晶体管Mn1、第二N型晶体管Mn2共同形成之交互耦合对配合提供加速电路206所需的负阻抗。
图10为图1的振荡信号产生电路中的加速电路的第七实施例的电路图。如前所述，图10的加速电路用来提供所述系统函数，所述系统函数和并联连接之电阻器Rp及电容器Cp所提供的系统函数相同；其中，电阻器Rp的电阻值小于零。请参照图10，加速电路206耦接在一第一参考电压VDD和第二参考电压GND之间，并可包括第一P型晶体管Mp1、第二P型晶体管Mp2、第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5、第一电容器C1、第二电容器C2、第三电容器Cx、电流源I、第一电阻器R1及第二电阻器R2。如图7所示，第一P型晶体管Mp1的漏极通过第一电阻器R1连接至第二参考电压GND，第一P型晶体管Mp1的栅极通过第二电阻器R2连接至第二参考电压GND；其中，第一参考电压VDD高于第二参考电压GND。第二P型晶体管Mp2的栅极耦接于第一P型晶体管Mp1的漏极，第二P型晶体管Mp2的漏极耦接于第一P型晶体管Mp1的栅极；第一电阻器R1的电阻值等于第二电阻器R2的电阻值。在一些实施例中，第一P型晶体管Mp1和第二P型晶体管Mp2具有相同几何尺寸(沟道宽度、沟道长度)和电气特性。
第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5和定电流源3构成电流镜。更具体言之，第三P型晶体管Mp3的漏极除了耦接于自身的栅极外，还通过定电流源I耦接至第二参考电压GND；第三P型晶体管Mp3、第四P型晶体管Mp4和第五P型晶体管Mp5的源级分别耦接至第一参考电压VDD。第四P型晶体管Mp4和第五P型晶体管Mp5的栅极分别耦接于第三P型晶体管Mp3的栅极，第四P型晶体管Mp4漏极耦接于第一P型晶体管Mp1的源极，第五P型晶体管Mp5的漏极耦接于第二P型晶体管Mp2的源极；其中，第四P型晶体管Mp4和第五P型晶体管Mp5可具有相同的几何尺寸和电气参数。由第三P型晶体管Mp3、第四P型晶体管Mp4、第五P型晶体管Mp5和定电流源I构成电流镜可改由配置在第一P型晶体管Mp1源极的第四电流源Ia和配置在第二P型晶体管Mp2源极的第五电流源Ib实现之，如图11所示。
复参阅图10，第一电容器C1耦接于第一P型晶体管Mp1之漏极和振荡器100(如图1所示)的输入端X1之间，第二电容器C2耦接于第二P型晶体管Mp2的漏极和振荡器100的输出端XO(如图1所示)之间；在一些实施例中，第一电容器C1和第二电容器C2具备相同的电容值。第三电容器Cx耦接于第一P型晶体管Mp1的源极和第二P型晶体管Mp2的源极之间，并与第一P型晶体管Mp1、第二P型晶体管Mp2共同形成之交互耦合对配合提供加速电路206所需的负阻抗；第一电容器C1和第二电容器C2除了具备隔离直流电的功能，还能进一步地放大加速电路206的负电容值。
上文的叙述简要地提出了本发明某些实施例的特征，而使得本发明所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本发明所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容为基础，来设计或更动其他制程与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本发明所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于揭示内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离揭示内容的精神与范围。

Claims (22)

1.一种振荡器加速电路，用来加速振荡器的起振，所述振荡器具有输入端与输出端，所述振荡器加速电路包括：
反向放大器，具有输入端及输出端对应地耦接所述振荡器的所述输入端和所述输出端；
反馈电阻器，耦接在所述振荡器的所述输入端及所述输出端之间；
加速电路，耦接在所述振荡器的所述输入端及所述输出端之间，其中所述加速电路用来提供系统函数，所述系统函数和并联连接之电阻器及电容器所提供的系统函数相同，其中所述电阻器的电阻值小于零，且当所述振荡器操作在中频时，所述电容器的电容值小于零；以及
计数器，耦接于所述振荡器的所述输出端及所述加速电路之间，所述计数器根据所述振荡器产生的振荡信号控制所述加速电路，并在判定所述振荡器进入稳定状态时关闭所述加速电路。
2.如权利要求1所述的振荡器加速电路，其中所述加速电路包括：
第一N型晶体管，所述第一N型晶体管的漏极耦接第一参考电压，所述第一N型晶体管的源极耦接第二参考电压，其中所述第一参考电压高于所述第二参考电压；
第二N型晶体管，所述第二N型晶体管的漏极耦接所述第一参考电压，所述第二N型晶体管的源极耦接所述第二参考电压，所述第二N型晶体管之一栅极耦接于所述第一N型晶体管之漏极，所述第一N型晶体管之一栅极耦接于所述第二N型晶体管之漏极；
第一电容器，耦接于所述第一N型晶体管之漏极和所述振荡器的所述输入端之间；
第二电容器，耦接于所述第二N型晶体管之漏极和所述振荡器的所述输出端之间；以及
第三电容器，耦接于所述第一N型晶体管之源极和所述第二N型晶体管之源极之间。
3.如权利要求2所述的振荡器加速电路，其中所述加速电路更包括：
第一电流源，耦接于所述第一N型晶体管的漏极和所述第一参考电压之间；以及
第二电流源，耦接于所述第二N型晶体管的漏极 和所述第一参考电压之间。
4.如权利要求3所述的振荡器加速电路，其中所述第一电流源提供的电流值等于所述第二电流源提供的电流值。
5.如权利要求3所述的振荡器加速电路，其中所述加速电路更包括：
第三N型晶体管，所述第三N型晶体管的漏极耦接于自身的栅极，所述第三N型晶体管的源极耦接所述第二参考电压；
第四N型晶体管，所述第四N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第四N型晶体管的漏极耦接所述第一N型晶体管的源极，所述第四N型晶体管的源极耦接所述第二参考电压；
第五N型晶体管，所述第五N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第五N型晶体管的漏极耦接所述第二N型晶体管的源极，所述第五N型晶体管的源极耦接所述第二参考电压；以及
第三电流源，耦接于所述第三N型晶体管的漏极和所述第一参考电压之间。
6.如权利要求3所述的振荡器加速电路，其中所述加速电路更包括：
第四电流源，耦接于所述第一N型晶体管的源极和所述第二参考电压之间；以及
第五电流源，耦接于所述第二N型晶体管的源极和所述第二参考电压之间。
7.如权利要求2所述的振荡器加速电路，其中所述加速电路更包括：
第一电阻器，耦接于所述第一N型晶体管的漏极和所述第一参考电压之间；以及
第二电阻器，耦接于所述第二N型晶体管的漏极 和所述第一参考电压之间。
8.如权利要求7所述的振荡器加速电路，其中所述第一电阻器的电阻值等于所述第二电阻器的电阻值。
9.如权利要求7所述的振荡器加速电路，其中所述加速电路更包括：
第三N型晶体管，所述第三N型晶体管的漏极耦接于自身的栅极，所述第三N型晶体管的源极耦接所述第二参考电压；
第四N型晶体管，所述第四N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第四N型晶体管的漏极耦接所述第一N型晶体管的源极，所述第四N型晶体管的源极耦接所述第二参考电压；
第五N型晶体管，所述第五N型晶体管的栅极耦接所述第三N型晶体管的栅极，所述第五N型晶体管的漏极耦接所述第二N型晶体管的源极，所述第五N型晶体管的源极耦接所述第二参考电压；以及
定电流源，耦接于所述第三N型晶体管的漏极和所述第一参考电压之间。
10.如权利要求7所述的振荡器加速电路，其中所述加速电路更包括：
第四电流源，耦接于所述第一N型晶体管的源极和所述第二参考电压之间；以及
第五电流源，耦接于所述第二N型晶体管的源极和所述第二参考电压之间。
11.如权利要求1所述的振荡器加速电路，其中所述加速电路包括：
第一P型晶体管，所述第一P型晶体管的源极耦接第一参考电压，所述第一P型晶体管的漏极耦接第二参考电压，其中所述第一参考电压高于所述第二参考电压；
第二P型晶体管，所述第二P型晶体管的源极耦接所述第一参考电压，所述第一P型晶体管的漏极耦接所述第二参考电压，所述第二P型晶体管之栅极耦接于所述第一P型晶体管之漏极，所述第一P型晶体管之一栅极耦接于所述第二P型晶体管之漏极；
第一电容器，耦接于所述第一P型晶体管之漏极和所述振荡器的所述输入端之间；
第二电容器，耦接于所述第二P型晶体管之漏极和所述振荡器的所述输出端之间；以及
第三电容器，耦接于所述第一P型晶体管之源极和所述第二P型晶体管之源极之间。
12.如权利要求11所述的振荡器加速电路，其中所述加速电路更包括：
第一电流源，耦接于所述第一P型晶体管的漏极和所述第二参考电压之间；以及
第二电流源，耦接于所述第二P型晶体管的漏极 和所述第二参考电压之间。
13.如权利要求12所述的振荡器加速电路，其中所述第一电流源提供的电流值等于所述第二电流源提供的电流值。
14.如权利要求12所述的振荡器加速电路，其中所述加速电路更包括：
第三P型晶体管，所述第三P型晶体管的源极耦接所述第一参考电压，所述第三P型晶体管的漏极耦接于自身的栅极；
第四P型晶体管，所述第四P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第四P型晶体管的漏极耦接所述第一P型晶体管的源极，所述第四P型晶体管的源极耦接所述第一参考电压；
第五P型晶体管，所述第五P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第五P型晶体管的漏极耦接所述第二P型晶体管的源极，所述第五P型晶体管的源极耦接所述第一参考电压；以及
一第三电流源，耦接于所述第三P型晶体管的漏极和所述第二参考电压之间。
15.如权利要求12所述的振荡器加速电路，其中所述加速电路更包括：
第四电流源，耦接于所述第一P型晶体管的源极和所述第一参考电压之间；以及
第五电流源，耦接于所述第二P型晶体管的源极和所述第一参考电压之间。
16.如权利要求11所述的振荡器加速电路，其中所述加速电路更包括：
第一电阻器，耦接于所述第一P型晶体管的漏极和所述第二参考电压之间；以及
第二电阻器，耦接于所述第二P型晶体管的漏极 和所述第二参考电压之间。
17.如权利要求16所述的振荡器加速电路，其中所述第一电阻器的电阻值等于所述第二电阻器的电阻值。
18.如权利要求16所述的振荡器加速电路，其中所述加速电路更包括：
第三P型晶体管，所述第三P型晶体管的漏极耦接于自身的栅极，所述第三P型晶体管的源极耦接所述第一参考电压；
第四P型晶体管，所述第四P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第四P型晶体管的漏极耦接所述第一P型晶体管的源极，所述第四P型晶体管的源极耦接所述第一参考电压；
第五P型晶体管，所述第五P型晶体管的栅极耦接所述第三P型晶体管的栅极，所述第五P型晶体管的漏极耦接所述第二P型晶体管的源极，所述第五P型晶体管的源极耦接所述第一参考电压；以及
定电流源，耦接于所述第三P型晶体管的漏极和所述第二参考电压之间。
19.如权利要求16所述的振荡器加速电路，其中所述加速电路更包括：
第四电流源，耦接在所述第一参考电压和所述第一P型晶体管的源极之间；以及
第五电流源，耦接在所述第一参考电压和所述第二P型晶体管的源极之间。
20.如权利要求1所述的振荡器加速电路，其中当所述振荡器操作在低频时，所述电容器的电容值大于零。
21.一种芯片，包含：
如权利要求1至20中任一项所述的振荡器加速电路。
22.一种电子装置，包含：
如权利要求21所述的芯片；以及
所述振荡器，耦接到所述芯片。
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