CN110224689B - 起振电路 - Google Patents

Abstract

本发明公开了一种晶振电路，包括：晶振起振电路，晶振起振电路的第一端和第二端连接到无源晶振的两端，且其第一端和第二端之间连接有反馈电阻；分别与晶振起振电路和无源晶振相连的增益控制电路，用于检测无源晶振的振幅，并根据无源晶振的振幅调节晶振起振电路的电流，以使无源晶振的振幅达到预设值；与晶振起振电路相连的直流电压产生电路，用于根据晶振起振电路输出的交流电压信号生成直流电压信号；缓冲电路，缓冲电路的第一输入端与晶振起振电路的输出端相连，缓冲电路的第二输入端与直流电压产生电路的输出端相连，用于根据直流电压信号和交流电压信号进行差分以输出时钟信号。该晶振电路能够在降低功耗的同时，实现晶振的快速起振。

Description

起振电路

技术领域

本发明涉及集成电路领域，具体涉及一种起振电路。

背景技术

石英晶体振荡器是利用石英晶体的压电效应制成的一种谐振器件，由于石英晶体具有非常高的品质因数，因此石英晶体振荡器能够产生频率准确而稳定的振荡波形，广泛用于对振荡频率要求较高的钟表、军工、通信等领域。

随着近年来通信领域中便携式设备的高速发展，对低功耗低成本的集成电路的设计需求日益突出。在晶振电路的多项设计指标中，起振时间尤为重要，特别是一些要求快速提供时钟来完成初始化的集成电路。

相关技术中，电路设计者通常采用提高反相放大器偏置电流的方法来使输入跨导管获取更大的跨导进而提高反相放大器的增益，加快晶振电路的起振时间。但这是以牺牲功耗的方式换取起振时间，并不能解决起振时间与低功耗设计之间的矛盾，特别是在很多要求低功耗的场合，这样的晶振电路并不适合。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的目的在于提出一种晶振电路，以实现在晶振快速启动的同时降低功耗。

为达到上述目的，本发明实施例提出的一种晶振电路，包括：晶振起振电路，所述晶振起振电路的第一端和第二端连接到无源晶振的两端，且所述晶振起振电路的第一端和第二端之间连接有反馈电阻，其中，所述无源晶振的两端分别通过负载电容接地，所述晶振起振电路用于控制所述无源晶振进行起振；增益控制电路，所述增益控制电路分别与所述晶振起振电路和所述无源晶振相连，所述增益控制电路用于检测所述无源晶振的振幅，并根据所述无源晶振的振幅调节所述晶振起振电路的电流，以使所述无源晶振的振幅达到预设值；直流电压产生电路，所述直流电压产生电路与所述晶振起振电路相连，所述直流电压产生电路用于根据所述晶振起振电路输出的交流电压信号生成直流电压信号；缓冲电路，所述缓冲电路的第一输入端与所述晶振起振电路的输出端相连，所述缓冲电路的第二输入端与所述直流电压产生电路的输出端相连，所述缓冲电路用于根据所述直流电压信号和所述交流电压信号进行差分以输出时钟信号。

根据本发明实施例的晶振电路，实时监控无源晶振的振幅并通过增益控制电路动态调整流过晶振起振电路的电流，当无源晶振还没有起振或者振幅比较小时，控制比较大的电流流过晶振起振电路，实现让无源晶振快速启动，随着晶振振幅的变大，增益控制电路逐渐减小流过晶振起振电路的电流，从而能够在降低功耗的同时，实现晶振的快速起振。

另外，本发明上述实施例的起振电路还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述晶振起振电路包括第一NMOS管，所述第一NMOS管的栅极分别与所述反馈电阻的一端和所述无源晶振的一端相连，所述第一NMOS管的漏极分别与所述反馈电阻的另一端、所述无源晶振的另一端和所述增益控制电路相连，所述第一NMOS管起到反相放大器的作用。

根据本发明的一个实施例，所述增益控制电路包括第一PMOS管～第九PMOS管、第二NMOS管～第五NMOS管和第一电容，其中，第一PMOS管的源极接预设电源VCC，所述第一PMOS管的栅极和所述第一PMOS管的漏极均与基准电流输入端相连；第二PMOS管的源极接所述预设电源VCC，所述第二PMOS管的栅极与所述基准电流输入端相连，所述第二PMOS管的漏极分别与第二NMOS管的栅极和漏极相连，其中，所述第二NMOS管的源极接地；第三PMOS管的源极接所述预设电源VCC，所述第三PMOS管的栅极与所述基准电流输入端相连，所述第三PMOS管的漏极分别与第三NMOS管的栅极和第八PMOS管的源极相连，其中，所述第八PMOS管的漏极接地；第四PMOS管的源极接所述预设电源VCC，所述第四PMOS管的栅极分别与所述第四PMOS管的漏极和所述第三NMOS管的漏极相连，其中，所述第三NMOS管的源极分别与第四NMOS管的源极和第五NMOS管的漏极相连，第五NMOS管的栅极与所述第二NMOS管的栅极相连，所述第五NMOS管的源极接地；第五PMOS管的源极接所述预设电源VCC，所述第五PMOS管的栅极与所述基准电流输入端相连，所述第五PMOS管的漏极分别与所述第四NMOS管的栅极、第一电容的一端、第九PMOS管的源极和栅极相连，其中，所述第九PMOS管的漏极接地，所述第一电容的另一端接地；第六PMOS管的源极接所述预设电源VCC，所述第六PMOS管的栅极分别与所述第六PMOS管的漏极和所述第四NMOS管的漏极相连；第七PMOS管的源极接所述预设电源VCC，所述第七PMOS管的栅极与所述第六PMOS管的栅极相连，所述第七PMOS管的漏极与所述第一NMOS管的漏极相连。

根据本发明的一个实施例，所述直流电压产生电路为低通滤波器电路。

根据本发明的一个实施例，所述低通滤波器电路包括：滤波电阻，所述滤波电阻的一端与所述第一NMOS管的漏极相连，所述滤波电阻的另一端分别与所述第八PMOS管的栅极和所述缓冲电路的第二输入端相连；滤波电容，所述滤波电容的一端与所述滤波电阻的另一端相连，所述滤波电容的另一端接地。

根据本发明的一个实施例，所述缓冲电路的第一输入端为正输入端，所述缓冲电路的第二输入端为负输入端。

根据本发明的一个实施例，所述缓冲电路包括第十PMOS管～第十四PMOS管和第六NMOS管～第十一NMOS管，其中，第十PMOS管的源极接所述预设电源VCC，所述第十PMOS管的栅极与所述基准电流输入端相连；第十一PMOS管的源极与所述第十PMOS管的漏极相连，所述第十一PMOS管的栅极分别与所述滤波电阻的另一端和所述滤波电容的一端相连，所述第十一PMOS管的漏极分别与第六NMOS管的栅极和漏极、第七NMOS管的漏极、第八NMOS管的栅极、第十NMOS管的栅极相连，其中，所述第六NMOS管的源极接地，所述第七NMOS管的源极接地，所述第八NMOS管的源极接地，所述第十NMOS管的源极接地；第十二PMOS管的源极与所述第十PMOS管的漏极相连，所述第十二PMOS管的栅极与所述第一NMOS管的漏极相连，所述第十二PMOS管的漏极分别与第七NMOS管的栅极、所述第八NMOS管的漏极、第九NMOS管的栅极和漏极、第十一NMOS管的栅极相连，其中，所述第九NMOS管的源极接地，所述第十一NMOS管的源极接地；第十三PMOS管的源极接所述预设电源VCC，所述第十三PMOS管的栅极分别与所述第十三PMOS管的漏极、所述第十NMOS管的漏极相连；第十四PMOS管的源极接所述预设电源VCC，所述第十四PMOS管的栅极与所述第十三PMOS管的栅极相连，所述第十四PMOS管的漏极与所述第十一NMOS管的漏极相连，并形成所述晶振电路的输出端。

附图说明

图1是根据本发明实施例的起振电路的结构示意图；

图2是根据本发明一个实施例的起振电路的结构示意图；以及

图3是根据本发明一个具体示例的起振电路的电路图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

图1是根据本发明实施例的晶振电路的结构示意图。如图1所示，该晶振电路100包括晶振起振电路10、增益控制电路20、直流电压产生电路30和缓冲电路40。

参照图1，晶振起振电路10的第一端和第二端连接到无源晶振X的两端，且晶振起振电路10的第一端和第二端之间连接有反馈电阻R1，其中，无源晶振X的两端分别通过负载电容C1、C2接地，晶振起振电路10用于控制无源晶振X进行起振。增益控制电路20分别与晶振起振电路10和无源晶振X相连，增益控制电路20用于检测无源晶振X的振幅，并根据无源晶振X的振幅调节晶振起振电路10的电流，以使无源晶振X的振幅达到预设值。直流电压产生电路30与晶振起振电路10相连，直流电压产生电路30用于根据晶振起振电路10输出的交流电压信号生成直流电压信号。缓冲电路40的第一输入端与晶振起振电路10的输出端相连，缓冲电路40的第二输入端与直流电压产生电路30的输出端相连，缓冲电路40用于根据直流电压信号和交流电压信号进行差分以输出时钟信号。

具体地，增益控制电路20控制晶振起振电路10的电流，随着无源晶振X振幅的增大，增益控制电路20使得晶振起振电路10的电流减小，直到无源晶振X达到一个理想的振幅(即振幅达到预设值)，使得无源晶振X达到稳定状态，由此，实现了晶振的快速启动，同时保证了低功耗。

进一步地，无源晶振X产生的交流电压经过直流电压产生电路30后，变成一个直流电压，该直流电压和交流电压经过差分缓冲电路40，产生所需要的时钟信号。需要说明的是，为提高时钟信号的稳定性，可设置具有滤波功能的缓冲电路40。

在本发明的一个实施例中，如图2、图3所示，晶振起振电路10包括第一NMOS管N1，第一NMOS管N1的栅极分别与反馈电阻R1的一端和无源晶振X的一端相连，第一NMOS管N1的漏极分别与反馈电阻R1的另一端、无源晶振X的另一端和增益控制电路20相连，其相当于一个负阻，进而通过反馈电阻R1引入反馈使第一NMOS管N1等同于放大器，即第一NMOS管N1起到反相放大器的作用。

进一步地，增益控制电路包括第一PMOS管P1～第九PMOS管P9、第二NMOS管N2～第五NMOS管N5和第一电容C3。

参照图2、图3，第一PMOS管P1的源极接预设电源VCC，第一PMOS管P1的栅极和第一PMOS管P1的漏极均与基准电流输入端相连。第二PMOS管P2的源极接预设电源VCC，第二PMOS管P2的栅极与基准电流输入端相连，第二PMOS管P2的漏极分别与第二NMOS管N2的栅极和漏极相连，其中，第二NMOS管N2的源极接地。第三PMOS管P3的源极接预设电源VCC，第三PMOS管P3的栅极与基准电流输入端相连，第三PMOS管P3的漏极分别与第三NMOS管N3的栅极和第八PMOS管P8的源极相连，其中，第八PMOS管P8的漏极接地。第四PMOS管P4的源极接预设电源VCC，第四PMOS管P4的栅极分别与第四PMOS管P4的漏极和第三NMOS管N3的漏极相连，其中，第三NMOS管N3的源极分别与第四NMOS管N4的源极和第五NMOS管N5的漏极相连，第五NMOS管N5的栅极与第二NMOS管N2的栅极相连，第五NMOS管N5的源极接地。第五PMOS管P5的源极接预设电源VCC，第五PMOS管P5的栅极与基准电流输入端相连，第五PMOS管P5的漏极分别与第四NMOS管N4的栅极、第一电容C3的一端、第九PMOS管P9的源极和栅极相连，其中，第九PMOS管P9的漏极接地，第一电容C3的另一端接地。第六PMOS管P6的源极接预设电源VCC，第六PMOS管P6的栅极分别与第六PMOS管P6的漏极和第四NMOS管N3的漏极相连。第七PMOS管P7的源极接预设电源VCC，第七PMOS管P7的栅极与第六PMOS管P6的栅极相连，第七PMOS管P7的漏极与第一NMOS管N1的漏极相连。

具体地，晶振电路100开始工作，晶振X开始振动时，流过第三NMOS管N3的电流和第四NMOS管的电流相等，随着晶振X振幅的增大，流过第三NMOS管N3的电流增大，由于流过第五NMOS管N5的电流恒定，因此流过第四NMOS管N4的电流减小，进而使得流过第七PMOS管P7的电流减小，流过第一NMOS管N1的电流减小，直到晶振X的振幅达到预设值，晶振达到稳定状态。由此，能够在降低功耗的同时，实现晶振的快速启动。

在本发明的一个实施例中，直流电压产生电路30为低通滤波器电路，以使晶振X产生的交流电压信号中特定的频率(如低于截止频率)的信号成分通过，以输出直流电压。

具体地，如图2、图3所示，低通滤波器电路30包括滤波电阻R2和滤波电容C4。其中，滤波电阻R2的一端与第一NMOS管N1的漏极相连，滤波电阻R2的另一端分别与第八PMOS管P8的栅极和缓冲电路40的第二输入端相连；滤波电容C4的一端与滤波电阻R2的另一端相连，滤波电容C4的另一端接地。由此，该直流电压产生电路30可在输入晶振X产生的交流电压后，输出直流电压。

参见体1-图3，缓冲电路40的第一输入端为正输入端，缓冲电路40的第二输入端为负输入端。

在本发明的一个实施例中，如图3所示，缓冲电路40包括第十PMOS管P10～第十四PMOS管P14和第六NMOS管N6～第十一NMOS管N11。

其中，第十PMOS管P10的源极接预设电源VCC，第十PMOS管P10的栅极与基准电流输入端相连。第十一PMOS管P11的源极与第十PMOS管P10的漏极相连，第十一PMOS管P11的栅极分别与滤波电阻R2的另一端和滤波电容C4的一端相连，第十一PMOS管P11的漏极分别与第六NMOS管N6的栅极和漏极、第七NMOS管N7的漏极、第八NMOS管N8的栅极、第十NMOS管N10的栅极相连，第六NMOS管N6的源极接地，第七NMOS管N7的源极接地，第八NMOS管N8的源极接地，第十NMOS管N10的源极接地。第十二PMOS管P12的源极与第十PMOS管P10的漏极相连，第十二PMOS管P12的栅极与第一NMOS管N1的漏极相连，第十二PMOS管P12的漏极分别与第七NMOS管N7的栅极、第八NMOS管N8的漏极、第九NMOS管N9的栅极和漏极、第十一NMOS管N11的栅极相连，第九NMOS管P9的源极接地，第十一NMOS管N11的源极接地。第十三PMOS管P13的源极接预设电源VCC，第十三PMOS管P13的栅极分别与第十三PMOS管P13的漏极、第十NMOS管N10的漏极相连。第十四PMOS管P14的源极接预设电源VCC，第十四PMOS管P14的栅极与第十三PMOS管P13的栅极相连，第十四PMOS管P14的漏极与第十一NMOS管P11的漏极相连，并形成晶振电路100的输出端。该缓冲电路具有迟滞作用，且起到滤波作用，使得所产生的时钟信号稳定性好。

综上，根据本发明实施例的晶振电路，实时监控无源晶振的振幅并通过增益控制电路动态调整流过晶振起振电路的电流，当无源晶振还没有起振或者振幅比较小时，控制比较大的电流流过晶振起振电路，实现让无源晶振快速启动，随着晶振振幅的变大，增益控制电路逐渐减小流过晶振起振电路的电流，从而能够在降低功耗的同时，实现晶振的快速起振。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (6)

1.一种晶振电路，其特征在于，包括：

晶振起振电路，所述晶振起振电路的第一端和第二端连接到无源晶振的两端，且所述晶振起振电路的第一端和第二端之间连接有反馈电阻，其中，所述无源晶振的两端分别通过负载电容接地，所述晶振起振电路用于控制所述无源晶振进行起振；

增益控制电路，所述增益控制电路分别与所述晶振起振电路和所述无源晶振相连，所述增益控制电路用于检测所述无源晶振的振幅，并根据所述无源晶振的振幅调节所述晶振起振电路的电流，以使所述无源晶振的振幅达到预设值；

直流电压产生电路，所述直流电压产生电路与所述晶振起振电路相连，所述直流电压产生电路用于根据所述晶振起振电路输出的交流电压信号生成直流电压信号；

缓冲电路，所述缓冲电路的第一输入端与所述晶振起振电路的输出端相连，所述缓冲电路的第二输入端与所述直流电压产生电路的输出端相连，所述缓冲电路用于根据所述直流电压信号和所述交流电压信号进行差分以输出时钟信号；

所述增益控制电路包括第一PMOS管～第九PMOS管、第二NMOS管～第五NMOS管和第一电容，其中，

第一PMOS管的源极接预设电源VCC，所述第一PMOS管的栅极和所述第一PMOS管的漏极均与基准电流输入端相连；

第二PMOS管的源极接所述预设电源VCC，所述第二PMOS管的栅极与所述基准电流输入端相连，所述第二PMOS管的漏极分别与第二NMOS管的栅极和漏极相连，其中，所述第二NMOS管的源极接地；

第三PMOS管的源极接所述预设电源VCC，所述第三PMOS管的栅极与所述基准电流输入端相连，所述第三PMOS管的漏极分别与第三NMOS管的栅极和第八PMOS管的源极相连，其中，所述第八PMOS管的漏极接地；

第四PMOS管的源极接所述预设电源VCC，所述第四PMOS管的栅极分别与所述第四PMOS管的漏极和所述第三NMOS管的漏极相连，其中，所述第三NMOS管的源极分别与第四NMOS管的源极和第五NMOS管的漏极相连，第五NMOS管的栅极与所述第二NMOS管的栅极相连，所述第五NMOS管的源极接地；

第五PMOS管的源极接所述预设电源VCC，所述第五PMOS管的栅极与所述基准电流输入端相连，所述第五PMOS管的漏极分别与所述第四NMOS管的栅极、第一电容的一端、第九PMOS管的源极和栅极相连，其中，所述第九PMOS管的漏极接地，所述第一电容的另一端接地；

第六PMOS管的源极接所述预设电源VCC，所述第六PMOS管的栅极分别与所述第六PMOS管的漏极和所述第四NMOS管的漏极相连；

第七PMOS管的源极接所述预设电源VCC，所述第七PMOS管的栅极与所述第六PMOS管的栅极相连，所述第七PMOS管的漏极与所述晶振起振电路、所述无源晶振、所述直流电压产生电路相连。

2.如权利要求1所述的晶振电路，其特征在于，所述晶振起振电路包括第一NMOS管，所述第一NMOS管的栅极分别与所述反馈电阻的一端和所述无源晶振的一端相连，所述第一NMOS管的漏极分别与所述反馈电阻的另一端、所述无源晶振的另一端和所述增益控制电路相连，所述第一NMOS管起到反相放大器的作用。

3.如权利要求2所述的晶振电路，其特征在于，所述直流电压产生电路为低通滤波器电路。

4.如权利要求3所述的晶振电路，其特征在于，所述低通滤波器电路包括：

滤波电阻，所述滤波电阻的一端与所述第一NMOS管的漏极相连，所述滤波电阻的另一端分别与所述第八PMOS管的栅极和所述缓冲电路的第二输入端相连；

滤波电容，所述滤波电容的一端与所述滤波电阻的另一端相连，所述滤波电容的另一端接地。

5.如权利要求4所述的晶振电路，其特征在于，所述缓冲电路的第一输入端为正输入端，所述缓冲电路的第二输入端为负输入端。

6.如权利要求5所述的晶振电路，其特征在于，所述缓冲电路包括第十PMOS管～第十四PMOS管和第六NMOS管～第十一NMOS管，其中，

第十PMOS管的源极接所述预设电源VCC，所述第十PMOS管的栅极与所述基准电流输入端相连；

第十一PMOS管的源极与所述第十PMOS管的漏极相连，所述第十一PMOS管的栅极分别与所述滤波电阻的另一端和所述滤波电容的一端相连，所述第十一PMOS管的漏极分别与第六NMOS管的栅极和漏极、第七NMOS管的漏极、第八NMOS管的栅极、第十NMOS管的栅极相连，其中，所述第六NMOS管的源极接地，所述第七NMOS管的源极接地，所述第八NMOS管的源极接地，所述第十NMOS管的源极接地；

第十二PMOS管的源极与所述第十PMOS管的漏极相连，所述第十二PMOS管的栅极与所述第一NMOS管的漏极相连，所述第十二PMOS管的漏极分别与第七NMOS管的栅极、所述第八NMOS管的漏极、第九NMOS管的栅极和漏极、第十一NMOS管的栅极相连，其中，所述第九NMOS管的源极接地，所述第十一NMOS管的源极接地；

第十三PMOS管的源极接所述预设电源VCC，所述第十三PMOS管的栅极分别与所述第十三PMOS管的漏极、所述第十NMOS管的漏极相连；

第十四PMOS管的源极接所述预设电源VCC，所述第十四PMOS管的栅极与所述第十三PMOS管的栅极相连，所述第十四PMOS管的漏极与所述第十一NMOS管的漏极相连，并形成所述晶振电路的输出端。

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