CN211321307U - 晶体振荡器电路 - Google Patents
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Abstract
一种晶体振荡器电路，包括：晶体，产生相位大致相反的第一振荡信号和第二振荡信号；以及监控电路，被配置为响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电，并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差下降到低于所述上阈值范围而导通对所述晶体振荡器芯的供电。
Description
技术领域
本申请涉及振荡器电路领域，并且具体地涉及实现低功耗同时在没有多余的面积消耗的情况下被实现的晶体振荡器电路。
背景技术
皮尔斯振荡器是压电晶体振荡器电路中常用的电子振荡器类型。已知的皮尔斯振荡器5在图1中被示出，并且包括压电晶体6、电容器C1和C2、电阻器R和反相器7。
压电晶体6具有晶体输入XTALIN和晶体输出XTALOUT。电容器C1连接在晶体输入XTALIN与接地之间，并且电容器C2连接在晶体输出XTALOUT与接地之间。电阻器R连接在晶体输入XTALIN和晶体输出XTALOUT之间。附加地，反相器7的输入耦合到晶体输入XTALIN，并且其输出耦合到晶体输出XTALOUT。
电阻器R1用作反馈电阻器，将反相器7偏置在其线性操作区域中并有效地使其用作高增益反相放大器。电阻器R1和电容器C1和C2提供必要的负载阻抗。
尽管该皮尔斯振荡器提供了精确的输出频率以及在工艺、电压和温度(PVT)上的稳定性，电池供电的电子设备中通常需要振荡器。可以理解，在电池供电的电子设备中期望降低功耗。
众所周知，在诸如皮尔斯振荡器的振荡器上执行占空比循环以便将所产生的振荡信号的电压和电流的振幅保持在期望的范围内，从而降低功耗。然而，用于执行这样的占空比循环的技术通常涉及生成外部参考电压，外部参考电压用于确定振荡电压的振幅是否在期望的范围内。该解决方案不仅针对生成外部参考电压、而且针对利用这样的外部参考来执行占空比循环的电路都带来不期望的面积消耗量。
因此，仍然需要进行开发，使得在没有常规设计的过多面积消耗的情况下，可以执行占空比循环以便减少功耗。
实用新型内容
本公开的实施例的目的在于提供晶体振荡器电路，其能够在没有过多面积消耗的情况下执行占空比循环以便减少功耗。
在一个方面，提供了一种晶体振荡器电路。该晶体振荡器电路包括：晶体，产生相位大致相反的第一振荡信号和第二振荡信号；以及监控电路，被配置为响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电，并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差下降到低于所述上阈值范围而导通对所述晶体振荡器芯的供电。
在一些实施例中，所述监控电路包括第一比较器，所述第一比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过所述上阈值范围。
在一些实施例中，所述监控电路进一步包括第二比较器，所述第二比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过下阈值范围，所述下阈值范围小于所述上阈值范围。
在一些实施例中，所述监控电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述下阈值范围，根据所述第一振荡信号和所述第二振荡信号输出时钟信号。
在一些实施例中，所述晶体分别在第一端子和第二端子处产生所述第一振荡信号和所述第二振荡信号，并且进一步包括：晶体管，具有连接到所述晶体的所述第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；电流源，连接到所述晶体管的所述第一导电端子；反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间。
在一些实施例中，所述监控电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围而生成用于关断所述电流源的控制信号，并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围而生成用于导通所述电流源的控制信号。
在一些实施例中，所述监控电路仅将所述第一振荡信号的电压与所述第二振荡信号的电压进行比较，而不将所述第一振荡信号的电压与参考电压进行比较，并且不将所述第二振荡信号的电压与所述参考电压进行比较。
在另一个方面，提供了一种晶体振荡器电路。该晶体振荡器电路包括：晶体，具有第一端子和第二端子，其中第一振荡信号和第二振荡信号分别存在于所述第一端子和所述第二端子处，所述第一振荡信号和所述第二振荡信号的相位大致相反；反相器，具有耦合到所述晶体的所述第一端子的输入和耦合到所述晶体的所述第二端子的输出，其中当所述反相器导通时，所述反相器向所述晶体供电，以及监控电路，被配置为将所述第一振荡信号和所述第二振荡信号进行比较，并且使所述反相器调制对所述晶体的所述供电，以便将所述第一振荡信号的电压和所述第二振荡信号的电压之间的差保持在期望范围内。
在一些实施例中，所述监控电路通过以下使所述反相器调制对所述晶体的所述供电：当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过上阈值范围时，导通所述反相器；以及当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围时，关断所述反相器。
在一些实施例中，所述监控电路被配置为根据所述第一振荡信号和所述第二振荡信号来输出时钟信号。
在一些实施例中，所述晶体振荡器电路进一步包括耦合在所述晶体的所述第一端子和所述第二端子之间的反馈电阻器、耦合在所述晶体的所述第一端子和接地之间的第一电容器以及耦合在所述晶体的所述第二端子和接地之间的第二电容器。
在另一个方面，提供了一种晶体振荡器电路。该晶体振荡器电路包括：晶体，产生第一振荡信号；以及监控电路，被配置为在没有将所述第一振荡信号的电压与所述监控电路外部生成的参考电压进行比较的情况下，响应于所述第一振荡信号的电压超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电，并且在没有将所述第一振荡信号的电压与所述监控电路外部生成的参考电压进行比较的情况下，响应于所述第一振荡信号的电压下降到低于所述上阈值范围而导通对所述晶体振荡器芯的供电。
在一些实施例中，所述监控电路包括第一公共源极放大器，所述第一公共源极放大器包括第一NMOS晶体管，所述第一NMOS晶体管具有耦合到接地的源极、耦合到第一参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极。
在一些实施例中，所述监控电路进一步包括第二公共源极放大器，所述第二公共源极放大器包括第二NMOS晶体管，所述第二NMOS晶体管具有耦合到接地的源极、耦合到大于所述第一参考电流的第二参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极。
在一些实施例中，所述监控电路包括：第一NMOS晶体管，具有耦合到接地的源极、耦合到第一参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极；第一PMOS晶体管，具有耦合到源电压的源极、耦合到所述第一NMOS晶体管的漏极的漏极、以及栅极；以及第一反相器，具有耦合到所述第一NMOS晶体管的漏极的输入以及耦合到所述第一PMOS晶体管的漏极的输出。
在一些实施例中，所述监控电路包括：第二NMOS晶体管，具有耦合到接地的源极、耦合到第二参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极；第二PMOS晶体管，具有耦合到源电压的源极、耦合到所述第二NMOS晶体管的漏极的漏极、以及栅极；以及第二反相器，具有耦合到所述第二NMOS晶体管的漏极的输入以及耦合到所述第二PMOS晶体管的漏极的输出；其中所述第一PMOS晶体管的尺寸小于所述第二PMOS晶体管的尺寸。
在一些实施例中，所述晶体在第一端子处产生所述第一振荡信号，并且进一步包括：晶体管，具有连接到所述晶体的第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；电流源，连接到所述晶体管的所述第一导电端子；反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间。
在另一个方面，提供了一种晶体振荡器电路。该晶体振荡器电路包括：晶体，产生相位大致相反的第一振荡信号和第二振荡信号；以及监控电路，被配置为基于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差来选择性地导通和关断对所述晶体的晶体振荡器芯的供电。
在一些实施例中，所述监控电路包括：第一比较器，被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过上阈值范围；第二比较器，被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过下阈值范围，所述下阈值范围小于所述上阈值范围；数字电路，被配置为：如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围，则关断对所述晶体振荡器芯的供电；如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围，则导通对所述晶体振荡器芯的供电；以及如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述下阈值范围，则基于所述第一振荡信号和所述第二振荡信号来输出时钟信号。
在一些实施例中，其中所述晶体分别在第一端子和第二端子处产生所述第一振荡信号和所述第二振荡信号，该晶体振荡器电路进一步包括：晶体管，具有连接到所述晶体的所述第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；电流源，连接到所述晶体管的所述第一导电端子；反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间；其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围，通过生成用于关断所述电流源的控制信号来关断对所述晶体振荡器芯的供电；并且其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围，通过生成用于导通所述电流源的控制信号来导通对所述晶体振荡器芯的供电。
根据本公开的实施例，晶体振荡器电路能够在没有过多面积消耗的情况下执行占空比循环以便减少功耗。
附图说明
图1是现有技术的皮尔斯振荡器电路的示意图。
图2A是本文所公开的晶体振荡器电路的示意框图。
图2B是本文所公开的晶体振荡器电路的实施例的示意框图，其中缓冲器使用差分感测。
图2C是图2B的晶体振荡器电路的备选实施例的示意框图。
图2D是本文所公开的晶体振荡器电路的实施例的示意框图，其中缓冲器使用单端感测。
图2E是本文所公开的晶体振荡器电路的备选实施例的示意框图，其中缓冲器使用单端感测。
图3是示出图2A至图2B的晶体振荡器电路的操作的图。
图4A是图2A至图2C的差分缓冲器的可能实现的示意图。
图4B是图2A至图2C的差分缓冲器的另一可能实现的示意图。
图4C是图2D的单端缓冲器的可能实现的示意图。
图4D是图2D的单端缓冲器的另一可能实现的示意图。
图4E是图2D的单端缓冲器的又一可能实现的示意图。
图5是图2A至图2E的数字电路的可能实现的示意框图。
具体实施方式
以下公开内容使得本领域技术人员能够制造和使用本文所公开的主题。在不脱离本公开的精神和范围的情况下，本文描述的一般原理可以应用于除以上详述的实施例和应用之外的实施例和应用。本公开不旨在限于所示出的实施例，而是应被赋予与本文所公开或建议的原理和特征一致的最宽范围。
参考图2A描述的是晶体振荡器电路10，晶体振荡器电路10包括振荡器电路20和监控电路30。振荡器电路20可以被认为是皮尔斯振荡器并且包括压电晶体11(诸如石英)，压电晶体11具有晶体输入XTALI和晶体输出XTALO。电容器Ca直接电连接在晶体输入XTALI和接地之间，并且电容器Cb直接电连接在晶体输出XTALO和接地之间。反馈电阻器Rfb直接电连接在晶体输入XTALI和晶体输出XTALO之间。反相器7a具有的输入直接电连接到晶体输入XTALI，并且其具有的输出直接电连接到晶体输出XTALO。反相器7a通过振荡器控制信号OSCI_CTRL来被导通或关断。
通常，监控电路30用于监控晶体输入XTALI和晶体输出XTALO之间的电压差，并且在适当的时间导通和关断反相器7a，以便将电压差保持在期望的范围内。
现在将给出更多细节。监控电路30包括第一缓冲器电路13和第二缓冲器电路14，第一缓冲器电路13具有直接电连接到晶体输入XTALI和晶体输出XTALO的差分输入，第二缓冲器电路14也具有直接电连接到晶体输入XTALI和晶体输出XTALO的差分输入。第一缓冲器电路13被配置为将XTALI处的电压与XTALO处的电压进行比较，并且向数字电路15提供输出16，输出16指示XTALI处的电压与XTALO处的电压之间的差(以下称为“晶体电压差”)是否大于第一阈值电压V1。
第二缓冲器电路14也被配置为将XTALI处的电压与XTALO处的电压进行比较，并且向数字电路15提供输出17，输出17指示晶体电压差是否大于第二阈值电压V2。第二阈值电压V2大于第一阈值电压V1。
数字电路15生成振荡器控制信号OSCI_CTRL，振荡器控制信号OSCI_CTRL用于导通或关断反相器7a(从而导通或关断压电晶体11的晶体振荡器芯的供电)；该生成根据输出17(其指示晶体电压差是否大于V2)来被执行。数字电路15还生成时钟信号CLK，时钟信号CLK用作晶体振荡器电路10的输出；该生成根据输出16(其指示晶体电压差是否大于V1)来被执行，这意味着如果晶体电压差小于V1，则不生成时钟信号CLK作为数字电路15的输出，并且如果晶体电压差大于V1，则生成时钟信号CLK作为数字电路15的输出。
现在将附加地参考图3来描述操作。在操作中，在XTALI和XTALO处的信号(在下文中简称为XTALI和XTALO)在相位上振荡，但是它们的电压振幅彼此大致相反。图3中标记为Trace1和Trace2的迹线不表示信号，而是表示图2A的该实施例以及图2B至图2C中所示的其他实施例的每个给定时间点处XTALI和XTALO信号之间的差。对于图2D至图2E的实施例，标记为Trace1和Trace2的迹线表示彼此叠加的XTALI和XTALO信号的绝对振幅包络。XTALI和XTALO信号在图3中由于其高频率而未具体示出。
具体参考图2A与图3，在时间T0处，通过确立振荡器控制信号OSCI_Ctrl来导通晶体振荡器电路10，并且XTALI和XTALO开始以振幅增大的电压振荡，直到在时间T00处它们之间的电压差(晶体电压差)超过阈值电压V1。此时，第一缓冲器电路13开始对指示晶体电压差超过阈值电压V1的输出16(表示为OUT1)施加脉冲，以及数字电路15然后开始输出时钟信号CLK。
当XTALI和XTALO继续以振幅增加的电压振荡时，在时间T1处，晶体电压差超过阈值电压V2。此时，第二缓冲器电路14开始向指示晶体电压差超过阈值电压V2的输出17(示出为OUT2)施加脉冲，以及数字电路15然后在时间T2处解除确立OSCI_CTRL信号。由于OSCI_CTRL信号用作反相器7a的使能信号或功率开关，结果是反相器7a在时间T2处关断。
从时间T2-T3之间可以看出，结果是XTALI和XTALO的振荡开始衰减，并且因此晶体电压差衰减。在时间T3处，晶体电压差已衰减到足以降至阈值V2以下。因此，在此后不久，缓冲器电路14停止对输出17(示出为OUT2)施加脉冲，指示晶体电压差已降至电压V2以下，以及数字电路15在时间T4处重新确立OSCI_CTRL信号。
从时间T4-T5之间可以看出，结果是XTALI和XTALO的振荡幅度开始以振幅增加，并且因此晶体电压差增加。在时间T5处，晶体电压差超过阈值电压V2。此时，第二缓冲器电路14开始对指示晶体电压差超过阈值电压V2的输出17(示出为OUT2)施加脉冲，以及数字电路15然后在时间T5处再次解除确立OSCI_CTRL信号。结果是反相器7a在时间T6处关断，并且晶体电压差再次开始衰减。
重复该循环，从而限制XTALI和XTALO的振幅，进而限制所产生的时钟信号CLK的振幅。
现在参考图2B来描述另一实施例。在此，监控电路30与图2A中的相同，但是振荡器电路20’的结构不同。振荡器电路20’包括压电晶体11(诸如石英)，压电晶体11具有晶体输入XTALI和晶体输出XTALO。电容器Ca直接电连接在晶体输入XTALI和接地之间，并且电容器Cb直接电连接在晶体输出XTALO和接地之间。反馈电阻器Rfb直接电连接在晶体输入XTALI和晶体输出XTALO之间。
这里，反相器7a’包括NMOS晶体管NP和电流源12。NMOS晶体管NP的源极直接电连接到接地，其漏极经由开关S1直接电连接到晶体输出XTALO，并且其栅极直接电连接到晶体输入XTALI。电流源12经由开关S2直接电连接在电源电压和晶体输出XTALO之间。开关S1和S2通过振荡器控制信号OSCI_CTRL来被导通和关断。
操作如上所述进行。缓冲器电路13和14将XTALI和XTALO相互比较。如果XTALI和XTALO之间的电压差小于阈值V2，则缓冲器电路14通过不对输出17施加脉冲而向数字电路15这样指示，这进而生成振荡器控制信号OSCI_CTRL来将电流源12导通，导致XTALI和XTALO之间的电压差(即，晶体电压差)开始增大。当晶体电压差上升到足以超过阈值V2时，则缓冲器电路14通过对输出17施加脉冲来向数字电路15这样指示，这进而生成振荡器控制信号OSCI_CTRL来将电流源12关断。这被重复，并且如果晶体电压差超过阈值V1(其小于阈值V2)，用于使数字电路15生成用于输出的时钟信号CLK。
使用晶体振荡器电路10，与常规的皮尔斯振荡器相比，XTALIN和XTALOUT的电流几乎减少了一半。这种改进针对常规情况；在某些情况下，改进可能更大。例如，随着振荡频率的增加，改进也随之增加。
应当理解，由于缺少外部参考电压生成电路，监控电路30向晶体振荡器电路10添加了最小的面积，同时仍实现占空比循环来节省功率，从而使其特别适合在移动设备中使用。占空比循环本身特别有用，因为它允许由晶体管NP提供足够的负电阻来促进鲁棒和可靠的启动性能，但是当由晶体管NP提供足够的负电阻时又不会因XTALI和XTALO信号的电流而导致高功耗。
在美国专利号9,461,584(通过引用并入)中描述的跨导升压技术可以应用于晶体管NP来帮助进一步降低功耗。实际上，任何跨导升压技术都可以应用于晶体管NP来帮助降低功耗。
另外，本领域技术人员将理解，晶体振荡器电路10适应于不同的负载电容。因此，可以将晶体振荡器电路10设计为用于高负载电容，并且如果将较低的负载电容施加于如此设计的晶体振荡器电路10，则所述晶体振荡器电路10将自优化来适应与较低的负载电容相关联的较低电流值。
晶体振荡器电路10’的另一实施例在图2C中被示出。在该实施例中，与图2B的相比，晶体管NP的漏极直接电连接至XTALO，而晶体管NP的源极通过开关S1直接电连接到接地。操作如上所述进行。
现在将描述可以与图2A至图2C的晶体振荡器电路10(或10’)一起使用的缓冲器13和14的实施例。
现在参考图4A，缓冲器13被布置为具有电流镜作为有源负载的典型的差分放大器。更详细地，缓冲器13包括差分输入对晶体管NMOS MN1和NMOS MN2，其中有源负载由电流镜布置中的PMOS MP1和PMOS MP2形成。MN1的栅极用作缓冲器13的非反相输入并接收XTALI，而MN2的栅极用作缓冲器13的反相输入并接收XTALO。MP2和MN2的漏极产生输出16。在操作中，输出16是XTALI和XTALO之差乘以增益。注意，在这里，MN1/MN2或MP1/MP2的大小比设置阈值V1。
缓冲器14也被布置为具有电流镜作为有源负载的差分放大器。更详细地，缓冲器14包括差分输入对晶体管NMOS MN3和NMOS MN4，其中有源负载由电流镜布置中的PMOS MP3和PMOS MP4形成。MN3的栅极用作缓冲器14的非反相输入并接收XTALI，而MN4的栅极用作缓冲器14的反相输入并接收XTALO。MP4和MN4的漏极产生输出17。注意，这里，MN3的源极通过偏置电阻器Rth耦合到尾电流源52。调节Rth的电阻值以便产生期望阈值V2，但是应当理解，可以去除电阻器Rth，并且可以替代地使用MN1/MN2或MP1/MP2的大小比来设置阈值V2。
代替使用MN1/MN2或MP1/MP2的大小比来设置阈值V1，可以改变缓冲器13来具有缓冲器14所示的布置，并且可以使用Rth的电阻值来设置阈值V1。
现在参考图4B，现在将描述可以与图2A至图2C的晶体振荡器电路10(或10’)一起使用的缓冲器13”’和14”’的另一实施例。
缓冲器13”’包括由NMOS晶体管MN5和MN6组成的差分输入对、由PMOS晶体管MP5、MP6、MP8和MP9组成的有源负载以及由PMOS晶体管MP7和MP10以及NMOS晶体管MN7和MN8组成的输出级。
更详细地，NMOS晶体管MN5的源极耦合到电流源51，其漏极耦合到PMOS晶体管MP5和MP8的漏极并且耦合到PMOS晶体管MP6的栅极，并且其栅极被XTALI偏置。NMOS晶体管MN6的源极耦合到电流源51，其漏极耦合到PMOS晶体管MP6和MP9的漏极并且耦合到PMOS晶体管MP5的栅极，并且其栅极被XTALO偏置。
PMOS晶体管MP5的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP8和NMOS晶体管MN5的漏极，并且其栅极耦合到NMOS晶体管MN6的漏极。PMOS晶体管MP6的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP6和MP9的漏极，并且其栅极耦合到NMOS晶体管MN5的漏极。PMOS晶体管MP8的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP5和NMOS晶体管MN5的漏极，并且其栅极耦合到其漏极和PMOS晶体管MP7的栅极。PMOS晶体管MP9的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP6和NMOS晶体管MN6的漏极，并且其栅极耦合到其漏极和PMOS晶体管MP10的栅极。
PMOS晶体管MP7的源极耦合到电源电压，其漏极耦合到NMOS晶体管MN7的漏极，并且其栅极以电流镜关系耦合到PMOS晶体管MP8的栅极和漏极。PMOS晶体管MP10的源极耦合到电源电压，其漏极耦合到NMOS晶体管MN8的漏极，并且其栅极以电流镜关系耦合到PMOS晶体管MP9的栅极和漏极。NMOS晶体管MN7的漏极耦合到PMOS晶体管MP7的漏极，其源极耦合到接地，并且其栅极以电流镜关系耦合到NMOS晶体管MN8的栅极。NMOS晶体管MN8的漏极耦合到PMOS晶体管MP10的漏极，其源极耦合到接地，并且其栅极耦合到NMOS晶体管MN7的栅极。
缓冲器13”’作为具有双端输入的施密特触发器进行操作，并且因此其操作的细节是本领域技术人员已知的并且为了简洁起见在此不再赘述。缓冲器13”’的阈值电压V1由PMOS触发器对MP5、MP8和MP6、MP9的比率设定。
缓冲器14”’包括由NMOS晶体管MN9和MN10组成的差分输入对、由PMOS晶体管MP11、MP12、MP14和MP15组成的有源负载以及由PMOS晶体管MP13和MP16以及NMOS晶体管MN11和MN12组成的输出级。
更详细地，NMOS晶体管MN9的源极耦合到电流源52，其漏极耦合到PMOS晶体管MP11和MP14的漏极并且耦合到PMOS晶体管MP12的栅极，并且其栅极被XTALI偏置。NMOS晶体管MN10的源极耦合到电流源52，其漏极耦合到PMOS晶体管MP12和MP15的漏极以及PMOS晶体管MP11的栅极，并且其栅极被XTALO偏置。
PMOS晶体管MP11的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP14和NMOS晶体管MN9的漏极，并且其栅极耦合到NMOS晶体管MN10的漏极。PMOS晶体管MP12的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP12和MP15的漏极，并且其栅极耦合到NMOS晶体管MN9的漏极。PMOS晶体管MP14的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP11和NMOS晶体管MN9的漏极，并且其栅极耦合到其漏极和PMOS晶体管MP13的栅极。PMOS晶体管MP15的源极耦合到电源电压，其漏极耦合到PMOS晶体管MP12和NMOS晶体管MN10的漏极，并且其栅极耦合到其漏极和PMOS晶体管MP16的栅极。
PMOS晶体管MP13的源极耦合到电源电压，其漏极耦合到NMOS晶体管MN11的漏极，并且其栅极以电流镜关系耦合到PMOS晶体管MP14的栅极和漏极。PMOS晶体管MP16的源极耦合到电源电压，其漏极耦合到NMOS晶体管MN12的漏极，并且其栅极以电流镜关系耦合到PMOS晶体管MP15的栅极和漏极。NMOS晶体管MN11的漏极耦合到PMOS晶体管MP13的漏极，其源极耦合到接地，并且其栅极以电流镜关系耦合到NMOS晶体管MN12的栅极。NMOS晶体管MN12的漏极耦合到PMOS晶体管MP16的漏极，其源极耦合到接地，并且其栅极耦合到NMOS晶体管MN11的栅极。
缓冲器14”’作为具有双端输入的施密特触发器进行操作，并且因此其操作的细节是本领域技术人员已知的，并且因此为了简洁起见在此不再赘述。缓冲器14”’的阈值电压由PMOS触发器对MP11、MP14和MP12、MP15的比率来设定。
晶体振荡器电路10”的另一实施例在图2D中被示出。在该实施例中，监控电路30”的缓冲器13”和14”是单端的，并且都接收XTALI作为输入而不接收XTALO。因此，这里，缓冲器13”和14”不将XTALI和XTALO相互比较。相反，缓冲器13”和14”被设计以便当XTALI分别超过V1和V2时，对输出16和17施加脉冲，而当XTALI分别下降到V1和V2以下时，停止对输出16和17施加脉冲。
更详细地，当XTALI小于阈值V2时，缓冲器电路14”通过不对输出17施加脉冲来这样指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL来使得电流源12导通，导致XTALI开始增加。当XTALI上升到足以超过阈值V2时，则缓冲器电路14”通过开始对输出17施加脉冲来这样指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL来使得电流源12关断。这被重复，并且如果XTALI超过阈值V1(其小于阈值V2)，用于使得数字电路15生成用于输出的时钟信号CLK。
应当理解，在监控电路30”的其他变型中，可以使用XTALO代替XTALI。这样的实施例在图2E中被示出，在图2E中，晶体振荡器电路10”’的缓冲器13””’和14””’都接收XTALO作为输入，而不接收XTALI。类似地，缓冲器13””’和14””’不将XTALI和XTALO相互比较，而是被设计以便当XTALO分别超过V1和V2时，对输出16和17施加脉冲，而当XTALO分别低于V1和V2时，停止对输出16和17施加脉冲。
当XTALO小于阈值V2时，缓冲器电路14””’通过不对输出17施加脉冲来这样指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL来将电流源12导通，导致XTALO开始增加。当XTALO上升到足以超过阈值V2时，则缓冲器电路14””’通过开始对输出17施加脉冲来这样指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL来将电流源12关断。这被重复，并且如果XTALO超过阈值V1(其小于阈值V2)，用于使得数字电路15生成用于输出的时钟信号CLK。
现在将描述可以与图2D的晶体振荡器电路10”一起使用的缓冲器13’和14’的实施例。
现在参考图4C，缓冲器13’被布置为常规的公共源极放大器并且包括NMOS晶体管N1，NMOS晶体管N1具有接地的源极、接收XTALI的栅极以及耦合到电流源I1并提供输出16的漏极。缓冲器14’也被布置为常规的公共源极放大器并且包括NMOS晶体管N2，NMOS晶体管N2具有接地的源极、接收XTALI的栅极和耦合到电流源I2并提供输出17的漏极。I2提供的电流大于I1提供的电流，结果是导通缓冲器14’所需的栅极到源极电压将高于导通缓冲器13’所需的栅极到源极电压。通过适当选择晶体管N1和N2以及I1和I2提供的电流，可以根据需要设置阈值V1和V2。
现在将描述可以与图2D的晶体振荡器电路10”一起使用的缓冲器13”和14”的另一实施例。
现在参考图4D，缓冲器13”被布置为用于设置阈值V1的具有迟滞的公共源极放大器。更详细地，缓冲器13”包括NMOS晶体管N3，NMOS晶体管N3具有耦合到接地的源极、接收XTALI的栅极以及耦合到电流源I3并提供输出16的漏极。反相器46的输入耦合到输出16。PMOS晶体管P1的源极耦合到电源电压，其漏极耦合到输出16，并且其栅极被耦合来接收反相器46的输出。迟滞由反相器46和晶体管P1提供，其与N3的尺寸的适当选择一起用于设置阈值V1。
仍然参考图4D，缓冲器14”被布置为用于设置阈值V2的具有迟滞的公共源极放大器。更详细地，缓冲器14”包括NMOS晶体管N4，NMOS晶体管N4具有耦合到接地的源极、接收XTALI的栅极以及耦合到电流源I4并提供输出17的漏极。反相器47的输入耦合到输出17。PMOS晶体管P2的源极耦合到电源电压，其漏极耦合到输出17，并且其栅极被耦合来接收反相器47的输出。迟滞由反相器47和晶体管P2提供，其与N4的尺寸的适当选择一起用于设置阈值V2。
现在将描述可以与图2D的晶体振荡器电路10”一起使用的缓冲器13””和14””的另一实施例。
现在参考图4E，缓冲器13””被布置为具有单端输入的施密特触发器，并且缓冲器14””也被布置为具有单端输入的施密特触发器。对于该实施例，第一阈值电压V1和第二阈值电压V2被取而代之的是第一阈值电压范围和第二阈值电压范围，这意味着V1具有上限和下限，并且V2具有上限和下限。在这种情况下，如果所讨论的电压超过了V1的上限，则超过了V1，以及如果所讨论的电压下降到V1的下限之下，则下降到V1以下。同样，在这种情况下，如果所讨论的电压超出了V2的上限，则超过了V2，以及如果所讨论的电压下降至V2的下限以下，则下降到V2以下。另外，晶体振荡器电路10”的操作如上所述进行。
当XTALI小于阈值范围V2时，缓冲器电路14””通过不对输出17施加脉冲来指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL以使得电流源12导通，导致XTALI开始增加。当XTALI上升到足以超过阈值范围V2时，则缓冲器电路14””通过开始对输出17施加脉冲来指示数字电路15，这进而生成振荡器控制信号OSCI_CTRL以使得电流源12关断。这被重复，并且如果XTALI超过阈值范围V1(其小于阈值范围V2)，用于使得数字电路15生成用于输出的时钟信号CLK。
现在在图5中示出诸如可以与图2A至图2D所示的实施例一起使用的示例数字电路15。数字电路15包括触发器41-44。
触发器41由输出16钟控，并且其D输入耦合到其QN输出。触发器42由输出16钟控，并且其D输入耦合到其QN输出。触发器43由触发器41的Q输出钟控，并且其D输入耦合到触发器42的Q输出。触发器44由触发器41的QN输出钟控，并且其D输入耦合到触发器42的Q输出。异或门45的输入耦合到触发器43和44的Q输出，并在其输出处生成OSCI_CTRL信号。
尽管已关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离如本文中公开的本公开的范围的其他实施例。因此，本公开的范围应仅由所附权利要求书限制。
Claims (20)
1.一种晶体振荡器电路，其特征在于，包括：
晶体，产生相位大致相反的第一振荡信号和第二振荡信号；以及
监控电路，被配置为响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电，并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差下降到低于所述上阈值范围而导通对所述晶体振荡器芯的供电。
2.根据权利要求1所述的晶体振荡器电路，其特征在于，所述监控电路包括第一比较器，所述第一比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过所述上阈值范围。
3.根据权利要求2所述的晶体振荡器电路，其特征在于，所述监控电路进一步包括第二比较器，所述第二比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过下阈值范围，所述下阈值范围小于所述上阈值范围。
4.根据权利要求3所述的晶体振荡器电路，其特征在于，所述监控电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述下阈值范围，根据所述第一振荡信号和所述第二振荡信号输出时钟信号。
5.根据权利要求1所述的晶体振荡器电路，其特征在于，所述晶体分别在第一端子和第二端子处产生所述第一振荡信号和所述第二振荡信号，并且进一步包括：
晶体管，具有连接到所述晶体的所述第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；
电流源，连接到所述晶体管的所述第一导电端子；
反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；
第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及
第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间。
6.根据权利要求5所述的晶体振荡器电路，其特征在于，所述监控电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围而生成用于关断所述电流源的控制信号，并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围而生成用于导通所述电流源的控制信号。
7.根据权利要求1所述的晶体振荡器电路，其特征在于，所述监控电路仅将所述第一振荡信号的电压与所述第二振荡信号的电压进行比较，而不将所述第一振荡信号的电压与参考电压进行比较，并且不将所述第二振荡信号的电压与所述参考电压进行比较。
8.一种晶体振荡器电路，其特征在于，包括：
晶体，具有第一端子和第二端子，其中第一振荡信号和第二振荡信号分别存在于所述第一端子和所述第二端子处，所述第一振荡信号和所述第二振荡信号的相位大致相反；
反相器，具有耦合到所述晶体的所述第一端子的输入和耦合到所述晶体的所述第二端子的输出，其中当所述反相器导通时，所述反相器向所述晶体供电，以及
监控电路，被配置为将所述第一振荡信号和所述第二振荡信号进行比较，并且使所述反相器调制对所述晶体的所述供电，以便将所述第一振荡信号的电压和所述第二振荡信号的电压之间的差保持在期望范围内。
9.根据权利要求8所述的晶体振荡器电路，其特征在于，所述监控电路通过以下使所述反相器调制对所述晶体的所述供电：
当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过上阈值范围时，导通所述反相器；以及
当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围时，关断所述反相器。
10.根据权利要求9所述的晶体振荡器电路，其特征在于，所述监控电路被配置为根据所述第一振荡信号和所述第二振荡信号来输出时钟信号。
11.根据权利要求8所述的晶体振荡器电路，其特征在于，进一步包括耦合在所述晶体的所述第一端子和所述第二端子之间的反馈电阻器、耦合在所述晶体的所述第一端子和接地之间的第一电容器以及耦合在所述晶体的所述第二端子和接地之间的第二电容器。
12.一种晶体振荡器电路，其特征在于，包括：
晶体，产生第一振荡信号；以及
监控电路，被配置为在没有将所述第一振荡信号的电压与所述监控电路外部生成的参考电压进行比较的情况下，响应于所述第一振荡信号的电压超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电，并且在没有将所述第一振荡信号的电压与所述监控电路外部生成的参考电压进行比较的情况下，响应于所述第一振荡信号的电压下降到低于所述上阈值范围而导通对所述晶体振荡器芯的供电。
13.根据权利要求12所述的晶体振荡器电路，其特征在于，所述监控电路包括第一公共源极放大器，所述第一公共源极放大器包括第一NMOS晶体管，所述第一NMOS晶体管具有耦合到接地的源极、耦合到第一参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极。
14.根据权利要求13所述的晶体振荡器电路，其特征在于，所述监控电路进一步包括第二公共源极放大器，所述第二公共源极放大器包括第二NMOS晶体管，所述第二NMOS晶体管具有耦合到接地的源极、耦合到大于所述第一参考电流的第二参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极。
15.根据权利要求12所述的晶体振荡器电路，其特征在于，所述监控电路包括：
第一NMOS晶体管，具有耦合到接地的源极、耦合到第一参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极；
第一PMOS晶体管，具有耦合到源电压的源极、耦合到所述第一NMOS晶体管的漏极的漏极、以及栅极；以及
第一反相器，具有耦合到所述第一NMOS晶体管的漏极的输入以及耦合到所述第一PMOS晶体管的漏极的输出。
16.根据权利要求15所述的晶体振荡器电路，其特征在于，所述监控电路包括：
第二NMOS晶体管，具有耦合到接地的源极、耦合到第二参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的栅极；
第二PMOS晶体管，具有耦合到源电压的源极、耦合到所述第二NMOS晶体管的漏极的漏极、以及栅极；以及
第二反相器，具有耦合到所述第二NMOS晶体管的漏极的输入以及耦合到所述第二PMOS晶体管的漏极的输出；
其中所述第一PMOS晶体管的尺寸小于所述第二PMOS晶体管的尺寸。
17.根据权利要求12所述的晶体振荡器电路，其特征在于，所述晶体在第一端子处产生所述第一振荡信号，并且进一步包括：
晶体管，具有连接到所述晶体的第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；
电流源，连接到所述晶体管的所述第一导电端子；
反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；
第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及
第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间。
18.一种晶体振荡器电路，其特征在于，包括：
晶体，产生相位大致相反的第一振荡信号和第二振荡信号；以及
监控电路，被配置为基于所述第一振荡信号的电压与所述第二振荡信号的电压之间的差来选择性地导通和关断对所述晶体的晶体振荡器芯的供电。
19.根据权利要求18所述的晶体振荡器电路，其特征在于，所述监控电路包括：
第一比较器，被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过上阈值范围；
第二比较器，被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差是否超过下阈值范围，所述下阈值范围小于所述上阈值范围；
数字电路，被配置为：
如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围，则关断对所述晶体振荡器芯的供电；
如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围，则导通对所述晶体振荡器芯的供电；以及
如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述下阈值范围，则基于所述第一振荡信号和所述第二振荡信号来输出时钟信号。
20.根据权利要求19所述的晶体振荡器电路，其特征在于，
其中所述晶体分别在第一端子和第二端子处产生所述第一振荡信号和所述第二振荡信号，
进一步包括：
晶体管，具有连接到所述晶体的所述第二端子的第一导电端子、连接到参考电压的第二导电端子以及连接到所述晶体的所述第一端子的控制端子；
电流源，连接到所述晶体管的所述第一导电端子；
反馈电阻器，连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之间；
第一电容器，连接在所述晶体的所述第一端子和所述参考电压之间；以及
第二电容器，连接在所述晶体的所述第二端子和所述参考电压之间；
其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围，通过生成用于关断所述电流源的控制信号来关断对所述晶体振荡器芯的供电；并且
其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所述上阈值范围，通过生成用于导通所述电流源的控制信号来导通对所述晶体振荡器芯的供电。
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