KR100313725B1 - 노이즈방지회로를포함하는발진회로 - Google Patents

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Abstract

출력클럭신호에서 노이즈가 발생하는 것을 방지하기 위한 발진회로가 제공된다. 발진회로는 증폭부와 제어신호 발생기를 포함한다. 증폭부는 제 1 이득을 구비한 제 1 증폭회로와 병렬연결된 제 2 이득을 구비한 제 2 증폭회로를 포함한다. 증폭부는 발진입력신호를 입력받고 그것을 발진하는 출력신호를 발생하기 위하여 증폭부의 전체적인 이득에 기초하여 증폭한다. 제 1 제어신호발생기는 입력제어신호를 입력받고 출력제어신호를 발생시킨다. 그리고 출력제어신호의 값이 변화될 때, 제 1 증폭회로의 동작상태가 변화된다. 제 1 증폭회로의 제 1 동작상태가 인에이블 상태일 때 전체 이득은 제 1 이득에 기초하고, 제 1 증폭회로의 동작상태가 디스에이블 상태일 때 제 1 이득에 기초하지 않는다. 또한, 제어신호발생기는 입력제어신호의 값이 변화될 때 발생된 노이즈가 발진하는 출력신호에 영향을 미치지 않도록 입력제어신호의 값의 스위칭에 따라 출력제어신호의 값의 변화를 지연시킨다.

Description

노이즈 방지회로를 포함하는 발진회로 {OSCILLATOR CIRCUIT CONTAINING A NOISE PREVENTION CIRCUIT}
본 발명은 반도체장치의 발진회로에 관한 것으로, 특히, 노이즈 방지 회로를 포함하는 발진회로에 관한 것이다.
일반적으로, 전원이 회로에 전력을 공급하기 위해 초기에 턴온된 때, 전원으로부터의 전력의 전압레벨은 불안정하다. 예를 들어, 전원이 5V 신호를 공급하도록 설계되었다면, 전원이 초기에 활성화되었을 때, 실제 전압은 매우 낮고 회로를 정확하게 구동할 수 없을 정도로 매우 파동적일 수도 있다. 또한, 전원이 턴온된 후에 초기 기간동안 안정한 전압을 공급하기 위해, 5V 신호가 안정화될 때까지 안정한 12V 신호가 외부의 소스로부터 회로에 인가될 수도 있다. 전원 (및/또는 외부 소스) 의 전력신호가 반도체장치용 클럭신호를 발생하기 위해 사용되는 발진회로를 구동하기 위해 인가될 때, 발진회로의 이득은 전력신호의 전압에 의존한다. 따라서, 발진회로는 이득이 전력신호의 전압에 기초하여 변하도록 회로의 이득을 변화시키는 증폭회로와 결합한다. 그 결과, 적절한 클럭신호가 가능한 빨리 발진회로로부터 출력될 수 있다.
도 12 는 반도체장치에 사용된 종래의 발진회로의 회로도이다.
도 12 에서 도시한 바와 같이, 발진회로는 피드백 저항 (1), 수정발진기 (3), 커패시터 (4, 5), 제 1 및 2 증폭회로 (21, 22) 를 포함하는 증폭부, 슈미트트리거회로 (23) 및 인버터 (24) 를 포함한다.
제 1 증폭회로 (21) 는 제 1 및 2 P채널 MOS 전계효과 트랜지스터 ("P형 트랜지스터") (P1 및 P2) 와 제 1 및 2 N채널 MOS 전계효과 트랜지스터 ("N형 트랜지스터") (N1 및 N2) 를 포함한다. 트랜지스터 (P1, P2, N1, N2) 는 전원전압 (Vcc) 과 접지 사이에서 직렬로 순차적으로 연결되어 있다. 제 2 증폭회로 (22) 는 전원전압 (Vcc) 과 접지 사이에서 직렬로 연결되어 있는 제 3 P형 트랜지스터 (P3) 및 제 3 N형 트랜지스터 (N3) 를 포함한다.
피드백 저항 (1) 및 수정발진기 (3) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 게이트 (즉, 입력단자) 와 트랜지스터 (P2 및 N1) 의 드레인 (즉, 출력단자) 사이에 연결되어 있다. 또한, 피드백 저항 (1) 및 수정발진기 (3) 는 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 게이트 (즉, 입력단자) 와 트랜지스터 (P3 및 N3) 의 드레인 (즉, 출력단자) 사이에 연결되어 있다.
인버터 (24) 는 제 1 이득제어신호 (이득1) 를 입력받고 제 1 이득제어신호(이득1) 를 반전시켜, 반전된 제 1 이득제어신호 (이득1*) 를 생성한다. 제 1 이득제어신호 (이득1) 는 제 1 P형 트랜지스터 (P1) 의 게이트에 공급되고, 반전된 제 1 이득제어신호 (이득1*) 는 제 2 N형 트랜지스터 (N2) 의 게이트에 공급된다. 또한, 슈미트트리거회로 (23) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 드레인 및 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 드레인에 연결되어 있다.
상기의 구성에 도시한 바에 의하면, 수정발진기 (3) 는 발진신호 (X1) 를 발생시키고, 발진신호 (X1) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 게이트 및 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 게이트에 공급된다.
제 1 증폭회로 (21) 는 게이트 제어신호인 제 1 이득제어신호 (이득1) 에 기초하여 발진신호 (X1) 를 증폭한다. 구체적으로, 제 1 이득제어신호 (이득1) 가 "L" 일 때, 인버터 (24) 는 제 1 이득제어신호 (이득1) 를 반전시켜, "H" 의 반전된 제 1 이득제어신호 (이득1*) 를 발생시킨다. 따라서, 제 1 이득제어신호 (이득1) 가 제 1 P형 트랜지스터 (P1) 를 턴온시키고, 반전 제 1 이득제어신호 (이득1*) 가 N형 트랜지스터 (N2) 를 턴온시키고, 제 1 증폭회로 (21) 가 인에이블된다.
제 2 증폭회로의 트랜지스터 (P3 및 N3) 는 전원전압 (Vcc) 과 접지 사이에 직접 연결되어 있으므로, 그들은 언제나 인에이블된다. 따라서, 발진신호 (X1) 는 제 1 및 제 2 증폭회로 (21, 22) 의 이득들에 기초하여 증폭되고, 출력신호 (X2) 가 생성된다.
한편, 제 1 이득제어신호 (이득1) 가 "H" 인 때, 반전된 제 1 이득제어신호 (이득1*) 는 "L" 로 된다. 따라서, P형 트랜지스터 (P1) 과 N형 트랜지스터 (N2) 는 모두 턴오프되고, 발진신호 (X1) 는 제 2 증폭회로 (22) 의 이득에만 기초하여 증폭되고, 출력신호 (X2) 가 생성된다.
출력신호 (X2) 는 피드백 저항 (1) 에 통하여 피드백되고 증폭회로 (21, 22) 에 다시 입력된다. 그 결과, 출력신호 (X2) 는 다시 증폭되고, 새로운 증폭된 출력신호 (X2) 가 생성된다. 출력신호 (X2) 는 슈미트트리거회로 (23) 에 출력되고, 슈미트트리거회로 (23) 는 출력신호 (X2) 의 파형을 정형하여 클럭신호 (X0) 를 생성한다. 클럭신호 (X0) 는 마이크로컴퓨터 (도시되지 않음) 에 공급되어 마이크로컴퓨터의 동작을 동기시킨다.
발진회로용 전원 (Vcc) 이 초기에 턴온된 때, 제 1 이득제어신호 (이득1) 는 "L" 로 세트된다. 따라서, 제 1 증폭회로 (21) 는 인에이블되고, 두 증폭회로 (21, 22) 는 발진신호 (X1) 를 증폭시켜 출력신호 (X2) 를 생성한다. 또한, 출력신호 (X2) 는 증폭회로 (21) 로 피드백되어 발진이 계속되도록 증폭된다. 슈미트트리거회로 (23) 는 출력신호 (X2) 를 입력받고 대응하는 클럭신호 (X0) 를 출력한다. 발진회로의 발진동작이 안정화된 후에, 제 1 이득제어신호 (이득1) 가 "H"로 되도록 세트되고, 제 1 증폭회로 (21) 는 디스에이블된다. 그 결과, 발진회로의 증폭부의 이득은 감소된다. 다시 말하면, 제 2 증폭회로 (22) 만이 발진신호 (X1) 를 계속해서 증폭시키고, 수정발진기 (3) 와 관련하여 발진동작을 계속한다. 상기 도시된 바와 같이, 발진회로의 증폭부의 이득은 제어신호의 값(이득1) 에 따라 변화할 수 있다.
도 13 은 일본 특개소3-76404 에 개시된 다른 종래 발진회로의 회로도이다. 발진회로는 전원으로부터의 5V 신호가 안정화될 때까지 외부 소스로부터 초기에 12V 신호가 공급된다. 그 후에 발진회로에는 5V 의 신호가 공급된다. 따라서, 증폭회로는 5V 신호가 더욱 안정됨에 따라 점진적으로 감소하는 높은 이득을 가지도록 초기에 제어된다.
도 13 에 도시한 바와 같이, 발진회로는 피드백 저항 (1), 수정발진기 (3), 커패시터 (4, 5) 전원전압검출회로 (12), 멀티플렉서 (13), 시간검출회로 (14), 증폭부 (15) 및 인버터 (24) 로 구성되어 있다.
증폭부 (15) 는 제 1 내지 제 4 증폭회로를 포함한다. 제 1 증폭회로는 P형 트랜지스터 (8a, 9a) 와 N형 트랜지스터 (10a, 11a) 를 포함하고, 트랜지스터 (8a, 9a, 10a, 11a) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 순차적으로 연결되어 있다. 제 2 증폭회로는 P형 트랜지스터 (8b, 9b) 와 N형 트랜지스터 (10b, 11b) 를 포함하고, 트랜지스터 (8b, 9b, 10b, 11b) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 순차적으로 연결되어 있다. 제 3 증폭회로는 P형 트랜지스터 (8c, 9c) 와 N형 트랜지스터 (10c, 11c) 를 포함하고, 트랜지스터 (8c, 9c, 10c, 11c) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 순차적으로 연결되어 있다. 최종적으로, 제 4 증폭회로는 P형 트랜지스터 (8d, 9d) 와 N형 트랜지스터 (10d, 11d) 를 포함하고, 트랜지스터 (8d, 9d, 10d, 11d) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 순차적으로 연결되어 있다.
전원전압검출회로 (12) 는 전원으로부터 출력된 전원전압 (Vcc) 의 레벨을 검출하고 그 전원전압 레벨에 기초하여 4개의 검출신호 (Q1 내지 Q4) 를 발생한다. 전원이 초기에 턴온되고 발진회로가 출력신호 (X2) 를 발생하기 시작할 때, 전원의 전압 (Vcc) 는 초기에 하이레벨이고 점차로 일정한 전압 (Vcc) 으로 감소한다. 그 결과, 전원전압검출회로 (12) 는 초기에 검출신호 (Q1) 를 출력하고, 전압 (Vcc) 가 감소함에 따라 순차적으로 검출신호 (Q1 및 Q2) 그리고 검출신호 (Q1, Q2, Q3) 를 출력하고, 최종적으로 전압 (Vcc) 가 일정하게 될 때 검출신호 (Q1, Q2, Q3, Q4) 를 출력한다.
시간검출회로 (14) 는 전력이 발진회로에 처음에 공급된 이후로 경과된 시간량을 검출하고 경과한 시간에 기초하여 검출신호 (Y1 내지 Y4) 를 출력한다. 특히 전력이 처음에 공급되어졌을 때, 시간검출회로 (14) 는 검출신호 (Y1) 를 출력한다. 그런 후, 시간이 경과함에 따라, 검출회로 (14) 는 검출신호 (Y1, Y2) 를 출력하고 이어서 검출신호 (Y1, Y2, Y3) 를 출력한다. 마침내, 일정 시간이 경과한 후에 시간검출회로 (14) 는 검출신호 (Y1, Y2,Y3, Y4) 를 출력한다.
멀티플렉서 (13) 는 검출신호 (Q1 내지 Q4) 및 검출신호 (Y1 내지 Y4) 를 입력받고 대응하는 제어신호 (Z1 내지 Z4) 를 출력한다. 구체적으로, 전원전압 (Vcc) 가 감소함에 따라/또는 시간이 경과함에 따라, 멀티플렉서 (13) 는 순차적으로 제어신호 (Z1), 제어신호 (Z1, Z2), 제어신호 (Z1, Z2, Z3), 및 제어신호 (Y1, Y2, Y3 및 Y4) 를 출력한다. 제 1 증폭회로는 제어신호 (Z1) 에 의해 인에이블되고, 제 2 증폭회로는 제어신호 (Z2) 에 의해 인에이블되고, 제 3 증폭회로는 제어신호 (Z3) 에 의해 인에이블되고, 제 4 증폭회로는 제어신호 (Z4) 에 의해 인에이블된다.
제 1 증폭회로가 인에이블될 때, 회로의 이득은 P형 트랜지스터 (8a 및 9a) (즉, βp1) 의 이득의 합과 N형 트랜지스터 (10a 및 11a) (즉, βn1) 의 이득의 합에 의해 표시되어 질 수 있다. 제 2 증폭회로가 인에이블될 때, 회로의 이득은 P형 트랜지스터 (8b 및 9b) (즉, βp2) 의 이득의 합과 N형 트랜지스터 (10b 및 11b) (즉, βn2) 의 이득의 합에 의해 표시되어 질 수 있다. 제 3 증폭회로가 인에이블될 때, 회로의 이득은 P형 트랜지스터 (8c 및 9c) (즉, βp3) 의 이득의 합과 N형 트랜지스터 10c 및 11c (즉, βn3) 의 이득의 합에 의해 표시되어 질 수 있다. 마침내, 제 4 증폭회로가 인에이블될 때, 회로의 이득은 P형 트랜지스터 (8d 및 9d) (즉, βp4) 의 이득의 합과 N형 트랜지스터 (10d 및 11d) (즉, βn4) 의 이득의 합에 의해 표시되어 질 수 있다.
따라서 발진회로에, 전력이 초기에 공급되고 발진되기 시작할 때, 멀티플렉서 (13) 는 오직 신호 Z1 만을 출력한다. 따라서, 제 1 증폭회로만이 인에이블되고, 그리하여 전체 증폭부 (15) 의 이득은 P 채널측에서는 βp1 으로 되고, N 채널측에서는 βn1 으로 된다. 그런 후, 멀티플렉서 (13) 는 제어신호 (Z1과 Z2) 만을 출력하고, 제 1 및 제 2 증폭회로는 인에이블된다. 그 결과 전체 증폭부 (15) 의 이득은 P 채널측에서는 βp1 + βp2 로 증가하고, N 채널측에서는 βn1 + βn2 로 증가한다. 그런 후, 멀티플렉서 (13) 는 제어신호 (Z1, Z2, Z3) 를 출력하고, 제 1, 제 2 및 제 3 증폭회로는 인에이블된다. 그 결과 전체 증폭부(15) 의 이득은 P 채널측에서는 βp1 + βp2 + βp3 로 더욱 증가하고, N 채널측에서는 βn1 + βn2 + βn3 로 더욱 증가한다. 마침내, 멀티플렉서 (13) 는 모든 제어신호 (Z1, Z2, Z3 및 Z4) 를 출력하고 제 1, 2, 3 및 4 증폭회로는 인에이블된다. 따라서, 전체 증폭회로 (15) 의 이득은 최대화되고 P 채널측에서는 βp1 + βp2 + βp3 + βp4 가 되고, N 채널측에서는 βn1 + βn2 + βn3 + βn4 가 된다.
상기의 동작에 기초하여, 발진신호 (X1) 는 증폭부 (15) 에 입력되어 제어신호 (Z1 내지 Z4) 에 따라서 증폭되고, 출력신호 (X2) 가 생성된다. 그런 후, 출력신호 (X2) 의 파형은 슈미트트리거회로 (도시되지 않음) 에 의해 정형되어, 디지털장치 (예, 마이크로컴퓨터) 의 동작을 동기시키는데 사용되는 클럭신호를 발생한다.
상기 도시된 바와 같이, 종래의 발진회로의 증폭부의 이득은 하나 또는 그 이상의 제어신호에 따라 선택적으로 변화될 수 있다. 그러나, 종래의 발진회로가 반도체장치 (예, 마이크로컴퓨터) 에 사용되었을 때, 여러 가지의 문제점이 발생한다.
예를 들어, 증폭부의 이득이 매우 높을 때, 과도한 양의 전류가 소비된다. 예를 들어, 도 12 에 도시된, 증폭회로 (21, 22) 에서, 전원으로부터 공급된 전류 (IVDD) 의 일부가 출력신호전류 (IX2) 로서 증폭회로 (21, 22) 로부터 출력되고, 전원전류 (IVDD) 의 일부가 접지전류 (IGND) 로서 증폭회로를 통하여 접지로 흐른다.다시 말하면, IVDD= IX2+ IGND이다. 이득이 증가할 때, 더 많은 양의 출력신호전류 (IX2) 가 증폭회로 (21, 22) 로부터 출력되고, 따라서, 더 많은 양의 전원전류 (IVDD) 가 전원으로부터 유출된다. 그 결과, 더 많은 양의 접지전류 (IGND) 가 접지에 공급되고, 증폭회로 (21, 22) 에 의해 소비된 전력량은 불필요하게 높다.
또한, 증폭회로 (21, 22) 의 이득이 부적절하게 다른 이득값으로 변화될 때 (예를 들어, 전원전압이 증가할 때), 발진회로는 미리 선택된 주파수 (f) 이외의 다른 주파수에서 발진될 수도 있다. 예를 들어, 발진회로는 공진주파수 (f) 에서 발진할 수 있도록 설계되어 있는데, 증폭회로의 이득에 따라서 더 높은 레벨의 고조파 (예를 들어, 3f, 5f) 에서 발진할 수도 있다. 따라서, 증폭회로의 이득이 과도하게 높다면, 수정발진기가 부정확한 주파수 예를 들어, 3f 또는 5f 에서 발진할 수도 있다.
또한, 이득이 높을 때에는, 주파수 (f) 의 출력신호는 증폭회로 내에 있는 트랜지스터에 의해 VDD로 클램핑되고, 그래서, 증폭회로의 출력은 일종의 펄스신호와 유사하게 된다. 또한, 펄스신호는 3f 및 5f 에서 공진하는 높은 레벨의 고조파 신호를 발생한다. 그래서, 발진회로가 16MHz (즉, f) 에서 공진하도록 설계된다면, 80MHz (즉, 5f) 의 주파수를 가진 노이즈가 발생할 수도 있고, 그러한 노이즈는 전파수신기를 간섭하는 주파수를 가진다.
한편, 증폭부의 이득이 너무 낮을 때에는, 증폭회로의 발진동작이 빈번하게 방해되어, 증폭회로가 에러가 있는 클럭신호를 출력한다.
또한, 마이크로컴퓨터와 같은 범용 반도체장치에서, 발진회로는 전형적으로 넓은 영역의 전원전압과 발진 주파수를 가지고 사용된다. 따라서, 회로는 변화하는 전원전압과 주파수에 따라 증폭부의 다른 이득들 중에서 주기적으로 변화되도록 요구될 수도 있다.
그러나, 증폭부의 이득들이 변화될 때, 발진회로에서 노이즈가 발생한다. 그래서, 마이크로컴퓨터의 동작 중에 이득이 변화되면 에러가 있는 클럭신호가 출력되고, 마이크로컴퓨터 또는 장치는 마이크로컴퓨터의 오동작에 의해 제어된다. 그 결과, 종래 발진회로에서의 이득들이 변화될 때는, 마이크로컴퓨터의 동작을 멈추고 이득을 변화시켜야 한다.
에러가 있는 클럭신호가 도 12 에 도시된 종래회로에 의해 어떻게 발생되는가에 대한 예를 도 14 와 함께 아래에 설명한다. 도 12 는 증폭부에서 출력된 출력신호 (X2) 의 파형 (도 14 (a)), 이상적인 제 1 이득제어신호 (이득1) (도 14 (b)) 이상적인 반전된 제 1 이득제어신호 (이득1*) (도 14 (c)), 슈미트트리거회로 (23) 에서 출력된 클럭신호 (X0) (도 14 (d)), 실제적인 제 1 이득제어신호 (이득1) (도 14 (e)), 실제적인 반전된 제 1 이득제어신호 (이득1*) (도 14 (f)) 를 도시한다 (이득의 변화에 기인한 출력신호 (X2) 의 진폭의 변화는 명확성을 위해 도 14 (a) 에 도시되지 않았다). 도 14 에 도시된 바와 같이, 출력신호 (X2) 의 전압이 슈미트트리거회로 (23) 의 상부 문턱레벨 (S1) 위로 상승할 때마다, 슈미트트리거회로 (23) 는 클럭신호 (X0) 로서 "H" 를 출력한다. 반면에 출력신호 (X2) 의 전압이 슈미트트리거회로 (23) 의 하부 문턱레벨 (S2) 아래로 하강할 때마다, 슈미트트리거회로 (23) 는 클럭신호 (X0) 로서 "L" 을 출력한다. 따라서, 출력신호 (X2) 가 정현파이므로, 슈미트트리거회로 (23) 는 구형파 클럭신호 (X0) 를 출력한다.
도 14 에 도시된 바와 같이, 증폭부의 이득은 제 1 이득제어신호의 값 (이득1) 이 "L" 에서 "H" 로 변화할 때인 시점 (1) 에서 변화된다. 이득이 변화될 때 때, 노이즈 ("a") 가 출력신호 (X2) 에서 발생하므로, 출력신호 (X2) 의 전압은 슈미트트리거회로 (23) 의 상부 문턱레벨 (S1) 위로 잘못 상승한다. 그 결과, 노이즈 (a) 는 클럭신호 (X0) 의 노이즈 (b) 로서 슈미트트리거회로 (23) 에 의해 출력되고, 클럭신호 (X0) 에 의해 동기된 마이크로컴퓨터는 오동작할 수도 있다. 또한, 도 14 (e) 에 도시한 바와 같이, 실제의 제 1 이득제어신호 (이득1) 는 즉시 "L" 에서 "H" 로 변화되지 않고, 얼마간의 시간동안에 "L" 에서 "H" 로 변화된다. 또한, 도 14 (f) 에 도시한 바와 같이, 인버터 (24) 의 지연 때문에 실제의 제 1 이득제어신호 (이득1) 가 변화된 후 짧은 시간 tD동안에 실제의 반전된 제 1 이득제어신호 (이득1*) 는 "H" 에서 "L" 로 변화된다. 따라서, P형 트랜지스터 (P1) 는 N형 트랜지스터 (N2) 가 턴오프되기 약간전에 턴오프된다. 그래서, N형 트랜지스터 (N2) 가 온상태이고 P형 트랜지스터가 오프상태일 때인, tD시간동안에, 트랜지스터 (N2) 는 실질적으로 출력신호 (X2) 의 전압을 문턱전압 하한 (S2) 이하로 하강시킨다. 그래서, 슈미트트리거회로 (23) 로부터 출력된 클럭신호 (X0) 에 추가적으로 에러가 있는 펄스가 발생된다.
본 발명의 목적은, 발진회로의 이득이 변화될 때 에러가 발생하는 것을 방지하는 것이다.
상기 목적과 다른 목적을 달성하기 위한 발진회로가 구비된다. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진출력신호를 발생시켜 전체적인 이득에 따라 발진입력신호를 입력받고 상기 발진입력신호를 증폭시키는 증폭부; 및
상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로의 동작상태는 상기 제 1 출력 제어신호의 값이 변화할 때 변화되고,
상기 제 1 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값에 따라 상기 제 1 출력 제어신호의 값이 변화되는 것을 지연시켜서, 상기 제 1 입력 제어신호가 변화할 때 발생된 노이즈는 상기 발진출력신호에 영향을 미치지 않는 것을 특징으로 하는 발진회로.
상기의 목적과 다른 목적을 더 달성하기 위한 발진회로가 구비된다.
제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진입력신호를 입력받고 발진출력신호를 발생시켜 전체 이득에 따라 상기 발진입력신호를 증폭시키는 증폭부; 및
상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로는 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 디스에이블 상태에 있고,
상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고, 상기 변하는 값이 상기 제 1 제어신호 값과 상기 제 2 제어신호 값 사이에서 변화할 때 상기 제 1 이득이 상기 제 1 출력 제어신호의 변하는 값에 따라 변하고,
상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값이 상기 제 1 이득을 점차로 변화시시켜 제 1 값에서 제 2 값으로 변화될 때 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 제 1 출력 제어신호의 상기 변하는 값을 점차로 변화시키는 것을 특징으로 하는 발진회로.
도 1 은 본 발명의 제 1 실시예에 따른 발진회로의 회로도.
도 2 는 도 1 에 도시된 타이밍발생회로의 회로도.
도 3 는 도 1 및 도 2 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 4 는 본 발명의 제 2 실시예에 따른 발진회로의 회로도.
도 5 는 도 4 에 도시된 파형정형회로의 회로도.
도 6 은 도 4 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 7 은 본 발명의 제 3 실시예에 따른 발진회로의 회로도.
도 8 은 본 발명의 제 4 실시예에 따른 발진회로의 회로도.
도 9 는 도 8 에 도시된 타이밍발생회로의 회로도.
도 10 은 본 발명의 제 5 실시예에 따른 발진회로의 회로도.
도 11 은 본 발명의 제 6 실시예에 따른 발진회로의 회로도.
도 12 는 제 1 종래의 발진회로의 회로도.
도 13 은 제 2 종래의 발진회로의 회로도.
도 14 는 도 12 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 15 는 도 1 및 2 에 도시된 회로의 여러 위치에서의 신호의 파형도.
*도면의 주요부분에 대한 부호의 설명*
1 : 저항 3 : 수정발진기
12 : 전원검출회로 13 : 멀티플렉서
14 : 시간검출회로 15 : 전제증폭회로
21 : 제 1 증폭회로 22 : 제 2 증폭회로
23 : 슈미트트리거회로 24 : 인버터
25 : 타이밍발생회로 26A,26B : 파형정형회로
251 : 비교기 253 : 래치회로
본 발명의 상기 및 다른 목적, 장점 및 특징은 첨부 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 발진회로의 회로도이다. 발진회로에서, 1.8V 내지 5V 의 전원전압 (Vcc) 이 발진회로에 공급되어 발진회로를 인에이블시켜 발진신호를 발생할 수 있게 한다.
도 1 에 도시한 바와 같이, 발진회로는 피드백 저항 (1), 수정발진기 (3), 커패시터 (4, 5) 및 제 1 및 제 2 증폭회로 (21, 22), 슈미트트리거회로 (23), 인버터 (24) 및 타이밍발생회로 (25) 를 포함하는 증폭부로 구성된다.
제 1 증폭회로 (21) 는 제 1 및 제 2 P형 트랜지스터 (P1 및 P2) 과 제 1 및 제 2 N형 트랜지스터 (N1 및 N2) 으로 구성된다. 트랜지스터 (P1, P2, N1, N2) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 순차적으로 연결되어 있다. 제 2 증폭회로 (22) 는 전원전압 (Vcc) 과 접지 사이에 직렬로 연결된 제 3 P형 트랜지스터 (P3) 와 제 3 N형 트랜지스터 (N1 및 N2) 으로 구성된다.
피드백 저항 (1) 과 수정발진기 (3) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 게이트들 (즉, 입력단) 과 트랜지스터 (P2 및 N1) 의 드레인들 (즉, 출력단) 사이에 연결되어 있다. 또한, 저항 (1) 과 수정발진기 (3) 는 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 게이트들 (즉, 입력단) 과 트랜지스터 (P3 및 N3) 의 드레인들 (즉, 출력단) 과 연결되어 있다.
또한, 슈미트트리거회로 (23) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 드레인들과 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 드레인들과 연결되어 있다.
타이밍발생회로 (25) 는 제 1 이득제어신호 (이득1) 와 출력신호 (X2) 를 입력받고, 이 신호들 (이득1 및 X2) 을 처리하여 제 2 이득제어신호 (이득2) 를 발생시킨다. 인버터 (24) 는 제 2 이득제어신호 (이득2) 를 입력받고, 제 2 이득제어신호 (이득2) 를 반전시켜, 반전된 제 2 이득제어신호 (이득2*) 를 발생한다. 제 2 이득제어신호 (이득2) 는 제 1 P형 트랜지스터 (P1) 의 게이트에 공급되고, 반전된 제 2 이득제어신호 (이득2*) 는 제 2 N형 트랜지스터 (N2) 의 게이트에 공급된다.
상기 구성에 의해 도시된 바와 같이, 수정발진기 (3) 는 발진신호 (X1) 를 발생시키고, 그 발진신호 (X1) 는 제 1 증폭회로 (21) 의 트랜지스터 (P2 및 N1) 의 게이트와 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 게이트에 공급된다. 제 1 증폭회로 (21) 는 게이트 제어신호 (이득1) 에 간접적으로 기초하여 발진신호 (X1) 를 증폭한다. 구체적으로, 제 1 이득제어신호 (이득1) 가 타이밍발생회로 (25) 에 입력될 때, 타이밍발생회로 (25) 는 대응하는 제 2 이득제어신호 (이득2) 를 출력한다.
제 2 이득제어신호 (이득2) 가 "L" 이면, 인버터 (24) 는 제 2 이득제어신호 (이득2) 를 반전시켜 "H" 의 반전된 제 2 이득제어신호 (이득2*) 를 발생한다. 따라서, 제 2 이득제어신호 (이득2) 가 제 1 P형 트랜지스터 (P1) 를 턴온하고, 반전된 제 2 이득제어신호 (이득2*) 는 N형 트랜지스터 (N2) 를 턴온시킨다. 또한, 제 2 증폭회로의 트랜지스터 (P3 및 N3) 가 전원전압 (Vcc) 과 접지 사이에 직접적으로 연결되었으므로, 그들은 언제나 인에이블된다. 따라서, 발진신호 (X1) 는 제 1 및 2 증폭회로 (21, 22) 의 이득에 기초하여 증폭되고, 출력신호 (X2) 가 발생된다.
한편, 제 2 이득제어신호 (이득2) 가 "H" 인 때, 반전된 제 2 이득제어신호(이득2*) 는 "L" 로 된다. 그리하여, P형 트랜지스터 (P1) 와 N형 트랜지스터 (N2) 는 모두 턴오프된다. 따라서, 제 1 증폭회로 (21) 는 인에이블되지 않고, 트랜지스터 (P2 및 N1) 는 발진신호 (X1) 를 증폭시키지 않는다. 그 결과, 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 만이 발진신호 (X1) 를 증폭시켜, 출력신호 (X2) 가 발생된다.
출력신호 (X2) 는 피드백 저항 (1) 을 통해 피드백되고 증폭회로 (21, 22) 에 입력된다. 그 결과, 출력신호 (X2) 는 다시 증폭되고, 새로운 증폭된 출력신호 (X2) 가 발생된다. 출력신호 (X2) 는 슈미트트리거회로 (23) 에 출력되고, 슈미트트리거회로 (23) 는 출력신호 (X2) 의 파형을 정형하여, 클럭신호 (X0) 를 발생시킨다. 클럭신호 (X0) 는 마이크로컴퓨터 (도시되지 않았음) 에 공급되어, 마이크로컴퓨터의 동작을 동기시킨다.
"H" 의 제 1 이득제어신호 (이득1) 가 타이밍발생회로 (25) 에 입력되면, 타이밍발생회로 (25) 는 결과적으로 "H" 의 제 2 이득제어신호 (이득2) 를 출력한다. 따라서, 트랜지스터 (P1) 는 제 2 이득제어신호 (이득2) 에 의해 턴오프되고, 트랜지스터 (N2) 는 반전된 제 2 이득제어신호 (이득2*) 에 의해 턴오프된다. 그 결과 제 1 증폭회로 (21) 는 디스에이블되고, 제 2 증폭회로 (22) 는 인에이블되고, 발진회로는 오직 제 2 증폭회로 (22) 의 이득만에 기초하여 발진한다.
한편, "L" 의 제 1 이득제어신호 (이득1) 가 타이밍발생회로 (25) 에 입력되면, 타이밍발생회로 (25) 는 결과적으로 "L" 의 제 2 이득제어신호 (이득2) 를 출력한다. 그 결과, 트랜지스터 (P1) 는 제 2 이득제어신호 (이득2) 에 의해 턴온되고, 트랜지스터 (N2) 는 반전된 제 2 이득제어신호 (이득2*) 에 의해 턴온된다. 그 결과 제 1 증폭회로 (21) 는 인에이블되고, 제 1 증폭회로 (21) 는 인에이블되고, 발진회로는 두 증폭회로 (21, 22) 의 이득에 기초하여 발진한다.
도 2 는 도 1 에 도시한 타이밍발생회로 (25) 의 예를 도시한 도이다. 타이밍발생회로 (25) 는 비교기 (251), 인버터 (252) 및 래치회로 (253) 를 포함한다. 또한, 래치회로 (253) 는 인버터들 (254, 255) 로 이루어진다.
비교기 (251) 는 저항 (R1, R2) 으로 이루어진 전압 분배기에 의해 전원전압 (Vcc) 를 분배하여 생성한 기준전압 (VR) 과, 증폭부로부터의 출력신호 (X2) 를 입력받는다. 비교기 (251) 는 출력신호 (X2) 를 기준전압 (VR) 과 비교하고, 이 신호들 (X2 및 VR) 의 차이 값에 기초하여 펄스신호 (VX) 를 출력한다. 구체적으로, 비교기 (251) 는 출력신호 (X2) 가 기준전압 (VR) 보다 크거나 동일한 때에 펄스신호 (VX) 로서 "H" 를 출력하고, 기준전압 (VR) 보다 적은 때에 펄스신호 (VX) 로서 "L" 을 출력한다.
인버터 (252) 는 펄스신호 (VX) 가 "H" 인 때 인에이블되고, 인버터 (255) 는 펄스신호 (VX) 가 "L" 인 때 인에이블된다. 따라서, 펄스신호 (VX) 가 "H" 인 때, 인버터 (252) 가 인에이블되고 제 1 이득제어신호 (이득1) 를 입력받고 반전된 제 1 이득제어신호 (이득1*) 를 출력한다. 그런 후, 인버터 (254) 는 반전된 제 1 이득제어신호 (이득1*) 를 다시 반전시켜, 제 2 이득제어신호 (이득2) 를 발생시킨다. 한편, 펄스신호 (VX) 가 "L" 인 때, 인버터 (252) 는 디스에이블되고, 인버터 (255) 는 인에이블된다. 따라서, 인버터들 (254, 255) 은 래치회로 (253) 를 형성한다. 구체적으로, 인버터 (254) 는 제 2 이득제어신호 (이득2) 를 출력하고, 인버터 (255) 는 제 2 이득제어신호 (이득2) 를 반전하고 반전된 제 2 이득제어신호 (이득2*) 를 출력한다. 그런 후, 인버터 (254) 는 제 2 이득제어신호 (이득2*) 를 반전하고 제 2 이득제어신호 (이득2) 를 출력하는 것을 계속한다.
예를 들어, 펄스신호 (VX) 가 "H" 이고, 제 1 이득제어신호 (이득1) 가 "L" 이면, 인버터 (252) 는 "H" 의 제 1 이득제어신호 (이득1*) 를 출력하고, 인버터 (254) 는 "L" 의 제 2 이득제어신호 (이득2) 를 출력한다. 다음에, 펄스신호 (VX) 가 "L" 로 되면, 인버터 (255) 는 "L" 의 제 2 이득제어신호 (이득2) 를 반전시켜 "H" 의 반전된 제 2 이득제어신호 (이득2*) 를 출력한다. 그런 후, 인버터 (254) 는 "H" 의 제 2 이득제어신호 (이득2*) 를 반전시켜 "L" 의 제 2 이득제어신호 (이득2) 를 출력한다.
도 3 은 이득제어신호들 (이득1 및 이득2) 에 따라 증폭부의 이득이 변화될 때 타이밍발생회로 (25) 에 의해 발생되고 처리된 여러 가지 신호의 파형도이다.
구체적으로, 도 3 은 증폭부로부터 출력된 출력신호 (X2) (도 3 (a)) 의 예시적인 파형, 타이밍발생회로 (25) 에 입력된 제 1 이득제어신호 (이득1) (도 3 (b)), 펄스신호 (VX) (도 3 (c)), 타이밍발생회로 (25) 에서 출력된 제 2 이득제어신호 (이득2) (도 3 (d)) 를 도시한 도이다 (이득의 변화에 의한 출력신호 (X2) 의 진폭의 변화는 명확성을 위해 도 3 (a) 에 도시하지 않았음).
도 3 에 도시된 바와 같이, 출력신호 (X2) 는 발진하는 정형파이고 슈미트트리거회로 (23) 의 문턱전압 상한 (S1) 보다 더 큰 최대값을 가진다. 또한, 출력신호 (X2) 는 슈미트트리거회로 (23) 의 하부 문턱레벨 전압 (S2) 보다 더 낮은 최소값을 가진다. 또한, 비교기 (251) 에 입력되는 기준전압 (VR) 의 전압은 슈미트트리거회로 (23) 의 문턱전압 상한 (S1) 보다 크고, 출력신호 (X2) 의 최대값은 기준전압 (VR) 보다 더 크다.
상술한 바와 같이, 기준전압 (VR) 의 값은 슈미트트리거회로 (23) 의 문턱전압 (S1 및 S2) 과 다른 값으로 세트되어 슈미트트리거회로 (23) 으로부터 출력된 클럭신호 (X0) 는 증폭부의 이득이 변화될 때 발생된 노이즈에 의해 불리하게 영향을 받지 않는다. 또한, 출력신호 (X2) 가 기준전압 (VR) 보다 더 클 때마다 비교기 (251) 가 펄스신호 (VX) 로서 "H" 를 출력하기 때문에, 펄스신호 (VX) 는 도 3 (c) 에 도시한 바와 같이 구형파 모양을 하고 있다.
도 3 (b) 에 도시한 바와 같이, 제 1 이득제어신호 (이득1) 는 초기에 "L" 이고, 펄스신호 (VX) 가 "H" 인 때, 인버터 (252) 는 제 1 이득제어신호 (이득1) 를 반전시켜 "H" 의 반전된 제어신호 (이득1*) 를 발생시킨다. 그런 후, 반전된 제 1 이득제어신호 (이득1*) 는 인버터 (254) 에 의해 다시 반전되고, "L" 의 제 2 이득제어신호 (이득2) 가 출력된다.
펄스신호 (VX) 가 "L" 이고 제 1 이득제어신호 (이득1) 가 "L" 일 때, 인버터 (252) 는 디스에이블되고, 인버터 (255) 는 인에이블된다. 따라서, 래치회로 (253) 는 L" 의 제 2 이득제어신호 (이득2) 를 래치하여 계속 출력한다. 그래서, 제 1 이득제어신호 (이득1) 가 초기에 "L" 일 때, 타이밍발생회로로부터 출력된 제 2 이득제어신호 (이득2) 는 "L" 로 된다.
그 결과, 제 1 증폭회로 (21) 는 인에이블되고, 발진신호 (X1) 는 수정발진기 (3) 와 두 증폭회로 (21, 22) 의 이득에 따라 증폭되고, 출력신호 (X2) 가 발생된다. 그런 후, 출력신호 (X2) 는 슈미트트리거회로 (23) 의 문턱레벨 (S1 및 S2) 에 기초한 슈미트트리거회로 (23) 에 의해 클럭신호 (X0) 로 변환된다.
그런 후, 시점 (1) 에서, 제 1 이득제어신호 (이득1) 는 증폭부의 이득을 변화시키기 위해 "L" 에서 "H" 로 변화되어 발진신호 (X1) 가 제 2 증폭회로 (22) 에 의해 증폭만 된다. 펄스신호 (VX) 가 그 시간동안에 "L" 이기 때문에, 인버터 (252) 는 디스에이블되고 반전된 제 1 이득제어신호 (이득1*) 의 새로운 값 "L"을 출력하지 않는다. 따라서, 제 2 이득제어신호 (이득2) 의 전류 값 "L" 은 계속해서 출력된다. 그러나, 펄스신호 (VX) 가 시점 (2) 에서 "H" 일 때, 인버터 (252) 는 인에이블되고 "L" 값을 가지는 반전된 제 1 이득제어신호 (이득1*) 를 출력한다. 그 결과, 인버터 (254) 는 제 1 이득제어신호 (이득1*) 를 반전하고 "H" 의 값을 가지는 제 2 이득제어신호 (이득2) 를 출력한다. 결과적으로, 펄스신호 (VX) 가 "L" 일 때, 래치회로 (253) 는 래치하여 "H" 의 값을 가지는 제 2 이득제어신호 (이득2) 를 계속해서 출력한다.
상술한 바에 의하면, 제 1 이득제어신호 (이득1) 의 값이 증폭부의 이득을 변화시키기 위해 변화할 때, 증폭부의 이득은 즉시 변화되지 않는다. 대신에, 이득은 출력신호 (X2) 가 슈미트트리거회로 (23) 의 상부 문턱레벨 (S1) 과 기준전압 (VR) 보다 클 때에만 변화된다.
그 결과, 출력신호 (X2) 의 전압레벨은 매우 높고, 슈미트트리거회로 (23) 의 하부 문턱레벨 (S2) 아래로 내려가게 된다. 그래서, 노이즈는 클럭신호 (X0) 에서 에러가 있는 펄스를 만들지 않는다.
도 15 는 증폭부의 이득이 이득제어신호들 (이득1 및 이득2) 에 따라 변화될 때 타이밍발생회로 (25) 에 의해 발생되고 처리된 여러 신호의 파형도의 상세한 예를 도시한 도이다. 도 15 는 증폭부에서 출력된 출력신호 (X2) (도 15 (a)), 비교기 (251) 로부터 출력된 펄스신호 (VX) (도 15 (b)), 슈미트트리거회로 (23) 로부터 출력된 클럭신호 (X0) (도 15 (c)), 타이밍발생회로 (25) 에 입력된 제 1 이득제어신호 (이득1) (도 15 (d)) 및 타이밍발생회로 (25) 로부터 출력된 제 2 이득제어신호 (이득2) (도 15 (e)) 의 예시적인 파형을 도시한다 (이득의 변화 때문에 출력신호 (X2) 의 진폭의 변화는 도 15 (a) 에 도시하지 않았음).
파형도에서 도시한 바와 같이, 제 2 이득제어신호 (이득2) 는 출력신호 (X2) 가 기준전압 (VR) 보다 큰 경우에 바뀌기만 한다. 그 결과, 비록 인버터 (24) 의 지연이 P형 트랜지스터 (P1) 가 OFF 된 동안에 짧은 기간동안 N형 트랜지스터 (N2) 를 ON 하게 하더라도, 제 2 이득제어신호 (이득2) 가 "L" 에서 "H" 로 변화될 때 발생한 어떤 노이즈 (a) 라도 N형 트랜지스터 (N2) 에 의해 슈미트트리거회로 (23) 의 하부 문턱레벨 (S2) 아래로 풀다운 (PULL-DOWN) 되지 않는다.
한편, 도 14 와 함께 상기 도시된 바에 의하면, 종래의 발진회로는 제 1 이득제어신호 (이득1) 가 변화될 때 증폭부가 즉시 변화시키기 때문에 출력신호 (X2) 내에 노이즈 (a) 를 발생한다. 그래서, 본 실시예에 있어서, 발진회로의 슈미트트리거회로 (23) 가 클럭신호 (X0) 내에 노이즈 (b) 가 발생하는 것을 막는다. 클럭신호 (X0) 는 에러가 없으므로, 신호 (X0) 과 동기되는 장치 (즉, 마이크로컴퓨터) 는 오동작하지 않는다.
제 1 실시예는 제 1 이득제어신호 (이득1) 를 "L" 에서 "H" 로 변화시켜, 증폭부의 이득을 감소시키는 예를 사용하여 설명된다. 명확하게, 제 1 이득제어신호 (이득1) 는 증폭부의 이득을 증가시켜, 제 1 이득제어신호 (이득1) 가 "H" 에서 "L" 로 변화될 때 실시예 출력신호 (X2) 내의 노이즈를 제거한다.
또한, 제 1 실시예에서, 기준전압 (VR) 의 레벨은 슈미트트리거회로 (23) 의 상부 문턱레벨 (S1) 보다 더 높게 세트된다. 그러나, 동일한 결과가 기준전압 (VR) 의 레벨이 하부 문턱레벨 (S2) 보다 더 낮게 설정된 때에도 달성될 수 있다.
도 4 는 본 발명의 제 1 실시예에 따른 발진회로의 회로도이다. 제 1 실시예는 타이밍발생회로 (25) 대신에 파형정형회로 (26A, 26B) 를 설치한 것을 제외하고는 제 1 실시예와 비슷하다. 도 4 에 도시한 바와 같이, 제 1 파형정형회로 (26A) 는 제 1 이득제어신호 (이득1) 를 입력하는 입력단자와 트랜지스터 (P1) 의 게이트 사이에서 연결되고, 제 2 파형정형회로 (26B) 는 인버터 (254) 의 출력단자와 트랜지스터 (N2) 의 게이트 사이에서 연결되어 있다.
제 1 이득제어신호 (이득1) 를 입력한 후에 제 2 파형정형회로 (26A) 는 파형신호 (이득1) 를 정형하여 재정형된 제 1 이득제어신호 (이득1') 를 발생시키고, 재정형된 제 1 이득제어신호 (이득1') 를 P형 트랜지스터 (P1) 의 게이트에 출력한다. 또한, 제 1 실시예에서와 같이, 인버터 (24) 는 제 1 이득제어신호(이득1) 를 입력받고 반전된 제 1 이득제어신호 (이득1*) 를 발생한다. 그런 후, 제 2 파형정형회로 (26A) 는 반전된 제 1 이득제어신호 (이득1*) 를 입력받고 대응하는 재정형된 제 1 이득제어신호 (이득1*') 를 N형 트랜지스터 (N2) 의 게이트에 출력한다.
도 5 는 도 4 에 도시한 파형정형회로 (26A) 의 예를 도시하고 있다. 제 2 파형정형회로 (26B) 가 제 1 파형정형회로 (26B) 와 비슷하기 때문에, 파형정형회로 (26A) 의 설명은 간략을 위해 제외한다.
도 5 에 도시한 바와 같이, 파형정형회로 (26A) 는 인버터 (261, 262) 와 저항 (R3) 및 커패시터 (C) 를 포함하는 지연회로로 구성된다. 인버터 (261) 는 제 1 이득제어신호 (이득1) 를 입력받고 그 제 1 이득제어신호 (이득1) 를 반전시켜 제 1 반전신호를 발생한다. 그런 후, 인버터 (262) 는 제 1 반전된 신호를 입력받고 반전시켜 제 1 이득제어신호 (이득1) 에 대응하는 제 2 반전신호를 발생한다. 그런 후, 지연회로 (263) 는 저항 (R3) 과 커패시터 (C) 의 값에 의해 결정된 시상수에 기초한 제 2 반전된 신호를 지연시켜 재정형된 제 1 이득제어신호 (이득1') 를 발생한다.
도 6 은 증폭부의 이득이 제 1 이득제어신호 (이득1) 에 따라 변화된 때 파형정형회로 (26A, 26B) 에 의해 발생되고 처리된 여러 신호들의 파형도이다. 구체적으로, 도 6 은 파형정형회로 (26A) 에 입력된 제 1 이득제어신호 (이득1) (도 6 (a)), 파형정형회로 (26A) 에서 트랜지스터 (P1) 에 출력된 재정형된 제 1 이득제어신호 (이득1'), 파형정형회로 (26B) 에서 트랜지스터 (N2) 에 출력된 재정형된 제 1 이득제어신호 (이득1*') 의 예시적인 파형을 도시한다.
게다가, 도 6 (d) 는 시간에 관한 출력신호 (X2) 의 이득의 그래프를 도시한다.
도 6 (a) 에 도시한 바와 같이, 제 1 이득제어신호 (이득1) 는 초기에 "L" 이고, 따라서, 인버터 (24) 는 신호 (24) 를 반전시켜, "H" 의 반전된 제 1 이득제어신호 (이득1*) 를 발생시킨다. 시점 (1) 에서, 제 1 이득제어신호 (이득1) 는 "H" 로 변화되고, 따라서 반전된 제 1 이득제어신호 (이득1*) 는 마찬가지로 "L" 로 변화된다. 시점 (1) 에서, 제 1 파형정형회로 (26A) 에서, 인버터 (261) 는 제 1 이득제어신호 (이득1) 를 반전시켜 "L" 의 제 1 반전된 신호를 발생시키고, 인버터 (262) 는 제 1 반전된 신호를 반전시켜 "H" 의 제 2 반전신호를 발생시킨다. 그런 후, 파형정형회로 (26A) 으로부터 출력된 재정형된 제 1 이득제어신호 (이득1') 는 지연회로의 R3 및 C 때문에 시점 (1) 과 시점 (2) 사이를 "L" 에서 "H" 로 점차로 증가한다.
유사하게, 제 2 파형정형회로 (26B) 초기에 "H" 의 반전된 제 1 이득제어신호 (이득1*) 를 입력한다. 그런 후, 반전된 제 1 이득제어신호 (이득1*) 가 "H" 에서 "L" 로 변화될 때 때, 파형정형회로 (26B) 는 시점 (1) 과 시점 (2) 사이에서 재정형된 제 1 이득제어신호 (이득1*') 의 전압을 점차로 감소시킨다.
P형 트랜지스터 (P1) 의 게이트에 출력된 재정형된 제 1 이득제어신호 (이득1*') 의 전압이 "L"에서 "H"까지 점차로 증가하므로, P형 트랜지스터 (P1) 로부터 출력된 전압은 시점 (2) 에서 트랜지스터 (P1) 가 턴오프될 때까지 점차로 감소한다. 또한, N형 트랜지스터 (N2) 의 게이트에 출력된 재정형된 제 1 이득제어신호 (이득1*') 의 전압이 "H" 에서 "L" 로 감소하므로, 트랜지스터 (N2) 에서 출력된 전압은 시점 (2) 에서 트랜지스터 (N2) 가 턴오프될 때까지 점차적으로 감소한다. 그 결과, 비록 제 1 이득제어신호 (이득1*') 가 인버터 (24) 의 지연 때문에 제 1 이득제어신호 (이득1*') 로부터 tD에 의해 지연되더라도, 트랜지스터 (P1) 는 트랜지스터 (N2) 가 완전히 ON 이 되었을 때 완전히 OFF 되지 않는다. 그 결과, 출력신호 (X2) 의 전압은 제 1 이득제어신호 (이득1) 가 "L" 에서 "H" 로 변화될 때 풀다운 (PULL-DOWN) 되지 않는다. 그래서, 출력신호 (X2) 의 전압은 슈미트트리거회로 (23) 의 하부 문턱레벨 (S2) 아래로 잘못해서 떨어지지 않고, 에러있는 펄스는 슈미트트리거회로 (23) 에서 출력된 클럭신호 (X0) 내에 생성되지 않는다. 그래서, 제 1 증폭회로 (21) 가 발진신호 (X1) 를 증폭함과 함께 이득은 0 으로 점차로 감소시켜, 출력신호 (X2) 를 발생시킨다. 그 결과, 증폭부의 전체적인 이득은 제 1 증폭회로 (21) 의 이득이 점차로 0 으로 감소함에 따라 점차로 시점 (1) 과 시점 (2) 사이에서 감소한다 (도 6 (d)).
상술한 바와 같이, 제 1 이득제어신호 (이득1) 의 값이 증폭부의 이득을 변화시키기 위해 변화할 때, 제 1 이득제어신호 (이득1) 의 파형 (반전된 신호이득*) 은 파형정형회로 (26A) 에 의해 재정형되어 그 재정형된 제 1 이득제어신호 (이득1') (또는 이득1*') 는 "L" (또는"H") 에서 "H" (또는"L") 까지 점차로 증가 (감소) 한다. 따라서, 증폭부의 이득은 점차로 변화된다. 그 결과, 증폭부의 이득이 빨리 바뀜에 의해 전형적으로 발생한 출력신호 (X2) 내의 노이즈는 제거되고, 따라서, 출력신호 (X2) 에 따라 발생한 클럭신호 (X0) 는 에러가 없다.
제 2 실시예는 제 1 이득제어신호 (이득1) 를 "L" 에서 "H" 로 변화시켜 증폭부의 이득을 점차로 감소시키는 예를 사용하여 설명된다. 명확하게, 제 2 실시예는 제 1 이득제어신호 (이득1) 가 "H" 에서 "L" 로 변화될 때 출력신호 (X2) 내의 노이즈를 제거하여, 증폭부의 이득을 점차로 증가시킨다.
또한, 파형정형회로 (26A, 26B) 의 상승시간 또는 하강시간은 발진회로의 발진 주기 보다 길게 또는 같게 세트될 수도 있다.
도 7 은 본 발명의 제 3 실시예에 따른 발진회로의 회로도이다. 제 3 실시예는 타이밍발생회로 (25) 와 파형정형회로 (26A, 26B) 를 하나의 회로에 결합함에 의해 제 1 및 제 2 실시예의 이점을 합한 것이다.
회로들 (25, 26A, 26B) 을 하나의 발진회로에 결합함에 의해, 출력신호 (X2) 에 영향을 미치는 것을 방지할 수 있는 노이즈 양은 증가된다. 예를 들어, 증폭부의 이득의 바뀜에 의해 발생한 심한 노이즈는 일정시점 (2) 에 제 2 이득제어신호 (이득2) 를 오직 출력함에 의해 피해질 수는 없고, 노이즈는 제 1 증폭부의 이득을 점차로 변화에 의해 피해질 수 있다. 상기 실시예에서, 파형정형회로 (26A, 26B) 의 상승시간 또는 하강시간은 발진회로의 발진주기의 1/4 과 짧거나 같은 것이 바람직하다.
상술한 제 1 내지 제 3 실시예에서, 단일의 증폭회로 (21) 의 이득은 변화된다. 그러나, 본 발명은 다수의 증폭회로의 이득을 변화시키기 위해 사용되어질수도 있다. 더욱이, 제 1 내지 제 3 실시예에서, 제 2 증폭회로 (22) 의 이득은 바뀌지 않는다. 그러나, 본 발명은 최종 증폭회로의 이득이 바뀌어진 발진회로 에 결합되어 질 수도 있다. 그와 같은 개념이 아래에서 도 8 내지 11 과 함께 설명될 것이다.
도 8 은 본 발명의 제 4 실시예에 따른 발진회로의 회로도이다. 도 8 에 도시한 바와 같이, 발진회로는 4개의 증폭회로 (21A 내지 21D) 를 포함하는 증폭부로 구성된다. 또한, 제1, 제 2 및 제 3 증폭회로 (21A 내지 21C) 는 타이밍발생회로 (25) 에 의해 발생된 제 2 이득제어신호 (이득2A, 이득2B 및 이득2C) 에 기초하여 각각 그리고 독립적으로 인에이블 및 디스에이블된다. 선택적으로, 증폭회로 (2A 내지 2C) 를 인에이블 및 디스에이블함에 의해, 전체 증폭부의 이득은 변화할 수 있다.
다시 말하면, 제 1 이득제어신호 (이득1A) 가 타이밍발생회로 (25) 에 입력될 때, 타이밍발생회로 (25) 는 대응하는 제 2 이득제어신호 (이득2A) 를 출력하여 제 1 증폭회로 (21A) 를 인에이블 또는 디스에이블한다. 제 1 이득제어신호 (이득1B) 가 타이밍발생회로 (25) 에 입력될 때, 타이밍발생회로 (25) 는 대응하는 제 2 이득제어신호 (이득2B) 를 출력하여, 제 2 증폭회로 (21B) 를 인에이블 또는 디스에이블한다. 마침내, 제 1 이득제어신호 (이득1C) 가 타이밍발생회로 (25) 에 입력될 때, 타이밍발생회로 (25) 는 대응하는 제 2 이득제어신호 (이득2C) 를 출력하여, 제 3 증폭회로 (21B) 를 인에이블 또는 디스에이블한다.
도 9 는 도 8 에서 도시한 타이밍발생회로 (25) 의 예를 도시한 도이다.타이밍발생회로 (25) 는 비교기 (251) 와 3개의 부회로 (SUB-CIRCUIT) 로 구성된다. 제 1 부회로는 인버터 (252A) 와 인버터 (254A 및 255A) 에 의해 정형된 제 1 래치회로로 구성된다. 제 2 부회로는 인버터 (252B) 와 인버터 (254B 및 255B) 에 의해 정형된 제 2 래치회로로 구성된다. 제 1 부회로는 인버터 (252C) 와 인버터 (254C 및 255C) 에 의해 정형된 제 3 래치회로로 구성된다. 도 9 에 도시된 3 개의 부회로 각각은 도 2 에 도시된 회로의 동작과 유사한 방식으로 동작한다.
타이밍발생회로 (25) 는 제 1 이득제어신호 (이득1A 내지 이득1C) 에 기초한 제 2 이득제어신호 (이득2A 내지 이득2C) 를 출력함에 의해 증폭회로 (21A 내지 21C) 를 독립적으로 인에이블 및 디스에이블시킨다. 증폭회로 (21A 내지 21C) 를 인에이블 및 디스에이블함에 의해 발진회로의 증폭부의 이득은 변화될 때 수 있다.
도 10 은 본 발명의 제 5 실시예에 따른 발진회로의 회로도이다. 제 5 실시예는 파형정형회로 (26A 내지 26F) 가 타이밍발생회로 (25) 대신에 결합된 것을 제외하고는 제 4 실시예와 유사하다.
도시한 바와 같이, 제 1 파형정형회로 (26E) 는 제 1 증폭회로 (21A) 내의 제 1 이득제어신호 (이득1A) 를 입력하는 입력단자와 트랜지스터 (P1) 의 게이트 사이에 연결되어 있다. 제 2 파형정형회로 (26F) 는 제 1 증폭회로 (21A) 내의 인버터 (IN3) 의 출력단자와 트랜지스터 (N2) 의 게이트 사이에 연결되어 있다.
제 1 이득제어신호 (이득1A) 를 입력한 후에, 제 1 파형정형회로 (26E) 는제 1 이득제어신호 (이득1A) 의 파형을 정형하고 제 1 이득제어신호 (이득1A') 를 트랜지스터 (P1) 의 게이트에 출력하여, 재정형된 제 1 이득제어신호 (이득1A') 를 발생시킨다. 또한, 인버터 (IN3) 는 제 1 이득제어신호 (이득1A) 를 입력받고 반전된 제 1 이득제어신호 (이득1A*) 를 발생한다. 그런 후, 제 2 파형정형회로 (26F) 는 반전된 제 1 이득제어신호 (이득1*) 를 입력받고 대응하는 재정형된 제 1 이득제어신호 (이득1A*') 를 트랜지스터 (N2) 의 게이트에 출력한다.
제 3 및 제 4 파형정형회로 (26C, 26D) 는 유사하게 제 1 이득제어신호 (이득1B) 와 반전된 제 1 이득제어신호 (이득1B*) 를 입력받고 대응하는 재정형된 제 1 이득제어신호 (이득1B' 및 이득1B*) 를 제 2 증폭회로 (21B) 에 출력한다. 또한, 제 5 및 제 6 파형정형회로 (26A, 26B) 는 유사하게 제 1 이득제어신호 (이득1C) 와 반전된 제 1 이득제어신호 (이득1C*) 를 입력받고 대응하는 재정형된 제 1 이득제어신호 (이득1C' 및 이득1C*') 를 제 3 증폭회로 (21C)에 출력한다.
각각의 파형정형회로 (26A 내지 26D) 의 구성은 도 5 에 도시된 파형정형회로의 구성과 유사하다. 따라서, 제 1 이득제어신호 (이득1A) 가 "H" (또는 "L") 에서 "L" (또는 "H") 까지 변화될 때, 파형정형회로 (26E, 26F) 는 제 1 증폭회로 (21A) 의 이득을 점차로 감소(증가)시키는 재정형된 제 1 이득제어신호 (이득1' 및 이득1*') 를 출력하고, 파형정형회로 (26C, 26D) 는 제 2 증폭회로 (21B) 의 이득을 점차로 감소(증가)시키는 재정형된 제 1 이득제어신호 (이득1B' 및 이득1B*') 를 출력하고, 제 1 이득제어신호 (이득1C) 가 "H" (또는 "L") 에서 "L" (또는 "H") 로 변화될 때, 파형정형회로 (26A, 26B) 는 제 3 증폭회로 (21C)의 이득을 점차로 감소(증가)시키는 재정형된 제 1 이득제어신호 (이득1C' 및 이득1C*') 를 출력하고, 또한, 파형정형회로 (26A 내지 26E) 는 도 8 에 도시한 실시예에 결합하여 도 7 에 도시한 회로와 유사한 회로를 생성한다.
도 11 은 본 발명의 제 6 실시예에 따른 발진회로의 증폭부의 회로도이다. 제 6 실시예의 증폭부는, 제 4 증폭회로 (21D) 가 선택적으로 인에이블 및 디스에이블될 수 있는 점을 제외하고는 제 4 및 제 5 실시예의 증폭부와 유사하다. 구체적으로, 도시한 바에 의하면, 증폭회로는 P형 트랜지스터 (P8) 및 N형 트랜지스터 (N8) 를 더 포함한다. P형 트랜지스터 (P8) 는 전원전압 (Vcc) 과 트랜지스터 (P7) 사이에 직렬로 연결되어 있고, 트랜지스터 (N8) 는 트랜지스터 (N7) 와 접지 사이에 직렬로 연결되어 있다. 그래서, 증폭회로 (21D) 는 적당한 제어신호를 트랜지스터 (P8 및 N8) 의 게이트에 공급함에 의해 인에이블과 디스에이블될 수 있다.
그와 같은 제어신호는 도 8 에서 도시한 타이밍발생회로 (25) 및/또는 도 10 에서 도시한 파형정형회로 (26A 내지 26E) 와 유사한 회로로부터 발생될 수 있다. 그 결과, 증폭회로의 이득은 제 4 증폭회로 (21D) 의 이득의 변화에 의해 더욱더 제어될 수 있다.
상기 기술된 바와 같이, 본 발명의 발진회로는 증폭부의 이득의 변화에 의해 발생된 어떠한 노이즈라도 장치 (즉, 마이크로컴퓨터) 에 공급되는 궁극적인 클럭신호에 영향을 미치는 것을 방지한다. 따라서, 본 발명은 에러있는 클럭신호에의지하여 마이크로컴퓨터가 고장나는 것을 방지한다. 본 발명이 노이즈를 방지하는 방식은 노이즈가 발생하지 않을 때 증폭회로의 이득을 변화시키는 것이다. 또한, 본 발명은 추가적 또는 선택적으로 증폭부의 이득의 변화에 의해 발생하는 노이즈를 방지할 수 있다.
본 발명의 바람직한 실시예가 특정 용어들을 사용하여 기술되어 왔지만, 그러한 기술은 오로지 설명을 하기 위한 것이며, 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것으로 이해되어져야 한다.
여기에 기술된 본 발명의 실시예에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (22)

  1. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 전체적인 이득에 따라 발진입력신호를 입력받고 상기 발진입력신호를 증폭시켜 발진출력신호를 발생시키는 증폭부; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로의 동작상태는 상기 제 1 출력 제어신호의 값이 변화할 때 변화되고,
    상기 제 1 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값에 따라 상기 제 1 출력 제어신호의 값이 변화되는 것을 지연시켜서, 상기 제 1 입력 제어신호가 변화할 때 발생된 노이즈는 상기 발진출력신호에 영향을 미치지 않고;
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호를 제 1 시간에 입력하고 상기 제 1 입력 제어신호를 제 1 시간후 제 2 시간에 상기 제 1 입력제어신호를 상기 제 1 출력제어신호로서 래치하는 래치회로를 포함하고;
    상기 래치회로는 펄스신호를 입력받고 상기 펄스신호의 제 1 논리값에 기초하여 상기 제 1 입력제어신호를 래치하고;
    상기 펄스신호는 상기 발진출력신호의 주파수에 의존하는 주파수를 가지고;
    상기 제 1 제어신호 발생기는 상기 증폭부과 기준전압 신호로부터 상기 발진출력신호를 입력받고, 상기 발진출력신호가 상기 기준전압보다 더 크면 제 2 논리값을 가진 상기 펄스신호를 출력하고, 상기 발진출력신호가 상기 기준전압보다 더 작으면 제 1 논리값을 가진 상기 펄스신호를 출력하는 전압비교기를 더 포함하는 것을 특징으로 하는 발진회로.
  2. 제 1 항에 있어서,
    상기 래치회로는,
    상기 펄스신호가 상기 제 2 논리값을 가질 때 반전된 제 1 입력 제어신호를 발생시키기 위하여 상기 제 1 입력 제어신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력단자와 동작적으로 연결된 입력단자를 가진 제 2 인버터;
    상기 제 2 인버터의 출력단자와 동작적으로 연결된 입력단자를 가지고 상기 제 2 인버터의 상기 입력단자와 동작적으로 연결된 출력단자를 가지며, 상기 펄스신호가 상기 제 1 논리값을 가질 때 인에이블되는 제 3 인버터를 포함하며,
    상기 제 2 인버터는 상기 반전된 제 1 입력 제어신호를 입력받고 상기 펄스신호가 상기 제 2 논리값을 가질 때 상기 반전된 제 1 입력 제어신호를 상기 제 1 출력 제어신호로서 반전시키는 것을 특징으로 하는 발진회로.
  3. 제 2 항에 있어서,
    상기 증폭부와 연결된 정형회로를 더 포함하며,
    상기 정형회로는 상기 발진출력신호를 입력받고 클럭신호를 발생하며, 상기 클럭신호는 상기 발진출력신호가 상부 문턱값보다 더 클 때 제 1 클럭신호 값을 가지고 상기 발진출력신호가 하부 문턱값보다 더 작을 때 제 2 클럭신호 값을 가지는 것을 특징으로 하는 발진회로.
  4. 제 3 항에 있어서,
    상기 기준전압은 상기 상부 문턱값보다 더 크고 상기 발진출력신호의 최대값이 상기 기준전압보다 더 큰 것을 특징으로 하는 발진회로.
  5. 제 3 항에 있어서,
    상기 기준전압은 상기 하부 문턱값보다 더 작고 상기 발진출력신호의 최소값이 상기 기준전압보다 더 작은 것을 특징으로 하는 발진회로.
  6. 제 2 항에 있어서,
    상기 제 1 증폭회로는
    게이트를 통하여 상기 제 1 출력제어신호를 입력받고 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 턴온되고, 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 상기 제 1증폭회로가 상기 디스에이블 상태가 되도록 턴오프되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 직렬로 연결되며, 제 2 트랜지스터를 포함하며,
    상기 제 2 트랜지스터의 게이트는 상기 발진입력신호를 입력받고 상기 제 1 트랜지스터가 턴온될 때 상기 제 1 이득에 따라 상기 발진입력신호를 증폭시키고, 상기 제 1 트랜지스터가 턴오프될 때 상기 발진입력신호를 증폭시키지 않는 것을 특징으로 하는 발진회로.
  7. 제 6 항에 있어서,
    상기 제 1 출력 제어신호를 입력받고 반전된 제 1 출력제어신호를 발생시키는 인버터를 더 포함하며,
    상기 제 1 증폭회로는,
    게이트를 통하여 상기 반전된 제 1 출력 제어신호를 입력받고 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 턴온되고, 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 턴오프되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터와 직렬로 연결된 제 4 트랜지스터를 더 포함하고,
    상기 제 4 트랜지스터의 게이트는 상기 발진입력신호를 입력받고 상기 제 3 트랜지스터가 턴온될 때 상기 제 1 이득에 따라 상기 발진입력신호를 증폭시키고 상기 제 3 트랜지스터가 턴오프될 때 상기 발진입력신호를 증폭시키지 않는 것을특징으로 하는 발진회로.
  8. 제 6 항에 있어서,
    상기 제 1 제어신호 발생기는 제 2 입력 제어신호를 입력받고 대응하는 제 2 출력신호를 발생시키고, 상기 제 2 증폭회로의 동작상태는 상기 제 2 출력 제어신호의 값이 변화될 때 변화되고,
    상기 제 2 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 2 이득에 기초하고, 상기 제 2 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 2 이득에 기초하지 않고,
    상기 제 1 제어신호 발생기는 상기 제 2 입력 제어신호의 값의 스위칭에 따라 상기 제 2 출력 제어신호의 값이 변화되는 것을 지연시켜서, 상기 제 2 입력 제어신호의 값이 변화될 때 발생된 노이즈는 상기 발진출력신호에 영향을 미치지 않는 것을 특징으로 하는 발진회로.
  9. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진입력신호를 입력받고 전체 이득에 따라 상기 발진입력신호를 증폭시켜 발진출력신호를 발생시키는 증폭부; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로는 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 디스에이블 상태에 있고,
    상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
    상기 변하는 값이 상기 제 1 제어신호 값과 상기 제 2 제어신호 값 사이에서 변화할 때 상기 제 1 이득이 상기 제 1 출력 제어신호의 변하는 값에 따라 변하고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값이 상기 제 1 이득을 점차로 변화시켜 제 1 값에서 제 2 값으로 변화될 때 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 제 1 출력 제어신호의 상기 변하는 값을 점차로 변화시키고;
    상기 제 1 제어신호 발생기는 소정의 시상수를 가지고, 상기 제 1 입력 제어신호를 입력받고, 상기 제 1 출력 제어신호를 출력하는 지연회로를 포함하고,
    상기 지연회로는 상기 제 1 입력 제어신호가 상기 제 1 값에서 제 2 값으로 변화될 때 상기 소정의 시상수에 따라 상기 제 1 출력 제어신호의 변하는 값을 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 점차로 증가시키고;
    상기 지연회로는
    상기 제 1 입력 제어신호를 입력받고 제 1 중간 반전된 신호를 출력하는 제 1 인버터,
    상기 제 1 중간 반전된 신호를 입력받고 제 2 중간 반전된 신호를 출력하는제 2 인버터, 및
    상기 소정의 시상수에 기초한 상기 제 1 출력 제어신호를 발생시키는 상기 제 2 중간 반전된 신호를 지연시키는 지연기를 더 포함하는 것을 특징으로 하는 발진회로.
  10. 제 9 항에 있어서, 상기 지연기는
    입력단자와 출력단자를 가지는 저항; 및
    상기 저항의 출력단자와 접지 사이에 연결된 커패시터를 포함하고, 상기 저항은 상기 입력단자를 통하여 상기 제 2 중간 반전된 신호를 입력받고 상기 출력단자를 통하여 상기 제 1 출력 제어신호를 출력하는 것을 특징으로 하는 발진회로.
  11. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진입력신호를 입력받고 전체 이득에 따라 상기 발진입력신호를 증폭시켜 발진출력신호를 발생시키는 증폭부; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로는 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 디스에이블 상태에 있고
    상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
    상기 변하는 값이 상기 제 1 제어신호 값과 상기 제 2 제어신호 값 사이에서 변화할 때 상기 제 1 이득이 상기 제 1 출력 제어신호의 변하는 값에 따라 변하고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값이 상기 제 1 이득을 점차로 변화시켜 제 1 값에서 제 2 값으로 변화될 때 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 제 1 출력 제어신호의 상기 변하는 값을 점차로 변화시키고;
    상기 제 1 제어신호 발생기는 소정의 시상수를 가지고, 상기 제 1 입력 제어신호를 입력받고, 상기 제 1 출력 제어신호를 출력하는 지연회로를 포함하고,
    상기 지연회로는 상기 제 1 입력 제어신호가 상기 제 1 값에서 제 2 값으로 변화될 때 상기 소정의 시상수에 따라 상기 제 1 출력 제어신호의 변하는 값을 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 점차로 증가시키고;
    상기 제 1 증폭회로는
    게이트를 통하여 상기 제 1 출력 제어신호를 입력받고 상기 제 1 출력 제어신호가 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값까지 점차로 변화할 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 점차로 턴온되고, 상기 제 1 출력 제어신호가 제 2 제어신호 값에서 상기 제 1 제어신호 값까지 점차로 변화할 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 점차로 턴오프되는 제 1 트랜지스터, 및
    상기 제 1 트랜지스터와 직렬로 연결된 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트가 상기 발진입력신호를 입력받고 상기 제 1 트랜지스터의 동작상태에 기초하여 상기 발진입력신호를 증폭시키게 하는 제 2 트랜지스터를 포함하고;
    상기 발진회로는 상기 제 1 입력 제어신호를 입력받고 반전된 제 1 출력 제어신호를 발생하는 인버터를 더 포함하며,
    상기 제 1 증폭회로는
    게이트를 통하여 상기 반전된 제 1 출력 제어신호를 입력받고 상기 제 1 출력 제어신호가 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값까지 점차로 변화할 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 점차로 턴온되고, 상기 제 1 출력 제어신호가 제 2 제어신호 값에서 상기 제 1 제어신호 값까지 점차로 변화할 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 점차로 턴오프되는 제 3 트랜지스터,및
    상기 제 3 트랜지스터와 직렬로 연결된 제 4 트랜지스터로서, 상기 제 4 트랜지스터의 게이트가 상기 발진입력신호를 입력받고 상기 제 3 트랜지스터의 동작상태에 기초하여 상기 발진입력신호를 증폭시키게 하는 제 4 트랜지스터를 더 포함하며;
    상기 제 1 제어신호 발생기는 제 2 입력 제어신호를 입력받고 대응하는 출력제어신호를 발생시키고, 상기 제 2 증폭회로는 상기 제 2 출력 제어신호가 상기 제 1 제어신호 값을 가질 때 인에이블 상태에 있고 상기 제 2 출력 제어신호가 상기제 2 제어신호 값을 가질 때 디스에이블 상태에 있고,
    상기 전체적 이득은 상기 제 2 증폭회로의 상기 제 2 동작상태가 인에이블 상태일 때 상기 제 2 이득에 기초하고 상기 제 2 증폭회로의 상기 제 2 동작상태가 디스에이블 상태일 때 상기 제 2 이득에 기초하지 않고,
    상기 제 2 이득은 상기 변하는 값이 상기 제 1 제어신호 값과 상기 제 2 제어신호 값 사이에서 변화할 때 상기 제 2 출력 제어신호의 변하는 값에 따라 변하고,
    상기 제 2 제어신호 발생기는 상기 제 2 입력 제어신호의 값이 상기 제 2 이득을 점차로 변화시키는 상기 제 1 값에서 상기 제 2 값으로 변화할 때 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 상기 제 2 출력 제어신호의 상기 변하는 값을 점차로 변화시키는 것을 특징으로 하는 발진회로.
  12. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진입력신호를 입력받고 전체 이득에 따라 상기 발진입력신호를 증폭시켜 발진출력신호를 발생시키는 증폭부; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어신호를 입력받고 대응하는 제 1 출력신호를 발생시키고, 상기 제 1 증폭회로는 상기 제 1 출력 제어신호가 제 1 제어신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어신호가 제 2 제어신호 값을 가질 때 디스에이블 상태에 있고
    상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
    상기 변하는 값이 상기 제 1 제어신호 값과 상기 제 2 제어신호 값 사이에서 변화할 때 상기 제 1 이득이 상기 제 1 출력 제어신호의 변하는 값에 따라 변하고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어신호의 값이 상기 제 1 이득을 점차로 변화시켜 제 1 값에서 제 2 값으로 변화될 때 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 제 1 출력 제어신호의 상기 변하는 값을 점차로 변화시키고;
    상기 제 1 제어신호 발생기는 소정의 시상수를 가지고, 상기 제 1 입력 제어신호를 입력받고, 상기 제 1 출력 제어신호를 출력하는 지연회로를 포함하고,
    상기 지연회로는 상기 제 1 입력 제어신호가 상기 제 1 값에서 제 2 값으로 변화될 때 상기 소정의 시상수에 따라 상기 제 1 출력 제어신호의 변하는 값을 상기 제 1 제어신호 값에서 상기 제 2 제어신호 값으로 점차로 증가시키고;
    상기 발진회로는 상기 제 1 제어신호 발생기와 연결된 초기 제어신호 발생기를 더 포함하며,
    상기 초기 제어신호 발생기는 초기 입력 제어신호를 입력받고 상기 초기 입력신호에 기초하여 상기 제 1 입력 제어신호를 발생시키고,
    상기 초기 제어신호 발생기는 상기 초기 입력 제어신호의 값의 변화에 따라 상기 제 1 입력 제어신호의 값의 변화를 지연시키는 것을 특징으로 하는 발진회로.
  13. 제 12 항에 있어서,
    상기 초기 제어신호 발생기는 상기 초기 입력 제어신호를 제 1 시간에 입력하고 상기 초기 입력 제어신호를 상기 제 1 시간후 제 2 시간에 상기 초기 입력 제어신호로 래치하는 래치회로를 포함하는 것을 특징으로 하는 발진회로.
  14. 제 13 항에 있어서,
    상기 래치회로는 펄스신호를 입력받고 상기 펄스신호의 제 1 논리값에 기초하여 상기 초기 입력 제어신호를 래치하는 것을 특징으로 하는 발진회로.
  15. 제 14 항에 있어서,
    상기 펄스신호는 상기 발진출력신호의 주파수에 의존하는 주파수를 가지는 것을 특징으로 하는 발진회로.
  16. 제 15 항에 있어서,
    상기 초기 제어신호 발생기는,
    전압비교기 상기 증폭단과 기준전압 신호로부터 상기 발진출력신호를 입력받고, 상기 발진출력신호가 상기 기준전압보다 더 크다면 제 2 논리값을 가진 상기 펄스신호를 출력하고, 상기 발진출력신호가 상기 기준전압보다 더 작다면 상기 제 1 논리값을 가진 상기 펄스신호를 출력하는 전압비교기를 더 포함하는 것을 특징으로 하는 발진회로.
  17. 제 16 항에 있어서,
    상기 래치회로는
    상기 펄스신호가 상기 제 2 논리값을 가질 때 반전된 제 1 입력 제어신호를 발생시키기 위하여 상기 제 1 입력 제어신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력단자와 동작적으로 연결된 입력단자를 가진 제 2 인버터; 및
    상기 제 2 인버터의 출력단자와 동작적으로 연결된 입력단자를 가지고 상기 제 2 인버터의 상기 입력단자와 동작적으로 연결된 출력단자를 가진 제 3 인버터를 포함하며,
    상기 제 3 인버터는 상기 펄스신호가 상기 제 1 논리값을 가질 때 인에이블되고, 상기 제 2 인버터는 상기 반전된 제 1 입력 제어신호를 입력받고 상기 펄스신호가 상기 제 2 논리값을 가질 때 상기 반전된 제 1 입력 제어신호를 상기 제 1 출력 제어신호로 반전시키는 것을 특징으로 하는 발진회로.
  18. 제 17 항에 있어서,
    발진회로는 정형회로를 더 포함하고,
    상기 정형회로는 상기 발진출력신호를 입력받고 클럭신호를 발생시키고,
    상기 클럭신호는 상기 발진출력신호가 높은 문턱값보다 더 클 때 제 1 클럭신호 값을 가지고 상기 발진출력신호가 낮은 문턱값보다 더 작을 때 제 2 클럭신호 값을 가지는 것을 특징으로 하는 발진회로.
  19. 제 18 항에 있어서,
    상기 기준전압은 상기 높은 문턱값보다 더 크고 상기 발진출력신호의 최대값이 상기 기준전압보다 더 큰 것을 특징으로 하는 발진회로.
  20. 제 19 항에 있어서,
    상기 기준전압은 상기 낮은 문턱값보다 더 작고 상기 발진출력신호의 최소값이 상기 기준전압보다 더 작은 것을 특징으로 하는 발진회로.
  21. 발진회로의 일 전극에 접속되어 있는 제 1 노드;
    상기 발진회로의 다른 전극에 접속되어 있는 제 2 노드;
    상기 제 1 노드와 상기 제 2 노드 사이에 접속되 있고, 제 1 이득을 가지고 있는 제 1 증폭회로;
    상기 제 1 노드와 상기 제 2 노드 사이에 접속되고 제어노드에 접속되어 있고, 제 2 이득을 가지고 있는 제 2 증폭회로;
    상기 제 2 노드와 출력단자 사이에 접속되어 있고, 제 1 문턱전압 및 제 2 문턱전압을 가지고 있는 슈미트 트리거 회로; 및
    상기 제 2 노드, 상기 제어노드, 및 이득 제어 신호를 공급하는 이득 입력단자에 접속되어 있고, 상기 제 1 문턱전압과 상기 제 2 문턱전압 사이의 전압 밖의 제 3 문턱전압을 가지고 있고, 상기 제 3 문턱전압에 기초하여 상지 제 2 노드의 펄스로부터 제어 클럭 신호를 발생시키고, 상기 제어 클럭 신호에 따라 상기 이득 제어 신호를 상기 제어노드로 출력하는 타이밍 발생기를 포함하고,
    상기 제 2 증폭회로는 상기 제어 노드에서 제 1 레벨의 상기 이득 제어 신호에 의해 활성화되고, 상기 제어 노드에서 제 2 레벨의 상기 이득 제어 신호에 의해 비활성화되는 것을 특징으로 하는 발진회로.
  22. 제 21 항에 있어서,
    상기 타이밍 발생기는
    상기 제 2 노드 및 상기 제 3 문턱 전압을 가진 제 2 입력 노드에 접속되어 있고, 상기 제 3 노드에 접속된 출력 노드에 접속되어 있고, 상기 펄스의 전압레벨이 상기 제 3 문턱 전압보다 작은 경우에는 제 1 비교 결과를 출력하고 상기 펄스의 전압레벨이 상기 제 3 문턱 전압보타 큰 경우에는 제 2 비교 결과를 출력하는 비교기; 및
    상기 제어 노드와 상기 이득 입력 단자 사이에 접속되어 있고, 상기 제 1 비교 결과가 출력되는 경우에는 비-도전 상태에 있게 되고 상기 제 2 비교 결과가 출력되는 경우에는 도전 상태에 있게 되는 스위칭 회로를 구비하는 것을 특징으로 하는 발진회로.
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