CN103916080B - 小面积高线性度成形电路 - Google Patents

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Abstract

本发明公开了一种小面积高线性度成形电路，用于解决现有成形电路线性度差的技术问题。小面积高线性度成形电路技术方案是包括电容C1、电容C2、运算放大器A、一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。由于该电路的高阻值电阻由NMOS晶体管实现，大大减小了芯片面积。由多个NMOS晶体管串联实现一个较大阻值电阻，降低了晶体管源极和漏极电压对整体阻值的影响，提高了线性度。调节成形时间时，同时调节微分时间和积分时间，保证成形电路增益不变。

Description

小面积高线性度成形电路
技术领域
本发明涉及一种成形电路，特别是涉及一种小面积高线性度成形电路。
背景技术
参照图3。文献1“核电子学（上），1983，pp.182”公开了一种CR-RC成形电路。该成形电路包括一个运算放大器A、一个串联CR网络（电容C1和电阻R1）和一个并联RC网络（电阻R2和电容C2）。电容C1和电阻R1构成一个微分电路，电容C2和电阻R2构成一个积分电路。运算放大器A将这两个电阻网路与成形电路前面的电路和后接电路隔离开。当微分电路和积分电路的电阻电容乘积相等时，即R1C1=R2C2=τ时，成形电路输出波形的成形时间约为τ。这样，同时调节两个电阻的阻值就可以改变成形时间。
该成形电路结构简单，但存在以下缺点：
1、高阻值电阻（R1和R2）若在芯片内实现，占用面积较大。整个成形电路必须采用能够支持高阻电阻的工艺进行制造。尤其是在需要实现大成形时间应用场合下，高阻值电阻消耗面积极大。
2、成形时间不能连续调节。调节步进受控制寄存器位数限制。
参照图4。文献2“A readout ASIC for SPECT,Nuclear Science,IEEETransactions on,Vol.52,No.3,June2005,pp.764-771.”公开了一种CR-RC成形电路，该成形电路中高阻值电阻由工作在线性区的MOS晶体管Madj实现。这样可以实现小面积成形电路，并且通过调节其栅极电压即可连续改变成形时间。然而MOS晶体管Madj的电阻阻值受MOS晶体管Madj的源极电压和漏极电压影响。因此，当输入电荷量在较大范围变化时，输出波形幅度变化较大，其成形时间发生漂移。由此导致成形电路的线性度较差。另外，该电路只调节积分电路的RC乘积而微分电路的RC乘积不变，从而使得成形电路的增益随成形时间变化。
发明内容
为了克服现有成形电路线性度差的不足，本发明提供一种小面积高线性度成形电路。该电路包括电容C1、电容C2、运算放大器A、一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。由于该电路的高阻值电阻由NMOS晶体管实现，大大减小了芯片面积。由多个NMOS晶体管串联实现一个较大阻值电阻，降低了晶体管源极和漏极电压对整体阻值的影响，提高了线性度。调节成形时间时，同时调节微分时间和积分时间，保证成形电路增益不变。
本发明解决其技术问题所采用的技术方案是：一种小面积高线性度成形电路，包括电容C1、电容C2和运算放大器A，其特点是：还包括一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1的一端接形成电路的输入端Vin，电容C1的另一端接NMOS晶体管Mdif的漏极，NMOS晶体管Mdif的源极分别接运算放大器A的输入端、n个NMOS晶体管M1～Mn串联后的漏极和电容C2的一端。运算放大器A的输出端、n个NMOS晶体管M1～Mn串联后的源极和电容C2的另一端接形成电路的输出端Vout。NMOS晶体管Mdif和NMOS晶体管M1～Mn的栅极均连接到成形电路的时间调节控制电压Vadj上。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。
所述NMOS晶体管Mdif和NMOS晶体管M1～Mn的沟道长度和宽度相同。
所述NMOS晶体管M1～Mn中，NMOS晶体管Mj～Mn的沟道长度减小，沟道宽度保持不变。
所述NMOS晶体管M1～Mn中，NMOS晶体管Mj～Mn的沟道长度，沟道宽度保持不变，其栅极接固定电位。
本发明的有益效果是：本发明小面积高线性度成形电路包括电容C1、电容C2、运算放大器A、一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。由于该电路的高阻值电阻由NMOS晶体管实现，大大减小了芯片面积。由多个NMOS晶体管串联实现一个较大阻值电阻，降低了晶体管源极和漏极电压对整体阻值的影响，提高了线性度。调节成形时间时，同时调节微分时间和积分时间，保证成形电路增益不变。
下面结合附图和具体实施方式对本发明作详细说明。
附图说明
图1是本发明小面积高线性度成形电路的示意图。
图2是本发明小面积高线性度成形电路实施例的示意图。
图3是背景技术文献1成形电路的示意图。
图4是背景技术文献2成形电路的示意图。
具体实施方式
以下实施例参照图1-2。
本发明小面积高线性度成形电路包括电容C1、电容C2和运算放大器A，还包括一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1的一端接成形电路的输入端Vin，电容C1的另一端接NMOS晶体管Mdif的漏极，NMOS晶体管Mdif的源极分别接运算放大器A的输入端、n个NMOS晶体管M1～Mn串联后的漏极和电容C2的一端。运算放大器A的输出端、n个NMOS晶体管M1～Mn串联后的源极和电容C2的另一端接成形电路的输出端Vout。NMOS晶体管Mdif和NMOS晶体管M1～Mn的栅极均连接到成形电路的时间调节控制电压Vadj上。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。
本发明小面积高线性度成形电路包括运算放大器A，串联RC网络组成的微分电路和并联RC网络组成的积分电路。微分电路的输出连接到运算放大器A和积分电路的输入。运算放大器A和积分电路的输出端相连作为成形器电路的输出端。微分电路由电容C1和NMOS晶体管Mdif组成。积分电路由电容C2和n个NMOS晶体管M1～Mn串联组成。NMOS晶体管Mdif、M1、…、Mn的栅极均连接到控制电压Vadj上。
为了获得较大等效电阻值，晶体管的长度选取为工艺允许制造的最大沟道长度。宽度可选取为工艺允许制造的最小沟道宽度。NMOS晶体管Mdif和NMOS晶体管M1、…、Mn的沟道长度和宽度相同。积分电路中串联NMOS晶体管M1～Mn个数n的选取，根据实际要求的成形器增益确定。具体实施时，也可将靠近成形电路输出的几个NMOS晶体管Mj～Mn的沟道长度减小，而其沟道宽度保持不变。或者不改变它们的沟道长度和宽度，而将其栅极连接到固定电位上，作为固定阻值电阻使用。这样，可以进一步降低成形电路输出电压变化，即积分电路中各串联晶体管源极电压的变化对整体阻值的影响。

Claims (4)

1.一种小面积高线性度成形电路，包括电容C1、电容C2和运算放大器A，其特征在于：还包括一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn；电容C1的一端接成形电路的输入端Vin，电容C1的另一端接NMOS晶体管Mdif的漏极，NMOS晶体管Mdif的源极分别接运算放大器A的输入端、n个NMOS晶体管M1～Mn串联后的漏极和电容C2的一端；运算放大器A的输出端、n个NMOS晶体管M1～Mn串联后的源极和电容C2的另一端接成形电路的输出端Vout；NMOS晶体管Mdif和NMOS晶体管M1～Mn的栅极均连接到成形电路的时间调节控制电压Vadj上；电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。
2.根据权利要求1所述的小面积高线性度成形电路，其特征在于：所述NMOS晶体管Mdif和NMOS晶体管M1～Mn的沟道长度和宽度相同。
3.根据权利要求1所述的小面积高线性度成形电路，其特征在于：所述NMOS晶体管M1～Mn中，NMOS晶体管Mj～Mn的沟道长度减小，沟道宽度保持不变。
4.根据权利要求1所述的小面积高线性度成形电路，其特征在于：所述NMOS晶体管M1～Mn中，NMOS晶体管Mj～Mn的沟道长度，沟道宽度保持不变，其栅极接固定电位。
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