JP2015033094A - デューティサイクル補正回路 - Google Patents

Abstract

【課題】高速動作特性の良好なデューティサイクル補正回路を提供する。【解決手段】デューティサイクル補正回路は、第１信号レベルの第１差動信号を出力する第１バッファと、前記第１バッファの一対の出力端子にそれぞれ接続される一対の容量素子と、前記一対の容量素子を介して前記第１バッファの一対の出力端子に接続され、前記第１差動信号を前記第１信号レベルとは異なる第２信号レベルの第２差動信号にレベル変換して出力する第２バッファと、前記第２バッファの一対の入力端子と一対の出力端子との間に負帰還接続され、前記第２差動信号が一対の入力端子に入力される差動アンプとを含む。【選択図】図２

Description

本発明は、デューティサイクル補正回路に関する。

従来より、第１信号レベルの第１信号と補正信号を受け、第１信号と補正信号から第２信号レベルの第２信号を生成する入力部と、第２信号を第３信号レベルの出力信号に変換するレベル変換部と、出力信号のデューティ比に対応する補正信号を生成して入力部に出力するデューティ補正部とを具備するレベル変換回路がある（例えば、特許文献１参照）。

特開２００７−３２９９２４号公報

ところで、従来のレベル変換回路は、入力信号としての第１信号の周波数がある程度高くなると、第１信号の振幅が小さくなることにより、レベル変換部の入力段の差動トランジスタが完全にオン／オフできなくなり、レベル変換部の出力段から出力される第２信号の振幅が不十分になる。

従って、従来のレベル変換回路は、高速動作が困難であるという課題がある。

そこで、高速動作特性の良好なデューティサイクル補正回路を提供することを目的とする。

本発明の実施の形態のデューティサイクル補正回路は、第１信号レベルの第１差動信号を出力する第１バッファと、前記第１バッファの一対の出力端子にそれぞれ接続される一対の容量素子と、前記一対の容量素子を介して前記第１バッファの一対の出力端子に接続され、前記第１差動信号を前記第１信号レベルとは異なる第２信号レベルの第２差動信号にレベル変換して出力する第２バッファと、前記第２バッファの一対の入力端子と一対の出力端子との間に負帰還接続され、前記第２差動信号が一対の入力端子に入力される差動アンプとを含む。

高速動作特性の良好なデューティサイクル補正回路を提供することができる。

実施の形態１のデューティサイクル補正回路を含むクロック分配回路１０を示す図である。 実施の形態１のデューティサイクル補正回路１００を示す図である。 実施の形態１のデューティサイクル補正回路１００を示す図である。 実施の形態１のデューティサイクル補正回路１００に生じるコモン電圧を示す図である。 実施の形態１のデューティサイクル補正回路１００に生じる差動電圧を示す図である。 実施の形態１のデューティサイクル補正回路１００でデューティエラーが補正される様子を示す図である。 実施の形態２のデューティサイクル補正回路２００を示す図である。 実施の形態２のデューティサイクル補正回路２００を示す図である。 実施の形態２のデューティサイクル補正回路２００の動作を示す図である。

以下、本発明のデューティサイクル補正回路を適用した実施の形態について説明する。

＜実施の形態１＞
図１は、実施の形態１のデューティサイクル補正回路を含むクロック分配回路１０を示す図である。

クロック分配回路１０は、入力端子１１Ａ、１１Ｂ、出力端子１２Ａ、１２Ｂ、クロックバッファ５０、及びデューティサイクル補正回路１００を含む。クロック分配回路１０は、例えば、一つの半導体回路装置として実現することができる。すなわち、クロック分配回路１０は、半導体回路装置による一つのＬＳＩ(Large Scale Integrated circuit)チップとして実現することができる。

クロックバッファ５０は、直列に接続された複数のバッファ５１を有する。各バッファ５１は差動形式のバッファであり、差動クロックを伝送する。クロックバッファ５０の入力端子は、入力端子１１Ａ、１１Ｂに接続されており、クロックバッファ５０の出力端子は、デューティサイクル補正回路１００の入力端子に接続されている。

デューティサイクル補正（Duty Cycle Corrector：DCC）回路１００は、自己の入力端子がクロックバッファ５０の出力端子に接続され、自己の出力端子が出力端子１２Ａ、１２Ｂに接続される。

入力端子１１Ａ、１１Ｂに入力される差動クロックは、クロックバッファ５０に含まれる複数のバッファ５１によって伝送され、デューティサイクル補正回路１００でデューティサイクル（デューティ比）が補正されて、出力端子１２Ａ、１２Ｂから出力される。

このようなクロック分配回路１０は、クロック生成源から、差動クロックで動作する分配先の回路までの間に配設され、クロック生成源から分配先の回路に差動クロックを伝送する。クロックの分配先の回路は、例えば、演算処理装置、又は、通信用の回路等の種々の回路である。

クロック分配回路１０がデューティサイクル補正回路１００を含むのは次のような理由による。クロックバッファ５０で差動クロックを伝送する距離が長い場合には、各バッファ５１のスイッチング閾値のばらつき、又は、構造の非対称性等により、伝送される差動クロックのデューティエラーが大きくなる場合がある。このため、クロックバッファ５０から出力されたクロックを分配先の回路に入力する前に、差動クロックのデューティサイクルを補正している。

また、実施の形態１のデューティサイクル補正回路１００は、クロックバッファ５０から入力される差動クロックの信号レベルをレベル変換して出力する。ここでは、一例として、入力端子１１Ａ、１１Ｂからクロックバッファ５０に入力される差動クロックがＣＭＬ(Current Mode Logic)レベルのクロックであることとする。また、デューティサイクル補正回路１００は、クロックバッファ５０から出力されるＣＭＬレベルの差動クロックのデューティサイクルを補正するとともに、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)レベルの差動クロックにレベル変換して出力することとする。このため、出力端子１２Ａ、１２ＢからはＣＭＯＳレベルの差動クロックが出力される。

ＣＭＬレベルの差動クロックは、周波数が高くなっても、ＣＭＯＳレベルのクロックよりも電源ノイズによるジッタが少なく、また、減衰が少ないため、特に、伝送する差動クロックの周波数が高い場合に用いられることがある。このため、実施の形態１のクロック分配回路１０では、ＣＭＬ形式の差動クロックをクロックバッファ５０で伝送する。

ところで、差動クロックの分配先の回路がＣＭＬレベルの差動クロックではなく、ＣＭＯＳレベルの差動クロックで動作する場合がある。例えば、差動クロックの分配先の回路がフリップフロップ等の組み合わせ回路で構築される場合には、ＣＭＯＳレベルの差動クロックで動作する回路を組む方がチップの面積を小さくでき、都合が良くなるような場合である。

このような場合には、ＣＭＬレベルの差動クロックをＣＭＯＳレベルの差動クロックにレベル変換する必要がある。このため、実施の形態１のクロック分配回路１０は、クロックバッファ５０の後段にデューティサイクル補正回路１００を設け、デューティサイクル補正回路１００において、デューティサイクルの補正に加えて、ＣＭＬレベルからＣＭＯＳレベルへのレベル変換を行う。

以下では、ＣＭＬレベルのクロックをＣＭＬクロックと称し、ＣＭＯＳレベルのクロックをＣＭＯＳクロックと称す。

次に、図２及び図３を用いて実施の形態１のデューティサイクル補正回路１００について説明する。図２は、実施の形態１のデューティサイクル補正回路１００を示す図である。

デューティサイクル補正回路１００は、入力端子１０１Ａ、１０１Ｂ、出力端子１０２Ａ、１０２Ｂ、ＣＭＬバッファ１１０、結合キャパシタ１２０、ＣＭＯＳバッファ１３０、差動アンプ１４０、及び抵抗回路１５０を含む。

入力端子１０１Ａ、１０１Ｂは、クロックバッファ５０（図１参照）に接続され、差動形式のＣＭＬクロックが入力される。また、出力端子１０２Ａ、１０２Ｂは、デューティサイクル補正回路１００でレベル変換とデューティサイクルの補正が行われた差動形式のＣＭＯＳクロックを出力する。出力端子１０２Ａ、１０２Ｂは、クロック分配回路１０（図１参照）の出力端子１２Ａ、１２Ｂに接続される。

デューティサイクル補正回路１００は、ＣＭＬバッファ１１０から結合キャパシタ１２０を介してＣＭＯＳバッファ１３０に差動形式のＣＭＬクロックが入力され、ＣＭＯＳバッファ１３０から出力される差動形式のＣＭＯＳクロックを、差動アンプ１４０でＣＭＯＳバッファ１３０の入力端子に負帰還する。これにより、デューティサイクル補正回路１００は、差動形式のＣＭＬクロックを差動形式のＣＭＯＳクロックにレベル変換するとともに、デューティサイクルの補正を行う。なお、抵抗回路１５０は、ＣＭＯＳバッファ１３０の入力動作点を決めるために用いられる。

次に、図３を用いて、実施の形態１のデューティサイクル補正回路１００の具体的な回路構成と動作について説明する。

図３は、実施の形態１のデューティサイクル補正回路１００を示す図である。

図３には、デューティサイクル補正回路１００の構成要素として、入力端子１０１Ａ、１０１Ｂ、出力端子１０２Ａ、１０２Ｂ、ＣＭＬバッファ１１０、結合キャパシタ１２０、ＣＭＯＳバッファ１３０、差動アンプ１４０、及び抵抗回路１５０に加えて、ノード１２５Ａ、１２５Ｂを示す。

入力端子１０１Ａ、１０１Ｂには、差動形式のＣＭＬクロックが入力される。また、出力端子１０２Ａ、１０２Ｂは、差動形式のＣＭＯＳクロックを出力する。ここでは、一例として、入力端子１０１Ａ、１０１Ｂにそれぞれ入力されるＣＭＬクロックをポジティブ側のクロック(CLKP)、ネガティブ側のクロック(CLKN)として取り扱う。また、出力端子１０２Ａ、１０２Ｂからそれぞれ出力されるＣＭＯＳクロックをポジティブ側のクロック(O_P)、ネガティブ側のクロック(O_N)として取り扱う。

ＣＭＬバッファ１１０は、入力端子１１１Ａ、１１１Ｂ、抵抗器Ｒ３、Ｒ４、ＮＭＯＳ(N-channel Metal Oxide Semiconductor)トランジスタ１１２Ａ、１１２Ｂ、電流源１１３、及び出力端子１１４Ａ、１１４Ｂを含む。ＣＭＬバッファ１１０は、第１バッファの一例である。

入力端子１１１Ａ、１１１Ｂは、それぞれ、デューティサイクル補正回路１００の入力端子１０１Ａ、１０１Ｂに接続されており、クロックバッファ５０（図１参照）から差動形式のＣＭＬクロックが入力される。入力端子１１１Ａ、１１１Ｂは、ＣＭＬバッファ１１０の内部では、それぞれ、ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂのゲートに接続される。

抵抗器Ｒ３は、電源ＶＤＤと、ＮＭＯＳトランジスタ１１２Ａのドレインとの間に接続されている。抵抗器Ｒ４は、電源ＶＤＤと、ＮＭＯＳトランジスタ１１２Ｂのドレインとの間に接続されている。

抵抗器Ｒ３、Ｒ４は、ＣＭＬバッファ１１０が出力する差動形式のＣＭＬクロックのＣＭＬレベルを規定するために設けられている。

ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂは、それぞれ、ゲートが入力端子１１１Ａ、１１Ｂに接続され、ドレインが抵抗器Ｒ３、Ｒ４に接続され、ソースが電流源１１３の入力端子に接続される。

ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂは、入力端子からゲートに入力される差動形式のＣＭＬクロックによって相補的にオン／オフの切り替えが行われる。ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂが相補的にオン／オフにされることにより、抵抗器Ｒ３、Ｒ４に相補的に電流が流れ、出力端子１１４Ａ、１１４Ｂから差動形式のＣＭＬクロックが出力される。

電流源１１３は、入力端子がＮＭＯＳトランジスタ１１２Ａ、１１２Ｂのソースに接続され、出力端子が接地される。電流源１１３は、ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂがオンになると、電源ＶＤＤから抵抗器Ｒ３、Ｒ４を介して電流を引き込む。

出力端子１１４Ａ、１１４Ｂは、それぞれ、結合キャパシタ１２０のキャパシタＣ１、Ｃ２の一端に接続されている。また、出力端子１１４Ａは、ＣＭＬバッファ１１０の内部では、抵抗器Ｒ４とＮＭＯＳトランジスタ１１２Ｂのドレインとの接続点に接続されている。同様に、出力端子１１４Ｂは、ＣＭＬバッファ１１０の内部では、抵抗器Ｒ３とＮＭＯＳトランジスタ１１２Ａのドレインとの接続点に接続されている。

結合キャパシタ１２０は、ＣＭＬバッファ１１０とＣＭＯＳバッファ１３０との間に挿入されており、ＣＭＬバッファ１１０の出力端子１１４Ａ、１１４Ｂと、ＣＭＯＳバッファ１３０の入力端子１３１Ａ、１３１Ｂとを交流的に接続している。

結合キャパシタ１２０は、キャパシタＣ１、Ｃ２を含む。キャパシタＣ１は、ＣＭＬバッファ１１０の出力端子１１４Ａと、ＣＭＯＳバッファ１３０の入力端子１３１Ａとの間に直列に挿入されている。同様に、キャパシタＣ２は、ＣＭＬバッファ１１０の出力端子１１４Ｂと、ＣＭＯＳバッファ１３０の入力端子１３１Ｂとの間に直列に挿入されている。

結合キャパシタ１２０は、ＣＭＬバッファ１１０と、ＣＭＯＳバッファ１３０とを直流的に遮断するとともに、交流的に接続するために設けられている。すなわち、ＣＭＬバッファ１１０から出力されるＣＭＬクロックは、結合キャパシタ１２０により、交流成分のみがＣＭＯＳバッファ１３０に伝送される。

このため、結合キャパシタ１２０を用いることにより、ＣＭＬバッファ１１０から出力されるＣＭＬクロックと、ＣＭＯＳバッファ１３０から出力されるＣＭＯＳクロックとの周波数を等しくできるとともに、直流成分を異なるようにすることができる。

なお、ここでは、結合キャパシタ１２０のキャパシタＣ１、Ｃ２にＣＭＬバッファ１１０から入力される差動形式のＣＭＬクロックをポジティブ側のクロック(I_P)、ネガティブ側のクロック(I_N)として取り扱う。

ノード１２５Ａ、１２５Ｂは、それぞれ、結合キャパシタ１２０のキャパシタＣ１、Ｃ２の一端（図中右側の端子）、ＣＭＯＳバッファ１３０の入力端子１３１Ａ、１３１Ｂ、及び、抵抗器Ｒ１、Ｒ２の一端（図中上側の端子）の接続点である。

ノード１２５Ａ、１２５Ｂは、ＣＭＯＳバッファ１３０に負帰還接続される差動アンプ１４０による負帰還ループがＣＭＯＳバッファ１３０の入力端子１３１Ａ、１３１Ｂに接続されるノードである。すなわち、ノード１２５Ａ、１２５Ｂは、差動アンプ１４０による負帰還ループでＣＭＯＳクロックのデューティサイクルが調整されるノードである。

なお、ノード１２５Ａ、１２５Ｂにおける差動形式のクロックをポジティブ側のクロック(ADJ_P)、ネガティブ側のクロック(ADJ_N)として取り扱う。

ＣＭＯＳバッファ１３０は、結合キャパシタ１２０を介してＣＭＬバッファ１１０に接続されており、ＣＭＬバッファ１１０から結合キャパシタ１２０を介して入力される差動形式のＣＭＬクロックの交流成分をＣＭＯＳレベルにレベル変換することにより、差動形式のＣＭＯＳクロックを出力する。

ＣＭＯＳバッファ１３０は、入力端子１３１Ａ、１３１Ｂ、インバータ１３２Ａ、１３２Ｂ、及び出力端子１３３Ａ、１３３Ｂを含む。

入力端子１３１Ａ、１３１Ｂは、それぞれ、ノード１２５Ａ、１２５Ｂに接続される。入力端子１３１Ａ、１３１Ｂは、ＣＭＯＳバッファ１３０の内部では、それぞれ、インバータ１３２Ａ、１３２Ｂに接続される。

インバータ１３２Ａ、１３２Ｂは、それぞれ、２つのインバータが直列に接続されたものである。インバータ１３２Ａ、１３２Ｂの初段の入力端子は、それぞれ、入力端子１３１Ａ、１３１Ｂに接続され、２段目の出力端子は、それぞれ、出力端子１３３Ａ、１３３Ｂに接続される。２つの直列に接続されたインバータ１３２Ａ、１３２Ｂは、それぞれ、ＣＭＬクロックをＣＭＯＳクロックにレベル変換する。

出力端子１３３Ａ、１３３Ｂは、出力端子１０２Ａ、１０２Ｂに接続される。出力端子１３３Ａ、１３３Ｂは、ＣＭＯＳバッファ１３０の内部では、インバータ１３２Ａ、１３２Ｂの出力端子に接続される。

なお、ここでは、ＣＭＯＳバッファ１３０のインバータ１３２Ａ、１３２Ｂがそれぞれ２つのインバータを直列接続した回路構成を有する形態について説明するが、直列接続されるインバータ１３２Ａ、１３２Ｂの数は、２つに限られない。図３に示すＣＭＯＳバッファ１３０と差動アンプ１４０の接続関係の場合、負帰還ループによる位相余裕の範囲内であれば、インバータ１３２Ａ、１３２Ｂの直列段数は、偶数個であれば、４段以上であってもよい。

差動アンプ１４０は、入力端子１４１Ａ、１４１Ｂ、電流源１４２、ＰＭＯＳ(P-channel Metal Oxide Semiconductor)トランジスタ１４３Ａ、１４３Ｂ、ＮＭＯＳトランジスタ１４４Ａ、１４４Ｂ、電流源１４５、及び出力端子１４６Ａ、１４６Ｂを含む。

入力端子１４１Ａ、１４１Ｂは、それぞれ、ＣＭＯＳバッファ１３０の出力端子１３３Ａ、１３３Ｂに接続されており、ＣＭＯＳバッファ１３０からＣＭＯＳクロックが入力される。

電流源１４２は、入力端子が電源ＶＤＤに接続され、出力端子はＰＭＯＳトランジスタ１４３Ａ、１４３Ｂのソースに接続されている。

ＰＭＯＳトランジスタ１４３Ａのゲートは、ＮＭＯＳトランジスタ１４４Ａのゲートと、入力端子１４１Ａとに接続されている。同様に、ＰＭＯＳトランジスタ１４３Ｂのゲートは、ＮＭＯＳトランジスタ１４４Ｂのゲートと、入力端子１４１Ｂとに接続されている。

ＰＭＯＳトランジスタ１４３Ａ、１４３Ｂのソースは、電流源１４２の出力端子に接続される。ＰＭＯＳトランジスタ１４３Ａのドレインは、ＮＭＯＳトランジスタ１４４Ａのドレインと、出力端子１４６Ａとに接続されている。同様に、ＰＭＯＳトランジスタ１４３Ｂのドレインは、ＮＭＯＳトランジスタ１４４Ｂのドレインと、出力端子１４６Ｂとに接続されている。

ＮＭＯＳトランジスタ１４４Ａのゲートは、ＰＭＯＳトランジスタ１４３Ａのゲートと、入力端子１４１Ａとに接続されている。同様に、ＮＭＯＳトランジスタ１４４Ｂのゲートは、ＰＭＯＳトランジスタ１４３Ｂのゲートと、入力端子１４１Ｂとに接続されている。

ＮＭＯＳトランジスタ１４４Ａのドレインは、ＰＭＯＳトランジスタ１４３Ａのドレインと、出力端子１４６Ａとに接続されている。同様に、ＮＭＯＳトランジスタ１４４Ｂのドレインは、ＰＭＯＳトランジスタ１４３Ｂのドレインと、出力端子１４６Ｂとに接続されている。ＮＭＯＳトランジスタ１４４Ａ、１４４Ｂのソースは、電流源１４５の入力端子に接続されている。

電流源１４５の入力端子は、ＮＭＯＳトランジスタ１４４Ａ、１４４Ｂのソースに接続されており、出力端子は接地されている。

出力端子１４６Ａ、１４６Ｂは、それぞれ、抵抗回路１５０の抵抗器Ｒ１、Ｒ２を介して、ノード１２５Ａ、１２５Ｂに接続される。出力端子１４６Ａは、差動アンプ１４０の内部では、ＰＭＯＳトランジスタ１４３Ａのドレインと、ＮＭＯＳトランジスタ１４４Ａのドレインとに接続される。同様に、出力端子１４６Ｂは、差動アンプ１４０の内部では、ＰＭＯＳトランジスタ１４３Ｂのドレインと、ＮＭＯＳトランジスタ１４４Ｂのドレインとに接続される。

このように、差動アンプ１４０は、ＣＭＯＳバッファ１３０に対して、負帰還接続されている。

抵抗回路１５０は、抵抗器Ｒ１、Ｒ２を含む。抵抗器Ｒ１は、差動アンプ１４０の負帰還ループにおいて、出力端子１４６Ａとノード１２５Ａとの間に直列に挿入される。同様に、抵抗器Ｒ２は、差動アンプ１４０の負帰還ループにおいて、出力端子１４６Ｂとノード１２５Ｂとの間に直列に挿入される。抵抗回路１５０の抵抗器Ｒ１、Ｒ２は、ノード１２５Ａ、１２５Ｂにおける動作点を決めるために挿入されている。

以上のようなデューティサイクル補正回路１００では、ＣＭＬバッファ１１０から出力される差動形式のＣＭＬクロックは、結合キャパシタ１２０で交流成分のみがＣＭＯＳバッファ１３０に伝送される。ＣＭＯＳバッファ１３０は、結合キャパシタ１２０を介してＣＭＬバッファ１１０から入力される差動形式のＣＭＬクロックをＣＭＯＳレベルにレベル変換して出力する。

また、ＣＭＯＳバッファ１３０には差動アンプ１４０が負帰還接続されているため、ノード１２５Ａ、１２５Ｂでは、差動形式のＣＭＯＳクロックのデューティサイクルが調整される。従って、ＣＭＯＳバッファ１３０から出力される差動形式のＣＭＯＳクロックは、デューティサイクルが調整されたクロックとなる。

このため、出力端子１０２Ａ、１０２Ｂからは、デューティサイクルが５０％に調整された差動形式のＣＭＯＳクロックが出力される。

このように、実施の形態１のデューティサイクル補正回路１００は、ＣＭＬクロックからＣＭＯＳクロックへのレベル変換と、デューティサイクルの調整とを同時に行うことができる回路である。

実施の形態１のデューティサイクル補正回路１００は、フリップフロップ等のＣＭＯＳクロックで動作するクロックの分配先の回路に、デューティサイクルが正しく調整された差動形式のＣＭＯＳクロックを供給することができる。

実施の形態１のデューティサイクル補正回路１００は、差動クロックを取り扱うため、負帰還ループでは、コモン電圧のフィードバックと、差動電圧のフィードバックとの２つのフィードバックが行われる。

このため、次に、図４及び図５を用いて、ＣＭＯＳバッファ１３０と差動アンプ１４０による負帰還ループにおけるコモン電圧のフィードバックと、差動電圧のフィードバックについて説明する。

図４は、実施の形態１のデューティサイクル補正回路１００に生じるコモン電圧を示す図である。図５は、実施の形態１のデューティサイクル補正回路１００に生じる差動電圧を示す図である。

図４には、差動クロックのポジティブクロックのコモン電圧を実線の矢印で示し、ネガティブクロックのコモン電圧を破線の矢印で示す。図５には、差動クロックのポジティブクロックの差動電圧を実線の矢印で示し、ネガティブクロックの差動電圧を破線の矢印で示す。

また、上向きの矢印は電圧の変動が正方向（上昇方向）であることを表し、下向きの矢印は電圧の変動が負方向（低下方向）であることを表す。

まず、図４に示すように、結合キャパシタ１２０のキャパシタＣ１、Ｃ２からノード１２５Ａ、１２５Ｂに入力されるコモン電圧が（１）の矢印で示すように、ともに正方向である場合について考える。

この場合には、ＣＭＯＳバッファ１３０の初段のインバータから出力される差動クロックのコモン電圧は、（２）の矢印で示すように負方向になる。

また、ＣＭＯＳバッファ１３０の２段目のインバータから出力される差動クロックのコモン電圧は、（３）の矢印で示すように、ともに正方向になる。このため、差動アンプ１４０の入力端子１４１Ａ、１４１Ｂに入力される差動クロックのコモン電圧も（３）の矢印で示すように正方向である。

また、差動アンプ１４０は、ＣＭＯＳバッファ１３０に対して負帰還接続されているため、差動アンプ１４０の出力端子１４６Ａ、１４６Ｂから出力される差動クロックのコモン電圧は、（４）の矢印で示すように、ともに負方向になる。

（４）の矢印で示すコモン電圧が負方向になるのは、差動アンプ１４０がＣＭＯＳバッファ１３０に対して負帰還接続されており、差動アンプ１４０の入力端子１４１Ａ、１４１Ｂに入力される差動クロックのコモン電圧が（３）の矢印で示すように正方向だからである。

また、抵抗回路１５０の抵抗器Ｒ１、Ｒ２からノード１２５Ａ、１２５Ｂに入力される差動クロックのコモン電圧は、（５）の矢印で示すように、負方向になる。これは、差動アンプ１４０の出力端子１４６Ａ、１４６Ｂから出力される差動クロックのコモン電圧が（４）の矢印で示すように、ともに負方向だからである。

以上より、ノード１２５Ａ、１２５Ｂには、結合キャパシタ１２０のキャパシタＣ１、Ｃ２から（１）の矢印で示す正方向のコモン電圧が入力されるとともに、抵抗回路１５０の抵抗器Ｒ１、Ｒ２から（５）の矢印で示す負方向のコモン電圧が入力される。

従って、ノード１２５Ａ、１２５Ｂにおけるコモン電圧は、約ＶＤＤ／２になる。

また、図５に示すように、結合キャパシタ１２０のキャパシタＣ１、Ｃ２からノード１２５Ａ、１２５Ｂに入力される差動電圧が（１）の矢印で示すように、ポジティブ側が正方向でネガティブ側が負方向であり、両者の差が拡がる方向にある場合について考える。

この場合には、ＣＭＯＳバッファ１３０の初段のインバータから出力される差動クロックの差動電圧は、（２）の矢印で示すように、ポジティブ側が負方向でネガティブ側が正方向になる。

また、ＣＭＯＳバッファ１３０の２段目のインバータから出力される差動クロックの差動電圧は、（３）の矢印で示すように、ポジティブ側が正方向でネガティブ側が負方向になる。このため、差動アンプ１４０の入力端子１４１Ａ、１４１Ｂに入力される差動クロックの差動電圧も（３）の矢印で示すように、ポジティブ側が正方向でネガティブ側が負方向である。

また、差動アンプ１４０は、ＣＭＯＳバッファ１３０に対して負帰還接続されているため、差動アンプ１４０の出力端子１４６Ａ、１４６Ｂから出力される差動クロックの差動電圧は、（４）の矢印で示すように、ポジティブ側が負方向でネガティブ側が正方向になる。

また、抵抗回路１５０の抵抗器Ｒ１、Ｒ２からノード１２５Ａ、１２５Ｂに入力される差動クロックの差動電圧は、（５）の矢印で示すように、ポジティブ側が負方向でネガティブ側が正方向になる。

以上より、ノード１２５Ａ、１２５Ｂには、結合キャパシタ１２０のキャパシタＣ１、Ｃ２から（１）の矢印で示す拡がる方向の差動電圧が入力されるとともに、抵抗回路１５０の抵抗器Ｒ１、Ｒ２から（５）の矢印で示す方向の差動電圧が入力される。

従って、ノード１２５Ａ、１２５Ｂにおける差動電圧は、打ち消し合い、デューティエラーが補正されることになる。

次に、図６を用いて、デューティエラーが補正される様子について説明する。

図６は、実施の形態１のデューティサイクル補正回路１００でデューティエラーが補正される様子を示す図である。図６には、結合キャパシタ１２０のキャパシタＣ１、Ｃ２に入力される差動形式のＣＭＬクロック(I_P)、(I_N)、ノード１２５Ａ、１２５Ｂにおける差動形式のクロック(ADJ_P)、(ADJ_N)、及び、出力端子１０２Ａ、１０２Ｂから出力されるＣＭＯＳクロック(O_P)、(O_N)を示す。

また、図６（Ａ）はデューティサイクルが５０％の状態における各クロックの波形を示し、図６（Ｂ）はデューティサイクルが５０％未満の状態における各クロックの波形を示し、図６（Ｃ）はデューティサイクルが５０％より大きい状態における各クロックの波形を示す。

また、差動クロックのポジティブ側のクロックを太実線で示し、ネガティブ側のクロックを太破線で示す。また、図６（Ｂ）、（Ｃ）では、補正前のポジティブ側のクロックを細実線で示し、補正前のネガティブ側のクロックを細破線で示す。

まず、図６（Ａ）に示すように、デューティサイクルが５０％の場合は、ＣＭＬクロック(I_P)、(I_N)は、それぞれのＨレベルとＬレベルの区間の長さが等しい。この場合は、ノード１２５Ａ、１２５Ｂにおける差動形式のクロック(ADJ_P)、(ADJ_N)も、それぞれのＨレベルとＬレベルの区間の長さが等しい。

この結果、出力端子１０２Ａ、１０２Ｂから出力されるＣＭＯＳクロック(O_P)、(O_N)のそれぞれのＨレベルとＬレベルの区間の長さは等しく、デューティサイクルが５０％のＣＭＯＳクロックがデューティサイクル補正回路１００から出力されることになる。

なお、ＣＭＬクロック(I_P)、(I_N)の立ち上がり／立ち下がりは、図６（Ａ）に示すように、ある程度寝かせて傾きが緩やかになるようにしている。これは、デューティサイクルが５０％からずれている場合に、ノード１２５Ａ、１２５Ｂにおける差動形式のクロック(ADJ_P)、(ADJ_N)を上下させてＣＭＯＳバッファ１３０の反転タイミングを調整することにより、デューティサイクルを変えられるようにするためである。

次に、図６（Ｂ）に示すように、デューティサイクルが５０％未満の場合は、ＣＭＬクロック(I_P)は、Ｈレベルの区間がＬレベルの区間よりも短く、ＣＭＬクロック(I_N)は、Ｈレベルの区間がＬレベルの区間よりも長い。

この場合は、ノード１２５Ａ、１２５Ｂにおける差動形式のクロック(ADJ_P)、(ADJ_N)は、矢印で示すように、補正前よりもクロック(ADJ_P)側が正方向でクロック(ADJ_N)側が負方向に調整されることにより、デューティサイクルが増大される。

この結果、出力端子１０２Ａ、１０２Ｂからは、補正前よりもデューティサイクルが増大されて５０％に近づけられたＣＭＯＳクロック(O_P)、(O_N)がデューティサイクル補正回路１００から出力されることになる。

なお、図６（Ｂ）の一番下にO_P - O_Nとして示す細破線のクロックは、補正前のＣＭＯＳクロック(O_P)から(O_N)を引いた振幅を示す。また、実線は補正前のO_P - O_NのＤＣレベルを示し、errorは、デューティサイクルが５０％の場合のO_P - O_NのＤＣレベル（破線）に対する差分を表している。

また、図６（Ｃ）に示すように、デューティサイクルが５０％よりも大きい場合は、ＣＭＬクロック(I_P)は、Ｈレベルの区間がＬレベルの区間よりも長く、ＣＭＬクロック(I_N)は、Ｈレベルの区間がＬレベルの区間よりも短い。

この場合は、ノード１２５Ａ、１２５Ｂにおける差動形式のクロック(ADJ_P)、(ADJ_N)は、矢印で示すように、補正前よりもクロック(ADJ_P)側が負方向でクロック(ADJ_N)側が正方向に調整されることにより、デューティサイクルが低下される。

この結果、出力端子１０２Ａ、１０２Ｂからは、補正前よりもデューティサイクルが低下されて５０％に近づけられたＣＭＯＳクロック(O_P)、(O_N)がデューティサイクル補正回路１００から出力されることになる。

なお、図６（Ｃ）の一番下にO_P - O_Nとして示す細破線のクロックは、補正前のＣＭＯＳクロック(O_P)から(O_N)を引いた振幅を示す。また、実線は補正前のO_P - O_NのＤＣレベルを示し、errorは、デューティサイクルが５０％の場合のO_P - O_NのＤＣレベル（破線）に対する差分を表している。

以上、実施の形態１によれば、インバータ１３２Ａ、１３２Ｂを有するＣＭＯＳバッファ１３０と、負帰還接続される差動アンプ１４０とを用いることにより、高速動作特性の良好なデューティサイクル補正回路１００を提供することができる。

実施の形態１のデューティサイクル補正回路１００は、ＣＭＬバッファ１１０から出力されるＣＭＬクロックをＣＭＯＳバッファ１３０でＣＭＯＳクロックにレベル変換するとともに、ＣＭＯＳバッファ１３０に負帰還接続される差動アンプ１４０でデューティサイクルを補正している。

ＣＭＯＳバッファ１３０は、２つのインバータ１３２Ａ、１３２Ｂを有する簡易な回路であり、ＣＭＬクロックの信号レベルをＣＭＯＳレベルに確実に変換することができる。このようなレベル変換は、ＣＭＬクロックの周波数が増大して確実に行うことができる。

このため、実施の形態１のデューティサイクル補正回路１００は、周波数が高くなっても、ＣＭＯＳバッファ１３０でフル振幅のＣＭＯＳクロックを出力することができる。

従って、実施の形態１によれば、高速動作特性の良好なデューティサイクル補正回路１００を提供することができる。

なお、ＣＭＬレベルの差動クロックのクロックデューティを補正する従来のデューティサイクル補正回路の後段に、ＣＭＬレベルからＣＭＯＳレベルへのレベル変換を行うレベル変換器を用いることが考えられる。

しかしながら、このように従来のデューティサイクル補正回路の後段にレベル変換器を設けると、デューティサイクル補正回路でデューティサイクルが補正されたクロックのレベル変換を行う際に、クロックにデューティエラーが生じる可能性がある。

これに対して実施の形態１のデューティサイクル補正回路１００は、簡易な構成のＣＭＯＳバッファ１３０と、負帰還接続される差動アンプ１４０とで、デューティサイクルの補正とレベル変換とを同時に行うため、高速動作の実現と、デューティエラーの低減を両立することができる。

また、以上では、ＣＭＬレベルの差動クロックをＣＭＯＳレベルの差動クロックにレベル変換する形態について説明したが、ＣＭＬレベルとＣＭＯＳレベルには限られない。

＜実施の形態２＞
図７は、実施の形態２のデューティサイクル補正回路２００を示す図である。デューティサイクル補正回路２００は、実施の形態１のデューティサイクル補正回路１００のＣＭＬバッファ１１０をＣＭＬバッファ２１０に変更するとともに、周波数電圧変換部２６０、電圧電流変換部２７０、及びバイアス生成部２８０を追加したものである。

このため、実施の形態１のデューティサイクル補正回路１００と同様の構成要素には同一符号を付し、その説明を省略する。

ＣＭＬバッファ２１０は、実施の形態１のＣＭＬバッファ１１０と同様に差動形式のＣＭＬクロックを出力するバッファであるが、抵抗器Ｒ３、Ｒ４（図３参照）の代わりにＣＭＬクロックのＣＭＬレベルを規定するためのトランジスタを含み、トランジスタの抵抗値をバイアス生成部２８０が出力するバイアス電圧によって調整できるようになっている。なお、ＣＭＬバッファ２１０の詳細については図８を用いて後述する。

周波数電圧変換部２６０は、Ｆ(Frequency)−Ｖ(Voltage)変換部であり、ＣＭＯＳバッファ１３０から出力されるＣＭＯＳクロックの周波数に応じた電圧値を出力する回路である。

電圧電流変換部２７０は、周波数電圧変換部２６０から出力される電圧を電流に変換して出力する回路である。

バイアス生成部２８０は、電圧電流変換部２７０から出力される電流に応じたバイアス電圧を生成して、ＣＭＬバッファ２１０に入力する。バイアス生成部２８０が出力するバイアス電圧は、ＣＭＬバッファ２１０のトランジスタの抵抗値を調整するために用いられる。

実施の形態２のデューティサイクル補正回路２００は、ＣＭＯＳバッファ１３０から出力されるＣＭＯＳクロックの周波数に応じて、ＣＭＬクロックの立ち上がり時間及び立ち下がり時間を調整できるようにしたものである。

例えば、ある程度周波数が高い場合でも、フル振幅のＣＭＯＳクロックが得られるようにするために、ＣＭＬバッファ２１０が出力するＣＭＬクロックの立ち上がり時間及び立ち下がり時間を短く設定したとする。

このように設定した場合において、ＣＭＬクロックの周波数が低下した場合に、ＣＭＬクロックの周期に対して立ち上がり時間及び立ち下がり時間がある程度短くなると、ＣＭＬクロックの周波数が低下する前に比べて、ノード１２５Ａ、１２５Ｂにおけるデューティサイクルの調整を行い難くなる可能性がある。

従って、実施の形態２のデューティサイクル補正回路２００では、ＣＭＯＳバッファ１３０から出力されるＣＭＯＳクロックの周波数に応じて、ＣＭＬバッファ２１０でＣＭＬクロックの立ち上がり時間及び立ち下がり時間を調整できるようにしている。

次に、図８を用いて、実施の形態２のデューティサイクル補正回路２００の詳細について説明する。

図８は、実施の形態２のデューティサイクル補正回路２００を示す図である。

図８に示すデューティサイクル補正回路２００は、入力端子１０１Ａ、１０１Ｂ、出力端子１０２Ａ、１０２Ｂ、ＣＭＬバッファ２１０、結合キャパシタ１２０、ノード１２５Ａ、１２５Ｂ、ＣＭＯＳバッファ１３０、差動アンプ１４０、抵抗回路１５０、周波数電圧変換部２６０、電圧電流変換部２７０、及びバイアス生成部２８０を含む。

ここでは、実施の形態１のデューティサイクル補正回路１００との相違点を中心に説明する。

ＣＭＬバッファ２１０は、入力端子１１１Ａ、１１１Ｂ、ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂ、出力端子１１４Ａ、１１４Ｂ、ＮＭＯＳトランジスタ２１３、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂを含む。ＣＭＬバッファ２１０は、第１バッファの一例である。

ＮＭＯＳトランジスタ２１３は、実施の形態１の電流源１１３（図３参照）の代わりに設けられている。ＮＭＯＳトランジスタ２１３のゲートは、バイアス生成部２８０のＮＭＯＳトランジスタ２８５のゲートに接続されており、ＮＭＯＳトランジスタ２８５と同じゲート電圧で駆動される。

ＮＭＯＳトランジスタ２１３のドレインは、ＮＭＯＳトランジスタ１１２Ａ、１１２Ｂのソースに接続されている。ＮＭＯＳトランジスタ２１３のソースは接地されている。ＮＭＯＳトランジスタ２１３は、バイアス生成部２８０のＮＭＯＳトランジスタ２８２、２８５とカレントミラー回路を構築する。

ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂは、実施の形態１のＲ３、Ｒ４（図３参照）の代わりに設けられている。ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂは、ゲートがバイアス生成部２８０のＰＭＯＳトランジスタ２８４のゲートに接続されており、ソースが電源ＶＤＤに接続されている。

また、ＰＭＯＳトランジスタ２１５Ａのドレインは、ＮＭＯＳトランジスタ１１２Ａのドレインと、出力端子１１４Ｂとに接続されている。ＰＭＯＳトランジスタ２１５Ｂのドレインは、ＮＭＯＳトランジスタ１１２Ｂのドレインと、出力端子１１４Ａとに接続されている。

ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂは、ＰＭＯＳトランジスタ２８４とカレントミラー回路を構築する。ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂは、互いに等しいサイズを有する。

周波数電圧変換部２６０は、インバータ２６１Ａ、２６１Ｂ、遅延素子２６２、ＥＸＯＲ回路２６３、抵抗器Ｒ５、キャパシタＣ３、及び入力端子２６４Ａ、２６４Ｂ、及び出力端子２６５を含む。

インバータ２６１Ａは、自己の入力端子が入力端子２６４Ａを介してＣＭＯＳバッファ１３０の出力端子１３３Ａに接続されており、自己の出力端子が遅延素子２６２の入力端子と、ＥＸＯＲ回路２６３の一方（図中上側）の入力端子とに接続されている。ここでは、インバータ２６１Ａが出力するクロックをCK_0とする。

インバータ２６１Ｂは、自己の入力端子が入力端子２６４Ｂを介してＣＭＯＳバッファ１３０の出力端子１３３Ｂに接続されており、自己の出力端子は終端されている（N.C）。

遅延素子２６２は、自己の入力端子がインバータ２６１の出力端子に接続され、自己の出力端子がＥＸＯＲ回路２６３の他方（図中下側）の入力端子に接続されている。遅延素子２６２は、インバータ２６１Ａから入力されるクロックCK_0に遅延を与えてクロックCK_delayとして出力する。遅延素子２６２がクロックCK_0に与える遅延時間は、一例として、ＣＭＯＳクロックの最高の周波数における周期Ｔｃｋの１／４（Ｔｃｋ／４）である。

ＥＸＯＲ回路２６３は、一方の入力端子がインバータ２６１Ａの出力端子に接続され、他方の入力端子が遅延素子２６２の出力端子に接続される。ＥＸＯＲ回路２６３の出力端子は、抵抗器Ｒ５及び出力端子２６５を介して、電圧電流変換部２７０のオペアンプ２７１の反転入力端子に接続される。

ＥＸＯＲ回路２６３は、インバータ２６１Ａから入力されるクロックCK_0と、遅延素子２６２から入力されるクロックCK_delayとの排他的論理和を表すクロックCK_fを出力する。

抵抗器Ｒ５は、一端（図中右側の端子）がＥＸＯＲ回路２６３の出力端子に接続され、他端（図中左側の端子）がキャパシタＣ３の一方の端子（図中上側の端子）と、出力端子２６５とに接続される。

キャパシタＣ３は、一端が抵抗器Ｒ５の他端と、出力端子２６５とに接続され、他端（図中下側の端子）が接地される。抵抗器Ｒ５とキャパシタＣ３は、ＥＸＯＲ回路２６３に対して、ローパスフィルタを構築する。このため、周波数電圧変換部２６０は、抵抗器Ｒ５とキャパシタＣ３とで構築されるローパスフィルタから電圧V_fを出力する。電圧V_fは、ＤＣレベルとして与えられる。

周波数電圧変換部２６０が出力端子２６５から出力する電圧V_fは、ＣＭＯＳバッファ１３０から周波数電圧変換部２６０に入力されるＣＭＯＳクロックの周波数の増大に伴って増大し、ＣＭＯＳクロックの周波数の低下に伴って低下する。

電圧電流変換部２７０は、オペアンプ２７１、ＰＭＯＳトランジスタ２７２、２７３、抵抗器Ｒ６、入力端子２７４、及び出力端子２７５を含む。

オペアンプ２７１は、反転入力端子が入力端子２７４を介して周波数電圧変換部２６０の出力端子２６５に接続され、非反転入力端子がＰＭＯＳトランジスタ２７２のドレインに接続され、出力端子がＰＭＯＳトランジスタ２７２のゲートに接続される。なお、オペアンプ２７１の非反転入力端子に入力される電圧をVrとする。

ＰＭＯＳトランジスタ２７２は、自己のゲートがオペアンプ２７１の出力端子と、ＰＭＯＳトランジスタ２７３のゲートとに接続され、自己のソースが電源ＶＤＤに接続され、自己のドレインがオペアンプ２７１の非反転入力端子と、抵抗器Ｒ６の一端（図中上側の端子）とに接続される。

ＰＭＯＳトランジスタ２７２は、ＰＭＯＳトランジスタ２７３とカレントミラー回路を構築する。

ＰＭＯＳトランジスタ２７３は、自己のゲートがＰＭＯＳトランジスタ２７２のゲートに接続され、自己のソースが電源ＶＤＤに接続され、自己のドレインが出力端子２７５に接続される。ＰＭＯＳトランジスタ２７３は、ＰＭＯＳトランジスタ２７２とカレントミラー回路を構築する。ＰＭＯＳトランジスタ２７２、２７３には、サイズ比に応じた電流I_f, I_fmがそれぞれ流れる。

抵抗器Ｒ６は、一端（図中上側の端子）が、オペアンプ２７１の非反転入力端子と、ＰＭＯＳトランジスタ２７２のドレインとに接続され、他端（図中下側の端子）が接地される。

このような回路構成を有する電圧電流変換部２７０において、オペアンプ２７１は、非反転入力端子の電圧Vrと反転入力端子に入力される電圧V_fとが等しくなるように動作し、電圧V_fに応じた電流I_fを出力する。

そして、この結果、ＰＭＯＳトランジスタ２７２とカレントミラー回路を構築するＰＭＯＳトランジスタ２７３には、サイズ比に応じた電流I_fmが流れる。すなわち、電圧電流変換部２７０は、周波数電圧変換部２６０から入力される電圧V_fに応じた電流I_fmを出力する。

バイアス生成部２８０は、電流源２８１、ＮＭＯＳトランジスタ２８２、オペアンプ２８３、ＰＭＯＳトランジスタ２８４、ＮＭＯＳトランジスタ２８５、及び入力端子２８６を含む。

電流源２８１は、電源ＶＤＤに接続されており、バイアス電流Ibiasを出力する。電流源２８１の出力端子は、ＮＭＯＳトランジスタ２８２のドレインに接続されている。

ＮＭＯＳトランジスタ２８２は、ドレインが入力端子２８６と、電流源２８１の出力端子と、自己のゲートとに接続され、ソースが接地されている。ＮＭＯＳトランジスタ２８２のゲートは、自己のドレインと、ＮＭＯＳトランジスタ２８５のゲートと、ＣＭＬバッファ２１０のＮＭＯＳトランジスタ２１３のゲートとに接続されている。

ＮＭＯＳトランジスタ２８２は、ＮＭＯＳトランジスタ２８５及びＮＭＯＳトランジスタ２１３とカレントミラー回路を構築する。ここで、ＮＭＯＳトランジスタ２８２のドレインに流入する電流をI_cml0とする。電流I_cml0は、バイアス電流Ibiasと、電圧電流変換部２７０の出力端子２７５から出力される電流I_fmとを合成した電流である。

オペアンプ２８３は、反転入力端子に電圧Vrefが入力され、非反転入力端子は、ＰＭＯＳトランジスタ２８４のドレインと、ＮＭＯＳトランジスタ２８５のドレインとに接続されている。オペアンプ２８３の出力端子は、ＰＭＯＳトランジスタ２８４のゲートに接続されている。ここで、オペアンプ２８３の非反転入力端子に入力される電圧をVLとする。

オペアンプ２８３は、反転入力端子に入力される電圧Vrefと、非反転入力端子に入力される電圧VLとが等しくなるように動作する。なお、電圧Vrefは、ＣＭＬクロックのＬレベルを規定する。

ＰＭＯＳトランジスタ２８４は、自己のソースが電源ＶＤＤに接続され、自己のドレインがＮＭＯＳトランジスタ２８５のドレインと、オペアンプ２８３の非反転入力端子に接続される。また、ＰＭＯＳトランジスタ２８４のゲートは、オペアンプ２８３の出力端子に接続される。

ＮＭＯＳトランジスタ２８５のドレインは、ＰＭＯＳトランジスタ２８４のドレインと、オペアンプ２８３の非反転入力端子とに接続される。ＮＭＯＳトランジスタ２８５のソースは接地され、ゲートは、ＮＭＯＳトランジスタ２８２のゲートと、ＮＭＯＳトランジスタ２１３のゲートとに接続される。

なお、ＰＭＯＳトランジスタ２８４とＮＭＯＳトランジスタ２８５のサイズは、ＰＭＯＳトランジスタ２８４とＰＭＯＳトランジスタ２１５Ａとのサイズ比が、ＮＭＯＳトランジスタ２８５とＮＭＯＳトランジスタ２１３とのサイズ比と等しくなるように設定される。このため、電圧Vrefと等しい電圧VLは、ＣＭＬクロックのＬレベルを規定することになる。

このような回路構成を有するバイアス生成部２８０では、電圧電流変換部２７０から入力される電流I_fmに応じた電流I_cml0がＮＭＯＳトランジスタ２８２に流れる。ＮＭＯＳトランジスタ２８２、２８５はカレントミラー回路を構築するため、ＮＭＯＳトランジスタ２８５には、ＮＭＯＳトランジスタ２８２とのサイズ比に応じた電流I_cmlrが流れる。

ＮＭＯＳトランジスタ２８５に電流I_cmlrが流れると、ＰＭＯＳトランジスタ２８４にも電流I_cmlrが流れるため、ＰＭＯＳトランジスタ２８４のドレインの電圧VLは、電流I_cmlrに応じた電圧値となる。

ここで、オペアンプ２８３は、反転入力端子に入力される電圧Vrefと、非反転入力端子に入力される電圧VLとが等しくなるように動作するため、オペアンプ２８３の出力電圧は、電流I_cmlrに応じた電圧値となる。

以上のようにして、バイアス生成部２８０は、電圧電流変換部２７０から入力される電流I_fmに応じたバイアス電圧をオペアンプ２８３から出力する。

そして、この結果、ＣＭＬバッファ２１０では、バイアス生成部２８０のＰＭＯＳトランジスタ２８４とカレントミラー回路を構築するＰＭＯＳトランジスタ２１５Ａ、２１５Ｂが、ＰＭＯＳトランジスタ２８４と等しいゲート電圧で駆動される。

また、ＣＭＬバッファ２１０のＮＭＯＳトランジスタ２１３は、バイアス生成部２８０のＮＭＯＳトランジスタ２８２とカレントミラー回路を構築しており、ＮＭＯＳトランジスタ２８２とのサイズ比に応じた電流I_cmlが流れる。

従って、ＣＭＬバッファ２１０のＰＭＯＳトランジスタ２１５Ａ、２１５Ｂは、電圧電流変換部２７０から入力される電流I_fmに応じて駆動されることになり、これは、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂが、周波数電圧変換部２６０の入力端子２６４Ａに入力されるＣＭＯＳクロックの周波数に応じて駆動されることを意味する。

以上より、実施の形態２のデューティサイクル補正回路２００では、ＣＭＯＳバッファ１３０が出力するＣＭＯＳクロックの周波数に応じて、ＣＭＬバッファ２１０のＰＭＯＳトランジスタ２１５Ａ、２１５Ｂを駆動することができる。

このため、ＣＭＯＳバッファ１３０が出力するＣＭＯＳクロックの周波数に応じて、ＣＭＬバッファ２１０の出力端子１１４Ａ、１１４Ｂの寄生容量を充電／放電する時間が変わるため、ＣＭＬクロックの立ち上がり時間及び立ち下がり時間を調整できる。

また、ＣＭＯＳバッファ１３０が出力するＣＭＯＳクロックの周波数に応じて、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂのオン抵抗値を制御できる。

ここで、図９を用いて、このようなデューティサイクル補正回路２００の動作について説明する。

図９は、実施の形態２のデューティサイクル補正回路２００の動作を示す図である。図９（Ａ）、（Ｂ）には、インバータ２６１Ａが出力するクロックCK_0、遅延素子２６２が出力するクロックCK_delay、ＥＸＯＲ回路２６３が出力するクロックCK_f、ローパスフィルタ（Ｒ５とＣ３）から出力される電圧V_fを示す。

図９（Ａ）は、クロックCK_0の周波数が最大値であり、周期がＴｃｋである場合の動作を示す。クロックCK_0は、ＣＭＯＳバッファ１３０から出力されるＣＭＯＳクロックがインバータ２６１Ａを経て出力されるクロックであるため、クロックCK_0の周波数は、ＣＭＯＳクロックの周波数と等しい。従って、図９（Ａ）に示す動作は、ＣＭＯＳクロックが最高の周波数（最短の周期Ｔｃｋ）で動作している場合のものである。

遅延素子２６２による遅延時間は、周期Ｔｃｋの１／４（Ｔｃｋ／４）であるため、クロックCK_fは、周波数がクロックCK_0の２倍で、デューティサイクルが５０％のクロックになる。

従って、電圧V_fは、ＶＤＤ／２となる。これは、クロックCK_fのデューティサイクルが５０％になるからであり、電圧V_fの値が最大になる場合である。

このように電圧V_fの電圧値が高い場合は、ＰＭＯＳトランジスタ２７２、２７３に流れる電流I_f, I_fmが増大し、これによって電流I_cml0, I_cmlr, I_cmlが増大する。電流I_cmlが増大すると、入力端子１１１Ａ、１１１Ｂにクロックが入力されたときに、出力端子１１４Ａ、１１４Ｂから出力されるＣＭＬクロックの立ち上がり／立ち下がりの時間が短くなる。

これは、出力端子１１４Ａ、１１４Ｂの周辺の寄生容量が充電／放電されるのに要する時間が短くなるためである。なお、出力端子１１４Ａ、１１４Ｂの周辺の寄生容量とは、出力端子１１４Ａ、１１４Ｂに接続される配線、又は、トランジスタ等による寄生容量である。

電圧V_fの電圧値が高い場合は、ＣＭＯＳクロックの周波数が高い場合であるため、ＣＭＯＳクロックの周波数が高い場合には、ＣＭＬクロックの立ち上がり／立ち下がりの時間が短くなることになる。

また、このように電圧V_fの電圧値が高く、電流I_cml0, I_cmlr, I_cmlが増大すると、オペアンプ２８３の非反転入力端子に入力される電圧VLは、反転入力端子に入力される電圧Vrefと等しくなるように動作するため、オペアンプ２８３の出力電圧は低下して、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂのソース−ドレイン間の抵抗値は低下する。

このため、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂのソース−ドレイン間の低下した抵抗値ＲＬと、増大した電流I_cml（Ｈ）により、ＣＭＬバッファ２１０の出力端子１１４Ａ、１１４Ｂから出力されるＣＭＬクロック(I_P)、(I_N)は、Ｘ１となる。振幅Ｘ１は、Ｘ１＝ＲＬ×I_cml（Ｈ）である。

一方、図９（Ｂ）は、クロックCK_0の周波数が最大値の半分であり、周期が２Ｔｃｋである場合の動作を示す。すなわち、図９（Ｂ）に示す動作は、ＣＭＯＳクロックが最高の周波数の半分の周波数（周期２Ｔｃｋ）で動作している場合のものである。

遅延素子２６２による遅延時間は、周期Ｔｃｋの１／４（Ｔｃｋ／４）であるため、クロックCK_fは、周波数がクロックCK_0の２倍で、デューティサイクルが２５％のクロックになる。

従って、電圧V_fは、ＶＤＤ／４となる。これは、クロックCK_fのデューティサイクルが２５％になるからであり、電圧V_fの値は、図９（Ａ）に示す電圧V_fの半分になる。

このように電圧V_fの電圧値が低い場合は、ＰＭＯＳトランジスタ２７２、２７３に流れる電流I_f, I_fmが減少し、これによって電流I_cml0, I_cmlr, I_cmlが減少する。電流I_cmlが減少すると、入力端子１１１Ａ、１１１Ｂにクロックが入力されたときに、出力端子１１４Ａ、１１４Ｂから出力されるＣＭＬクロックの立ち上がり／立ち下がりの時間が長くなる。

これは、出力端子１１４Ａ、１１４Ｂの周辺の寄生容量が充電／放電されるのに要する時間が長くなるためである。

電圧V_fの電圧値が低い場合は、ＣＭＯＳクロックの周波数が低い場合であるため、ＣＭＯＳクロックの周波数が低い場合には、ＣＭＬクロックの立ち上がり／立ち下がりの時間が長くなることになる。

また、このように電圧V_fの電圧値が低い場合は、ＰＭＯＳトランジスタ２７２、２７３に流れる電流I_f, I_fmが減少し、これによって電流I_cml0, I_cmlr, I_cmlが減少し、オペアンプ２８３の非反転入力端子に入力される電圧VLは、反転入力端子に入力される電圧Vrefと等しくなるように動作するため、オペアンプ２８３の出力電圧は上昇して、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂのソース−ドレイン間の抵抗値は増大する。

このため、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂのソース−ドレイン間の増大した抵抗値ＲＨと、減少した電流I_cml（Ｌ）により、ＣＭＬバッファ２１０の出力端子１１４Ａ、１１４Ｂから出力されるＣＭＬクロック(I_P)、(I_N)は、Ｘ２となる。振幅Ｘ２は、Ｘ２＝ＲＨ×I_cml（Ｌ）である。

従って、振幅Ｘ１とＸ２が等しくなるように、ＰＭＯＳトランジスタ２１５Ａ、２１５Ｂ及びＮＭＯＳトランジスタ２１３の動作特性を設定するとともに、オペアンプ２８３の基準電圧Vrefを設定しておけば、ＣＭＬクロックの周波数が増減しても、ＣＭＬクロックの振幅を一定にすることができる。

以上、実施の形態２によれば、実施の形態１と同様に、ＣＭＯＳバッファ１３０に負帰還接続される差動アンプ１４０を用いることにより、高速動作特性の良好なデューティサイクル補正回路２００を提供することができる。

また、これに加えて、実施の形態２によれば、上述のように、ＣＭＯＳクロックの周波数が高い場合には、ＣＭＬクロックの立ち上がり／立ち下がりの時間を短くし、ＣＭＯＳクロックの周波数が低い場合には、ＣＭＬクロックの立ち上がり／立ち下がりの時間を長くする。

このように、ＣＭＬクロックの周波数に応じてＣＭＬクロックの立ち上がり時間及び立ち下がり時間を調整することにより、ＣＭＬクロックの周波数が低下しても、ノード１２５Ａ、１２５Ｂにおいてデューティサイクルの調整をより信頼性の高い状態で行うことができる。

また、ＣＭＬクロックの周波数が高い場合と低い場合のＣＭＬクロックの振幅Ｘ１とＸ２とが等しいため、ＣＭＬクロックの周波数に関わらずに、フル振幅のＣＭＯＳクロックを出力することができ、高速動作特性の良好なデューティサイクル補正回路２００を提供することができる。

以上、本発明の例示的な実施の形態のデューティサイクル補正回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
第１信号レベルの第１差動信号を出力する第１バッファと、
前記第１バッファの一対の出力端子にそれぞれ接続される一対の容量素子と、
前記一対の容量素子を介して前記第１バッファの一対の出力端子に接続され、前記第１差動信号を前記第１信号レベルとは異なる第２信号レベルの第２差動信号にレベル変換して出力する第２バッファと、
前記第２バッファの一対の入力端子と一対の出力端子との間に負帰還接続され、前記第２差動信号が一対の入力端子に入力される差動アンプと
を含む、デューティサイクル補正回路。
（付記２）
前記差動アンプの一対の出力端子と、前記第２バッファの一対の入力端子との間にそれぞれ直列に接続される、一対の抵抗器をさらに含む、付記１記載のデューティサイクル補正回路。
（付記３）
前記第２バッファは、前記第１差動信号を前記第２差動信号にレベル変換するインバータを有する、付記１又は２記載のデューティサイクル補正回路。
（付記４）
前記第１差動信号の周波数に応じたバイアス電圧を生成するバイアス回路をさらに含み、
前記第１バッファは、前記第１差動信号の第１信号レベルを設定する一対のトランジスタを有し、
前記一対のトランジスタは、前記バイアス回路が生成する前記バイアス電圧によって駆動される、付記１乃至３のいずれか一項記載のデューティサイクル補正回路。
（付記５）
前記一対のトランジスタは、前記第１差動信号の周波数が低いほど出力電流が小さくなるように前記バイアス電圧によって駆動され、前記第１差動信号の周波数が高いほど出力電流が大きくなるように前記バイアス電圧によって駆動される、付記４記載のデューティサイクル補正回路。
（付記６）
前記バイアス回路は、
前記第２バッファの一対の出力端子に接続され、前記第２差動信号の周波数を電圧に変換して出力する周波数電圧変換部と、
前記周波数電圧変換部が出力する電圧を電流に変換する電圧電流変換部と、
前記電圧電流変換部が出力する電流に応じて前記バイアス電圧を出力するバイアス生成部と
を有する、付記４又は５記載のデューティサイクル補正回路。
（付記７）
前記第１バッファはＣＭＬバッファであって、前記第１信号レベルの第１差動信号は、ＣＭＬレベルの第１差動信号であり、前記第２バッファはＣＭＯＳバッファであって、前記第２信号レベルの第２差動信号は、ＣＭＯＳレベルの第２差動信号である、付記１乃至６のいずれか一項記載のデューティサイクル補正回路。

１０ クロック分配回路
１１Ａ、１１Ｂ 入力端子
１２Ａ、１２Ｂ 出力端子
５０ クロックバッファ
１００ デューティサイクル補正回路
１１０ ＣＭＬバッファ
１２０ 結合キャパシタ
１３０ ＣＭＯＳバッファ
１４０ 差動アンプ
１５０ 抵抗回路
２００ デューティサイクル補正回路
２１０ ＣＭＬバッファ
２６０ 周波数電圧変換部
２７０ 電圧電流変換部
２８０ バイアス生成部

Claims (6)

1. 第１信号レベルの第１差動信号を出力する第１バッファと、
   前記第１バッファの一対の出力端子にそれぞれ接続される一対の容量素子と、
   前記一対の容量素子を介して前記第１バッファの一対の出力端子に接続され、前記第１差動信号を前記第１信号レベルとは異なる第２信号レベルの第２差動信号にレベル変換して出力する第２バッファと、
   前記第２バッファの一対の入力端子と一対の出力端子との間に負帰還接続され、前記第２差動信号が一対の入力端子に入力される差動アンプと
   を含む、デューティサイクル補正回路。
2. 前記差動アンプの一対の出力端子と、前記第２バッファの一対の入力端子との間にそれぞれ直列に接続される、一対の抵抗器をさらに含む、請求項１記載のデューティサイクル補正回路。
3. 前記第２バッファは、前記第１差動信号を前記第２差動信号にレベル変換するインバータを有する、請求項１又は２記載のデューティサイクル補正回路。
4. 前記第１差動信号の周波数に応じたバイアス電圧を生成するバイアス回路をさらに含み、
   前記第１バッファは、前記第１差動信号の第１信号レベルを設定する一対のトランジスタを有し、
   前記一対のトランジスタは、前記バイアス回路が生成する前記バイアス電圧によって駆動される、請求項１乃至３のいずれか一項記載のデューティサイクル補正回路。
5. 前記バイアス回路は、
   前記第２バッファの一対の出力端子に接続され、前記第２差動信号の周波数を電圧に変換して出力する周波数電圧変換部と、
   前記周波数電圧変換部が出力する電圧を電流に変換する電圧電流変換部と、
   前記電圧電流変換部が出力する電流に応じて前記バイアス電圧を出力するバイアス生成部と
   を有する、請求項４記載のデューティサイクル補正回路。
6. 前記第１バッファはＣＭＬバッファであって、前記第１信号レベルの第１差動信号は、ＣＭＬレベルの第１差動信号であり、前記第２バッファはＣＭＯＳバッファであって、前記第２信号レベルの第２差動信号は、ＣＭＯＳレベルの第２差動信号である、請求項１乃至５のいずれか一項記載のデューティサイクル補正回路。

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