WO2022118440A1 - 位相補間回路、受信回路及び半導体集積回路 - Google Patents

位相補間回路、受信回路及び半導体集積回路 Download PDF

Info

Publication number
WO2022118440A1
WO2022118440A1 PCT/JP2020/045100 JP2020045100W WO2022118440A1 WO 2022118440 A1 WO2022118440 A1 WO 2022118440A1 JP 2020045100 W JP2020045100 W JP 2020045100W WO 2022118440 A1 WO2022118440 A1 WO 2022118440A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
clock signal
input clock
signal
control signal
Prior art date
Application number
PCT/JP2020/045100
Other languages
English (en)
French (fr)
Inventor
拓弥 藤村
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to PCT/JP2020/045100 priority Critical patent/WO2022118440A1/ja
Priority to JP2022566585A priority patent/JPWO2022118440A1/ja
Publication of WO2022118440A1 publication Critical patent/WO2022118440A1/ja
Priority to US18/318,303 priority patent/US20230299758A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure

Definitions

  • the present invention relates to a phase interpolation circuit, a receiving circuit and a semiconductor integrated circuit.
  • Patent Document 1 describes a phase interpolation circuit having a first circuit, a second circuit, and a third circuit.
  • the first circuit generates a first intermediate signal by weighting and combining a plurality of first reference signals having different phases by a first ratio.
  • the second circuit generates a second intermediate signal by weighting and combining a plurality of second reference signals that are out of phase with the plurality of first reference signals at the same second ratio as the first ratio.
  • the third circuit generates an output signal by combining the first intermediate signal and the second intermediate signal.
  • Patent Document 2 describes a low noise variable gain amplifier that amplifies an input signal, a mixer that performs frequency conversion based on a local signal, a first detection means, a second detection means, and a mixer bias current supply means. Receivers with are listed.
  • the first detection means detects the signal strength at the output end of the low noise variable gain amplifier and controls the gain of the low noise variable gain amplifier.
  • the second detection means detects the signal strength at the output end of the low noise variable gain amplifier, and outputs a control signal for controlling the value of the mixer bias current supplied to the mixer.
  • the mixer bias current supply means supplies the mixer bias current to the mixer based on the control signal.
  • Patent Document 3 describes a wireless communication device having an antenna and a receiving circuit for processing a wireless signal received by the antenna.
  • the receiving circuit includes an amplifier that amplifies the radio signal, an oscillator that outputs an oscillation signal with a constant frequency, a mixer that inputs and mixes the outputs of the amplifier and oscillator, and an AGC amplifier that adjusts the gain of the mixer output.
  • the input voltage adjustment circuit adjusts the voltage of each input to the mixer according to the output of the AGC amplifier.
  • Japanese Unexamined Patent Publication No. 2014-146869 Japanese Unexamined Patent Publication No. 2010-109560 Japanese Unexamined Patent Publication No. 2009-218931
  • the first circuit generates a first intermediate signal by weighting and combining a plurality of first reference signals having different phases by a first ratio.
  • the first intermediate signal is controlled to an appropriate phase.
  • PVT power supply voltage or temperature
  • An object of the present invention is to prevent the rise time or fall time of the input clock signal of the mixer circuit from fluctuating due to the influence of the variation of the process, the power supply voltage or the temperature, and to improve the accuracy of the phase adjustment operation in the mixer circuit. Is to be able to.
  • the phase interpolation circuit is a first buffer circuit that generates a first input clock signal by adjusting at least one of a rise time and a fall time of the first reference clock signal based on the first control signal. And, based on the second control signal, by adjusting at least one of the rise time and the fall time of the second reference clock signal having the first phase difference from the first reference clock signal, the second At least one of the rise time and the fall time of at least one of the first input clock signal and the second input clock signal of the second buffer circuit that generates the input clock signal of the above is detected, and the detection result is obtained.
  • the phase of the first input clock signal based on the detection circuit that generates the first control signal and the second control signal accordingly, and the first input clock signal and the second input clock signal. It has a mixer circuit that produces an output clock signal having a phase between that and the phase of the second input clock signal.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit according to the present embodiment.
  • FIG. 2 is a diagram showing a phase shift amount characteristic of an output clock signal when the rise time and the fall time of the input clock signal are long.
  • FIG. 3 is a diagram showing a phase shift amount characteristic of the output clock signal when the rise time and the fall time of the input clock signal are short.
  • FIG. 4 is a diagram showing a configuration example of the phase interpolation circuit according to the present embodiment.
  • FIG. 5 is a circuit diagram showing a configuration example of the buffer circuit of FIG.
  • FIG. 6 is a circuit diagram showing a configuration example of the detection circuit of FIG.
  • FIG. 7 is a flowchart for explaining the operation of the detection circuit of FIG. FIG.
  • FIG. 8 is a diagram showing another configuration example of the phase interpolation circuit according to the present embodiment.
  • FIG. 9 is a diagram showing another configuration example of the dummy load circuit of FIG.
  • FIG. 10 is a diagram showing still another configuration example of the phase interpolation circuit according to the present embodiment.
  • FIG. 11 is a diagram showing another configuration example of the buffer circuit according to the present embodiment.
  • FIG. 1 is a diagram showing a configuration example of the semiconductor integrated circuit 100 according to the present embodiment.
  • the semiconductor integrated circuit 100 includes a reception circuit 101 that outputs digital reception data A6 based on an analog reception signal A1, and an internal circuit 102 that processes the reception data A6.
  • the receiving circuit 101 includes a phase lock loop circuit (PLL circuit) 111, a phase interpolation circuit 112, a linear equalization circuit 113, a determination feedback type equalization circuit (DFE circuit) 114, 115, and a demultiplexer circuit 116. It has a phase detection circuit 117.
  • PLL circuit phase lock loop circuit
  • DFE circuit determination feedback type equalization circuit
  • the PLL circuit 111 generates 0 ° reference clock signal CK0 and 90 ° reference clock signal CK90 having a constant frequency by feedback control so that the phase error between the reference clock signal and the reference clock signal becomes small.
  • the reference clock signal CK90 has the same frequency and is 90 ° behind the reference clock signal CK0 in phase.
  • the phase interpolation circuit 112 adjusts the phase of the output clock signal CK0a and the phase of the output clock signal CK90a by interpolating using the reference clock signals CK0 and CK90 according to the phase adjustment code PICODE.
  • the output clock signal CK90a has the same frequency as the output clock signal CK0a, and its phase is delayed by 90 °.
  • the linear equalization circuit 113 receives the analog reception signal A1 and compensates for the attenuation of the reception signal A1 on the transmission path by the equalization processing of the reception signal A1 to restore the reception signal A2.
  • the determination feedback type equalization circuit 114 synchronizes with the output clock signal CK0a, determines and equalizes the received signal A2, and outputs the received data A3. Specifically, the determination feedback type equalization circuit 114 samples the level near the center of the eye pattern of the received signal A2 at the timing of the rising edge or the falling edge of the output clock signal CK0a, and sets the sampled level to 2. The value is determined, and 0 or 1 digital reception data A3 is generated. Further, the determination feedback type equalization circuit 114 performs feedback control based on the received data A3, performs equalization processing for suppressing intersymbol interference of the received signal A2, and performs equalization processing, and is a binary value of the received signal A2 that has been equalized. The determination is made and the received data A3 is generated.
  • the determination feedback type equalization circuit 115 synchronizes with the output clock signal CK90a, determines and equalizes the received signal A2, and outputs the received data A4. Specifically, the determination feedback type equalization circuit 115 samples the level near the boundary of the eye pattern of the received signal A2 at the timing of the rising edge or the falling edge of the output clock signal CK90a, and sets the sampled level to 2. The value is determined, and 0 or 1 digital reception data A4 is generated. Further, the determination feedback type equalization circuit 115 performs feedback control based on the received data A4, performs equalization processing for suppressing intersymbol interference of the received signal A2, and performs equalization processing, and is a binary value of the received signal A2 that has been equalized. The determination is made and the received data A4 is generated.
  • the demultiplexer circuit 116 converts received data A3 and A4 from serial to parallel by demultiplexing, and outputs parallel received data A5.
  • the phase detection circuit 117 outputs the parallel reception data corresponding to the reception data A3 near the center of the eye pattern of the parallel reception data A5 to the internal circuit 102 as the parallel reception data A6.
  • phase detection circuit 117 detects the phase of the received data near the center of the eye pattern based on the received data A5, and the difference between the phase of the received data near the center of the eye pattern and the phase of the output clock signal CK0a is large.
  • the phase adjustment code PICODE is generated so as to be small.
  • the phase interpolation circuit 112 adjusts the phase of the output clock signal CK0a and the phase of the output clock signal CK90a according to the phase adjustment code PICODE. As a result, the phase of the output clock signal CK0a is adjusted near the center of the eye pattern of the received signal A2. The phase of the output clock signal CK90a is adjusted near the boundary of the eye pattern of the received signal A2. Therefore, the phase adjustment operation of the phase interpolation circuit 112 requires high accuracy.
  • the phase interpolation circuit 112 includes a buffer circuit 201, a buffer circuit 202, and a mixer circuit 203.
  • the reference clock signal CK90 has a phase difference of 90 ° from the reference clock signal CK0.
  • the buffer circuit 201 generates the input clock signal CK0b by adjusting at least one of the rise time and the fall time of the reference clock signal CK0 based on the control signal SPDCNT. At least one of the rise time and the fall time of the input clock signal CK0b is determined by the control signal SPDCNT.
  • the buffer circuit 202 generates the input clock signal CK90b by adjusting at least one of the rise time and the fall time of the reference clock signal CK90 based on the control signal SPDCNT. At least one of the rise time and the fall time of the input clock signal CK90b is determined by the control signal SPDCNT.
  • the mixer circuit 203 generates output clock signals CK0a and CK90a having a phase corresponding to the phase adjustment code PICODE based on the input clock signal CK0b and the input clock signal CK90b. Specifically, the mixer circuit 203 performs weighting addition to the input clock signals CK0b and CK90b according to the phase adjustment code PICODE, and between the phase of the input clock signal CK0b and the phase of the input clock signal CK90b. The output clock signal CK0a having a phase is generated.
  • the mixer circuit 203 performs weighting addition to the input clock signals CK90b and CK0b according to the phase adjustment code PICODE, and has a phase between the phase of the input clock signal CK90b and the phase of the input clock signal CK0b.
  • the output clock signal CK90a is generated.
  • the mixer circuit 203 can adjust the phases of the output clock signals CK0a and CK90a according to the phase adjustment code PICODE.
  • At least one of the rise time and the fall time of the input clock signals CK0b and CK90b is lengthened or shortened by the control signal SPDCNT.
  • FIG. 2 is a diagram showing a phase shift amount characteristic 204 of the output clock signals CK0a and CK90a when the rise time and the fall time of the input clock signals CK0b and CK90b are long.
  • the phase shift amount characteristic 204 the phase shift amount of the output clock signals CK0a and CK90a is constant with respect to the phase adjustment code PICODE. That is, the phase interpolation circuit 112 can linearly adjust the phases of the output clock signals CK0a and CK90a according to the phase adjustment code PICODE. As a result, the phase adjustment accuracy of the phase interpolation circuit 112 becomes high.
  • it is ideal that the input clock signals CK0b and CK90b are sinusoidal waves.
  • FIG. 3 is a diagram showing a phase shift amount characteristic 304 of the output clock signals CK0a and CK90a when the rise time and the fall time of the input clock signals CK0b and CK90b are short.
  • the phase shift amount characteristic 304 the phase shift amount of the output clock signals CK0a and CK90a is not constant with respect to the phase adjustment code PICODE. That is, the phase interpolation circuit 112 cannot linearly adjust the phases of the output clock signals CK0a and CK90a according to the phase adjustment code PICODE. As a result, the phase adjustment accuracy of the phase interpolation circuit 112 becomes low.
  • control signal SPDCNT is adjusted with respect to the phase adjustment code PICODE so that the phase shift amounts of the output clock signals CK0a and CK90a are substantially constant.
  • the rise time and fall time of the input clock signals CK0b and CK90b change due to the influence of the variation of the process, the power supply voltage, or the temperature (PVT).
  • the phases of the output clock signals CK0a and CK90a vary, and the accuracy is lowered.
  • FIG. 4 is a diagram showing a configuration example of the phase interpolation circuit 112 according to the present embodiment.
  • the phase interpolation circuit 112 includes a buffer circuit 201, a buffer circuit 202, a mixer circuit 203, and a detection circuit 401.
  • the reference clock signal CK90 has a phase difference of 90 ° from the reference clock signal CK0.
  • the buffer circuit 201 generates the input clock signal CK0b by adjusting at least one of the rise time and the fall time of the reference clock signal CK0 based on the control signal SPDCNT. At least one of the rise time and the fall time of the input clock signal CK0b is determined by the control signal SPDCNT.
  • the buffer circuit 202 generates the input clock signal CK90b by adjusting at least one of the rise time and the fall time of the reference clock signal CK90 based on the control signal SPDCNT. At least one of the rise time and the fall time of the input clock signal CK90b is determined by the control signal SPDCNT.
  • the detection circuit 401 detects at least one of the rise time and the fall time of the input clock signal CK0b, and generates a control signal SPDCNT according to the detection result.
  • the detection circuit 401 detects at least one of the rise time and the fall time of at least one of the input clock signal CK0b and the input clock signal CK90b, and generates a control signal SPDCNT according to the detection result.
  • the detection circuit 401 has such that at least one of the rise time and the fall time of at least one of the input clock signal CK0b and the input clock signal CK90b is between the first threshold value and the second threshold value. , Generates the control signal SPDCNT.
  • the buffer circuits 201 and 202 adjust at least one of the rise time and the fall time of the input clock signals CK0b and CK90b based on the control signal SPDCNT, respectively.
  • the mixer circuit 203 generates output clock signals CK0a and CK90a having a phase corresponding to the phase adjustment code PICODE based on the input clock signal CK0b and the input clock signal CK90b. Specifically, the mixer circuit 203 performs weighting addition to the input clock signals CK0b and CK90b according to the phase adjustment code PICODE, and between the phase of the input clock signal CK0b and the phase of the input clock signal CK90b. The output clock signal CK0a having a phase is generated.
  • the mixer circuit 203 performs weighting addition to the input clock signals CK90b and CK0b according to the phase adjustment code PICODE, and has a phase between the phase of the input clock signal CK90b and the phase of the input clock signal CK0b.
  • the output clock signal CK90a is generated.
  • the mixer circuit 203 can adjust the phases of the output clock signals CK0a and CK90a according to the phase adjustment code PICODE.
  • the detection circuit 401 by providing the detection circuit 401, it is possible to prevent the rise time or fall time of the input clock signals CK0b and CK90b from fluctuating due to the influence of variations in the process, power supply voltage, or temperature, and the phase in the mixer circuit 203. The accuracy of the adjustment operation can be improved.
  • FIG. 5 is a circuit diagram showing a configuration example of the buffer circuit 201 of FIG.
  • the buffer circuit 202 of FIG. 4 also has the same configuration as the buffer circuit 201.
  • the configuration of the buffer circuit 201 will be described as an example.
  • the buffer circuit 201 has N inverter circuits 500.
  • the N-bit control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> correspond to the control signals SPDCNT in FIG.
  • Each of the N inverter circuits 500 has an input node 501, an output node 502, an inverter circuit 503, a p-channel field effect transistor 504, 505, and an n-channel field effect transistor 506, 507.
  • the input nodes 501 of the N inverter circuits 500 are connected to each other and input the reference clock signal CK0.
  • the output nodes 502 of the N inverter circuits 500 are connected to each other and output the input clock signal CK0b.
  • the inverter circuit 503 outputs a signal obtained by logically inverting any one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>.
  • the source is connected to the power potential node
  • the gate is connected to the input node 501
  • the drain is connected to the source of the p-channel field effect transistor 505.
  • the gate is connected to the output terminal of the inverter circuit 503 and the drain is connected to the output node 502.
  • the drain is connected to the output node 502, the gate is connected to the node of any of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>, and the source is the n-channel field effect transistor. It is connected to the drain of 507.
  • the gate is connected to the input node 501 and the source is connected to the reference potential node (for example, the ground potential node).
  • the buffer circuits 201 and 202 each control the number of parallel connections of N inverter circuits 500 based on the N-bit control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>, respectively. As the number of signals 1 of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> increases, the number of parallel connections of the inverter circuit 500 increases. As the number of parallel connections of the inverter circuit 500 increases, the drive capacity of the buffer circuits 201 and 202 increases, and the rise time and fall time of the input clock signals CK0b and CK90b become shorter.
  • the buffer circuits 201 and 202 can adjust the rise time and fall time of the input clock signals CK0b and CK90b based on the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>, respectively.
  • FIG. 6 is a circuit diagram showing a configuration example of the detection circuit 401 of FIG.
  • the detection circuit 401 includes a comparison circuit 601, 602, a control circuit 603, an n-channel field effect transistor 604,605, resistors 606 to 610, a diode 611, and a capacitance 612.
  • the drain is connected to the power potential node
  • the gate is connected to the node of the input clock signal CK0b
  • the source is connected to the anode of the diode 611.
  • the resistance 606 is connected between the anode of the diode 611 and the reference potential node.
  • the drain is connected to the cathode of the diode 611, the gate is connected to the node of the reset signal RST, and the source is connected to the reference potential node.
  • the capacitance 612 is connected between the cathode of the diode 611 and the reference potential node.
  • the resistor 607 is connected between the cathode of the diode 611 and the reference potential node.
  • the + input terminal of the comparison circuit 601 and the + input terminal of the comparison circuit 602 are connected to the cathode of the diode 611.
  • the resistance 608 is connected between the power potential node and the-input terminal of the comparison circuit 601.
  • the resistor 609 is connected between the-input terminal of the comparison circuit 601 and the-input terminal of the comparison circuit 602.
  • the resistor 610 is connected between the-input terminal of the comparison circuit 602 and the reference potential node.
  • the n-channel field effect transistor 604 accumulates a charge amount corresponding to the voltage of the input clock signal CK0b in the capacitance 612 via the diode 611.
  • the capacitance 612 holds, for example, a voltage corresponding to the integrated voltage of the input clock signal CK0b from the start of the rise of the input clock signal CK0b to just before the start of the fall. That is, the voltage of the capacitance 612 is a voltage corresponding to the area of the voltage waveform from the start of the rise of the input clock signal CK0b to immediately before the start of the fall.
  • the voltage of the capacitance 612 is a voltage corresponding to the rise time of the input clock signal CK0b, and the detection circuit 401 can detect, for example, the rise time of the input clock signal CK0b.
  • the n-channel field effect transistor 605 is turned on when the reset signal RST becomes 1, and resets the electric charge (voltage) stored in the capacitance 612. For example, the reset signal RST becomes 0 at the timing corresponding to the start of rising of the input clock signal CK0b, the n-channel field effect transistor 605 is turned off, and the reset of the voltage of the capacitance 612 is released.
  • the threshold voltage V1 corresponding to the resistances 609 and 610 is applied to the-input terminal of the comparison circuit 601.
  • a threshold voltage V2 corresponding to the resistance 610 is applied to the-input terminal of the comparison circuit 602.
  • the threshold voltage V2 is lower than the threshold voltage V1.
  • the comparison circuit 601 outputs an output signal OUT ⁇ 1> of 1 when the voltage of the capacitance 612 is higher than the threshold voltage V1, and an output signal OUT of 0 when the voltage of the capacitance 612 is lower than the threshold voltage V1. Output ⁇ 1>.
  • the comparison circuit 602 outputs an output signal OUT ⁇ 0> of 1 when the voltage of the capacitance 612 is higher than the threshold voltage V2, and outputs an output signal OUT of 0 when the voltage of the capacitance 612 is lower than the threshold voltage V2. Output ⁇ 0>.
  • the control circuit 603 generates control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> based on the output signals OUT ⁇ 0> and OUT ⁇ 1>.
  • the control circuit 603 changes the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> so that the number of one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> increases.
  • the buffer circuits 201 and 202 control so that the rise time of the input clock signals CK0b and CK90b is shortened.
  • the control circuit 603 changes the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> so that the number of one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> decreases.
  • the buffer circuits 201 and 202 control so that the rise time of the input clock signals CK0b and CK90b becomes long.
  • the output signal OUT ⁇ 0> becomes 1 and the output signal OUT ⁇ 1> becomes 0.
  • the rising time of the input clock signal CK0b is the time between the first threshold and the second threshold.
  • the control circuit 603 maintains the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>.
  • the rise time of the input clock signals CK0b and CK90b becomes substantially constant regardless of the process, power supply voltage, or temperature.
  • the detection circuit 401 operates, for example, by calibration when the power of the receiving circuit 101 is turned on, then stops the operation, and fixes the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>.
  • FIG. 7 is a flowchart for explaining the operation of the detection circuit 401 of FIG.
  • the control circuit 603 sets the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> and the variable ct to the initial values.
  • the variable ct represents the number of one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>.
  • step S702 the control circuit 603 sets the reset signal RST to 1. Then, the n-channel field effect transistor 605 is turned on and the voltage of the capacitance 612 is reset to 0V.
  • step S703 the control circuit 603 sets the reset signal RST to 0. Then, the n-channel field effect transistor 605 is turned off, and the reset of the voltage of the capacitance 612 is released.
  • the control circuit 603 operates based on, for example, the reference clock signal CK0, and sets the reset signal RST to 0 at a timing corresponding to the start of rising of the input clock signal CK0b to release the reset of the voltage of the capacitance 612.
  • step S704 the control circuit 603 waits until the voltage of the capacity 612 stabilizes, and when the voltage of the capacity 612 stabilizes, the process proceeds to step S705.
  • the control circuit 603 operates based on, for example, the reference clock signal CK0, and waits until a timing corresponding to immediately before the start of the fall of the input clock signal CK0b.
  • step S705 the control circuit 603 determines the values of the output signals OUT ⁇ 0> and OUT ⁇ 1>.
  • the output signals OUT ⁇ 0> and OUT ⁇ 1> are 0, the voltage of the capacitance 612 is lower than the threshold voltage V1 and the threshold voltage V2, so the process proceeds to step S706.
  • the output signals OUT ⁇ 0> and OUT ⁇ 1> are 1, the voltage of the capacitance 612 is higher than the threshold voltage V1 and the threshold voltage V2, so the process proceeds to step S707.
  • step S706 the control circuit 603 increments the variable ct, and the control signals SPDCNT ⁇ 0> to SPDCNT so that the number of one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> becomes the variable ct. ⁇ N> is changed, the process returns to step S702, and the above process is repeated.
  • the variable ct increases, the rise time and fall time of the input clock signals CK0b and CK90b become short, and the voltage of the capacitance 612 rises.
  • step S707 the control circuit 603 decrements the variable ct, and the control signals SPDCNT ⁇ 0> to SPDCNT so that the number of one of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> becomes the variable ct. ⁇ N> is changed, the process returns to step S702, and the above process is repeated.
  • the variable ct decreases, the rise time and fall time of the input clock signals CK0b and CK90b become long, and the voltage of the capacitance 612 drops.
  • step S705 when the output signal OUT ⁇ 0> is 1 and the output signal OUT ⁇ 1> is 0, the voltage of the capacitance 612 is higher than the threshold voltage V1 and lower than the threshold voltage V2, which is within an appropriate range. Therefore, the control circuit 603 fixes the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>, and ends the processing of the flowchart of FIG. 7.
  • the rise time and fall time of the input clock signals CK0b and CK90b become substantially constant regardless of the process, power supply voltage, or temperature.
  • FIG. 8 is a diagram showing another configuration example of the phase interpolation circuit 112 according to the present embodiment.
  • the phase interpolation circuit 112 of FIG. 8 is obtained by adding a dummy load circuit 901 to the phase interpolation circuit 112 of FIG.
  • a dummy load circuit 901 to the phase interpolation circuit 112 of FIG.
  • the difference between the phase interpolation circuit 112 of FIG. 8 and the phase interpolation circuit 112 of FIG. 4 will be described.
  • the detection circuit 401 is connected to the output terminal of the buffer circuit 201, and the detection circuit is not connected to the output terminal of the buffer circuit 202. Therefore, the weights of the output load of the buffer circuit 201 and the output load of the buffer circuit 202 are different. Therefore, the difference between the rising time of the input clock signal CK0b output by the buffer circuit 201 and the rising time of the input clock signal CK90b output by the buffer circuit 202 may become a predetermined value or more.
  • the difference between the rise time of the input clock signal CK0b and the rise time of the input clock signal CK90b is preferably less than a predetermined value.
  • the difference between the rising time of the input clock signal CK0b and the rising time of the input clock signal CK90b can be less than a predetermined value.
  • the phase interpolation circuit 112 of FIG. 8 has a buffer circuit 201, a buffer circuit 202, a mixer circuit 203, a detection circuit 401, and a dummy load circuit 901.
  • the dummy load circuit 901 is a dummy circuit of the detection circuit 401 and has the same configuration as the detection circuit 401 of FIG.
  • the gate of the n-channel field effect transistor 604 is connected to the output terminal of the buffer circuit 202 (the node of the input clock signal CK90b), and the output terminal of the control circuit 603 is the control signal SPDCNT of the buffer circuits 201 and 202. Not connected to the terminal.
  • the gate of the n-channel field effect transistor 604 is connected to the output terminal of the buffer circuit 201 (the node of the input clock signal CK0b), and the output terminal of the control circuit 603 is the buffer circuits 201 and 202. It is connected to the terminal of the control signal SPDCNT of.
  • the detection circuit 401 is connected to the output terminal of the buffer circuit 201, and the dummy load circuit 901 is connected to the output terminal of the buffer circuit 202. Therefore, the weights of the output load of the buffer circuit 201 and the output load of the buffer circuit 202 are the same. Therefore, the rising time of the input clock signal CK0b output by the buffer circuit 201 and the rising time of the input clock signal CK90b output by the buffer circuit 202 are substantially the same.
  • FIG. 9 is a diagram showing another configuration example of the dummy load circuit 901 of FIG.
  • the dummy load circuit 901 is a dummy circuit having a load equivalent to that of the detection circuit 401, and has an n-channel field effect transistor 604,605, a resistor 606,607, a diode 611, and a capacitance 612.
  • the dummy load circuit 901 is a circuit having a load equivalent to that of the detection circuit 401, the rise time of the input clock signal CK0b output by the buffer circuit 201 and the rise time of the input clock signal CK90b output by the buffer circuit 202 are different. It will be almost the same.
  • FIG. 10 is a diagram showing still another configuration example of the phase interpolation circuit 112 according to the present embodiment.
  • the phase interpolation circuit 112 of FIG. 10 is obtained by adding a detection circuit 1001 to the phase interpolation circuit 112 of FIG.
  • a detection circuit 1001 to the phase interpolation circuit 112 of FIG.
  • the difference between the phase interpolation circuit 112 of FIG. 10 and the phase interpolation circuit 112 of FIG. 4 will be described.
  • the detection circuit 401 detects at least one of the rise time and the fall time of the input clock signal CK0b, generates a control signal SPDCNT according to the detection result, outputs the control signal SPDCNT only to the buffer circuit 201, and outputs the control signal SPDCNT only to the buffer circuit 201. Do not output to.
  • the buffer circuit 201 generates the input clock signal CK0b by adjusting at least one of the rise time and the fall time of the reference clock signal CK0 based on the control signal SPDCNT output by the detection circuit 401.
  • the detection circuit 1001 has the same configuration as the detection circuit 401 of FIG.
  • the detection circuit 1001 detects at least one of the rise time and the fall time of the input clock signal CK90b, generates a control signal SPDCNT according to the detection result, and outputs the control signal SPDCNT to the buffer circuit 202.
  • the buffer circuit 202 generates the input clock signal CK90b by adjusting at least one of the rise time and the fall time of the reference clock signal CK90 based on the control signal SPDCNT output by the detection circuit 1001.
  • the detection circuit 401 is connected to the output terminal of the buffer circuit 201, and the detection circuit 1001 is connected to the output terminal of the buffer circuit 202. Therefore, the weights of the output load of the buffer circuit 201 and the output load of the buffer circuit 202 are the same. Therefore, the rising time of the input clock signal CK0b output by the buffer circuit 201 and the rising time of the input clock signal CK90b output by the buffer circuit 202 are substantially the same.
  • FIG. 11 is a diagram showing another configuration example of the buffer circuit 201 according to the present embodiment.
  • the buffer circuit 202 also has the same configuration as the buffer circuit 201.
  • the buffer circuits 201 and 202 are current mode logic buffer circuits (CML buffer circuits), respectively.
  • CML buffer circuits current mode logic buffer circuits
  • the buffer circuit 201 has resistors 1101, 1102, n-channel field effect transistors 1103 to 1105, differential input terminals INp and INn, and differential output terminals OUTp and OUTn.
  • the differential input terminals INp and INn input the differential signal of the reference clock signal CK0 in FIG.
  • the differential output terminals OUTp and OUTn output the differential signal of the input clock signal CK0b of FIG.
  • the n-channel field effect transistor 1105 is a current source.
  • the n-channel field effect transistors 1103 and 1104 are differential input pairs.
  • the resistor 1101 is connected between the power potential node and the differential output terminal OUTn.
  • the drain is connected to the differential output terminal OUTn
  • the gate is connected to the differential input terminal INp
  • the source is connected to the drain of the n-channel field effect transistor 1105.
  • the resistor 1102 is connected between the power potential node and the differential output terminal OUTp.
  • the drain is connected to the differential output terminal OUTp
  • the gate is connected to the differential input terminal INn
  • the source is connected to the drain of the n-channel field effect transistor 1105.
  • the n-channel field effect transistor 1105 is a current source, the gate is connected to the node of the bias voltage, and the source is connected to the reference potential node.
  • the N-bit control signals SPDCNT ⁇ 0> to SPDCNT ⁇ 0> to SPDCNT ⁇ N> are digital signals composed of a plurality of bits.
  • a fixed resistance and a plurality of pairs of transistors whose gate is connected to the node of any of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N> are connected in parallel. Consists of.
  • the n-channel field effect transistor 1105 is a set of a transistor in which the gate is fixed to a constant bias voltage and a transistor in which the gate is connected to a node of any of the control signals SPDCNT ⁇ 0> to SPDCNT ⁇ N>. Are connected in parallel. Then, the control signals SPDCNTSPDCNT ⁇ 0> to SPDCNT ⁇ N> are fixed to the number of parallel connections of the fixed resistance of the resistor 1101, the number of parallel connections of the fixed resistance of the resistor 1102, and the bias voltage of the n-channel field effect transistor 1105. By controlling the number of transistors connected in parallel, the drive current is controlled while keeping the output voltage level constant.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

位相補間回路は、第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間又は立ち下がり時間を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路（２０１）と、第２の制御信号に基づいて、第２の参照クロック信号の立ち上がり時間又は立ち下がり時間を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路（２０２）と、第１の入力クロック信号又は第２の入力クロック信号の立ち上がり時間又は立ち下がり時間を検出し、検出結果に応じて第１の制御信号及び第２の制御信号を生成する検出回路（４０１）と、第１の入力クロック信号の位相と第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路（２０３）を有する。

Description

位相補間回路、受信回路及び半導体集積回路
　本発明は、位相補間回路、受信回路及び半導体集積回路に関する。
　特許文献１には、第１回路と、第２回路と、第３回路とを有する位相補間回路が記載されている。第１回路は、位相の異なる複数の第１参照信号を第１比率で重み付けし結合することにより第１中間信号を生成する。第２回路は、複数の第１参照信号とはそれぞれ一定位相ずれた複数の第２参照信号を第１比率と同じ第２比率で重み付けし結合することにより第２中間信号を生成する。第３回路は、第１中間信号と第２中間信号とを結合させることにより出力信号を生成する。
　特許文献２には、入力信号を増幅する低雑音可変利得増幅器と、ローカル信号に基づいて周波数変換を行うミキサと、第１の検波手段と、第２の検波手段と、ミキサバイアス電流供給手段とを有する受信機が記載されている。第１の検波手段は、低雑音可変利得増幅器の出力端の信号強度を検出して低雑音可変利得増幅器の利得を制御する。第２の検波手段は、低雑音可変利得増幅器の出力端の信号強度を検出し、ミキサに供給するミキサバイアス電流の値を制御するための制御信号を出力する。ミキサバイアス電流供給手段は、制御信号に基づいて、ミキサバイアス電流をミキサに供給する。
　特許文献３には、アンテナと、アンテナで受信された無線信号を処理する受信回路とを有する無線通信機が記載されている。受信回路は、無線信号を増幅する増幅器と、周波数が一定の発振信号を出力する発振器と、増幅器及び発振器の各出力を入力してミキシングするミキサと、ミキサ出力のゲインを調整するＡＧＣアンプとを有する。入力電圧調整回路は、ＡＧＣアンプの出力に応じてミキサへの各入力の電圧を調整する。
特開２０１４－１４６８６９号公報 特開２０１０－１０９５６０号公報 特開２００９－２１８９３１号公報
　特許文献１では、第１回路は、位相の異なる複数の第１参照信号を第１比率で重み付けし結合することにより第１中間信号を生成する。複数の第１参照信号の立ち上がり時間及び立下り時間が一定である場合に、第１中間信号は、適切な位相に制御される。しかし、プロセス、電源電圧又は温度（ＰＶＴ）のばらつきの影響により、複数の第１参照信号の立ち上がり時間及び立下り時間は、変化してしまう。その結果、第１中間信号の位相は、ばらつき、精度が低下してしまう。
　本発明の目的は、プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路の入力クロック信号の立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路における位相調整動作の精度を向上させることができるようにすることである。
　位相補間回路は、第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路とを有する。
　プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路の入力クロック信号の立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路における位相調整動作の精度を向上させることができる。
図１は、本実施形態による半導体集積回路の構成例を示す図である。 図２は、入力クロック信号の立ち上がり時間及び立ち下がり時間が長い場合の、出力クロック信号の位相シフト量特性を示す図である。 図３は、入力クロック信号の立ち上がり時間及び立ち下がり時間が短い場合の、出力クロック信号の位相シフト量特性を示す図である。 図４は、本実施形態による位相補間回路の構成例を示す図である。 図５は、図４のバッファ回路の構成例を示す回路図である。 図６は、図４の検出回路の構成例を示す回路図である。 図７は、図６の検出回路の動作を説明するためのフローチャートである。 図８は、本実施形態による位相補間回路の他の構成例を示す図である。 図９は、図８のダミー負荷回路の他の構成例を示す図である。 図１０は、本実施形態による位相補間回路のさらに他の構成例を示す図である。 図１１は、本実施形態によるバッファ回路の他の構成例を示す図である。
　図１は、本実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、アナログの受信信号Ａ１を基にデジタルの受信データＡ６を出力する受信回路１０１と、受信データＡ６を処理する内部回路１０２とを有する。
　受信回路１０１は、位相ロックループ回路（ＰＬＬ回路）１１１と、位相補間回路１１２と、線形等化回路１１３と、判定帰還型等化回路（ＤＦＥ回路）１１４，１１５と、デマルチプレクサ回路１１６と、位相検出回路１１７とを有する。
　ＰＬＬ回路１１１は、基準クロック信号と参照クロック信号との位相誤差が小さくなるようにフィードバック制御することにより、一定周波数の０°の参照クロック信号ＣＫ０と９０°の参照クロック信号ＣＫ９０を生成する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０に対して、周波数が同じであり、位相が９０°遅れている。
　位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、参照クロック信号ＣＫ０及びＣＫ９０を用いて補間することにより、出力クロック信号ＣＫ０ａの位相と出力クロック信号ＣＫ９０ａの位相を調整する。出力クロック信号ＣＫ９０ａは、出力クロック信号ＣＫ０ａに対して、周波数が同じであり、位相が９０°遅れている。
　線形等化回路１１３は、アナログの受信信号Ａ１を受信し、受信信号Ａ１の等化処理により、受信信号Ａ１の伝送路上での減衰を補償し、受信信号Ａ２を復元する。
　判定帰還型等化回路１１４は、出力クロック信号ＣＫ０ａに同期し、受信信号Ａ２を判定及び等化処理し、受信データＡ３を出力する。具体的には、判定帰還型等化回路１１４は、出力クロック信号ＣＫ０ａの立ち上がりエッジ又は立ち下がりエッジのタイミングで、受信信号Ａ２のアイパターンのセンタ付近のレベルをサンプリングし、そのサンプリングしたレベルを２値判定し、０又は１のデジタルの受信データＡ３を生成する。さらに、判定帰還型等化回路１１４は、受信データＡ３を基にフィードバック制御し、受信信号Ａ２の符号間干渉を抑制するための等化処理を行い、等化処理された受信信号Ａ２の２値判定を行い、受信データＡ３を生成する。
　判定帰還型等化回路１１５は、出力クロック信号ＣＫ９０ａに同期し、受信信号Ａ２を判定及び等化処理し、受信データＡ４を出力する。具体的には、判定帰還型等化回路１１５は、出力クロック信号ＣＫ９０ａの立ち上がりエッジ又は立ち下がりエッジのタイミングで、受信信号Ａ２のアイパターンのバウンダリ付近のレベルをサンプリングし、そのサンプリングしたレベルを２値判定し、０又は１のデジタルの受信データＡ４を生成する。さらに、判定帰還型等化回路１１５は、受信データＡ４を基にフィードバック制御し、受信信号Ａ２の符号間干渉を抑制するための等化処理を行い、等化処理された受信信号Ａ２の２値判定を行い、受信データＡ４を生成する。
　デマルチプレクサ回路１１６は、逆多重化により、受信データＡ３及びＡ４をそれぞれシリアルからパラレルに変換し、パラレルの受信データＡ５を出力する。
　位相検出回路１１７は、パラレルの受信データＡ５のうちのアイパターンのセンタ付近の受信データＡ３に対応するパラレルの受信データを、パラレルの受信データＡ６として内部回路１０２に出力する。
　また、位相検出回路１１７は、受信データＡ５を基に、アイパターンのセンタ付近の受信データの位相を検出し、アイパターンのセンタ付近の受信データの位相と出力クロック信号ＣＫ０ａの位相との差が小さくなるように、位相調整コードＰＩＣＯＤＥを生成する。
　位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａの位相と出力クロック信号ＣＫ９０ａの位相を調整する。これにより、出力クロック信号ＣＫ０ａの位相は、受信信号Ａ２のアイパターンのセンタ付近に調整される。出力クロック信号ＣＫ９０ａの位相は、受信信号Ａ２のアイパターンのバウンダリ付近に調整される。したがって、位相補間回路１１２の位相調整動作は、高精度が要求される。
　図２及び図３は、図１の位相補間回路１１２の構成例を示す図である。位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３とを有する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０と９０°の位相差を有する。
　バッファ回路２０１は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ０ｂを生成する。入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。
　バッファ回路２０２は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ９０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ９０ｂを生成する。入力クロック信号ＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。
　ミキサ回路２０３は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂに基づいて、位相調整コードＰＩＣＯＤＥに対応する位相を有する出力クロック信号ＣＫ０ａ及びＣＫ９０ａを生成する。具体的には、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ０ｂの位相と入力クロック信号ＣＫ９０ｂの位相との間の位相を有する出力クロック信号ＣＫ０ａを生成する。また、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ９０ｂ及びＣＫ０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ９０ｂの位相と入力クロック信号ＣＫ０ｂの位相との間の位相を有する出力クロック信号ＣＫ９０ａを生成する。以上により、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を調整することができる。
　ここで、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより、長くなったり、短くなったりする。
　図２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が長い場合の、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量特性２０４を示す図である。この場合、位相シフト量特性２０４は、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が一定になる。すなわち、位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整することができる。その結果、位相補間回路１１２の位相調整精度は、高精度になる。なお、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整するためには、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂは、正弦波であることが理想的である。
　図３は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短い場合の、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量特性３０４を示す図である。この場合、位相シフト量特性３０４は、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が一定にならない。すなわち、位相補間回路１１２は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を線形に調整することができない。その結果、位相補間回路１１２の位相調整精度は、低精度になる。図２のように、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間は、長いことが好ましい。
　図２の位相シフト量特性２０４のように、制御信号ＳＰＤＣＮＴは、位相調整コードＰＩＣＯＤＥに対して、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相シフト量が略一定になるように調整される。
　しかし、プロセス、電源電圧又は温度（ＰＶＴ）のばらつきの影響により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立下り時間は、変化してしまう。その結果、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相は、ばらつき、精度が低下してしまう。
　図４を参照しながら、プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路２０３の入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路２０３における位相調整動作の精度を向上させることができる位相補間回路１１２を説明する。
　図４は、本実施形態による位相補間回路１１２の構成例を示す図である。位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３と、検出回路４０１とを有する。参照クロック信号ＣＫ９０は、参照クロック信号ＣＫ０と９０°の位相差を有する。
　バッファ回路２０１は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ０ｂを生成する。入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。
　バッファ回路２０２は、制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ９０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ９０ｂを生成する。入力クロック信号ＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方は、制御信号ＳＰＤＣＮＴにより決まる。
　検出回路４０１は、入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成する。なお、検出回路４０１は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂの少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成する。
　具体的には、検出回路４０１は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂの少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、制御信号ＳＰＤＣＮＴを生成する。
　バッファ回路２０１及び２０２は、それぞれ、制御信号ＳＰＤＣＮＴに基づいて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を調整する。
　ミキサ回路２０３は、入力クロック信号ＣＫ０ｂ及び入力クロック信号ＣＫ９０ｂに基づいて、位相調整コードＰＩＣＯＤＥに対応する位相を有する出力クロック信号ＣＫ０ａ及びＣＫ９０ａを生成する。具体的には、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ０ｂの位相と入力クロック信号ＣＫ９０ｂの位相との間の位相を有する出力クロック信号ＣＫ０ａを生成する。また、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、入力クロック信号ＣＫ９０ｂ及びＣＫ０ｂに対して重みづけ加算を行い、入力クロック信号ＣＫ９０ｂの位相と入力クロック信号ＣＫ０ｂの位相との間の位相を有する出力クロック信号ＣＫ９０ａを生成する。以上により、ミキサ回路２０３は、位相調整コードＰＩＣＯＤＥに応じて、出力クロック信号ＣＫ０ａ及びＣＫ９０ａの位相を調整することができる。
　以上のように、検出回路４０１を設けることにより、プロセス、電源電圧又は温度のばらつきの影響により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路２０３における位相調整動作の精度を向上させることができる。
　図５は、図４のバッファ回路２０１の構成例を示す回路図である。なお、図４のバッファ回路２０２も、バッファ回路２０１と同様の構成を有する。以下、バッファ回路２０１の構成を例に説明する。
　バッファ回路２０１は、Ｎ個のインバータ回路５００を有する。Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞は、図４の制御信号ＳＰＤＣＮＴに対応する。
　Ｎ個のインバータ回路５００の各々は、入力ノード５０１と、出力ノード５０２と、インバータ回路５０３と、ｐチャネル電界効果トランジスタ５０４，５０５と、ｎチャネル電界効果トランジスタ５０６，５０７とを有する。Ｎ個のインバータ回路５００の入力ノード５０１は、相互に接続され、参照クロック信号ＣＫ０を入力する。Ｎ個のインバータ回路５００の出力ノード５０２は、相互に接続され、入力クロック信号ＣＫ０ｂを出力する。インバータ回路５０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号を論理反転した信号を出力する。
　ｐチャネル電界効果トランジスタ５０４は、ソースが電源電位ノードに接続され、ゲートが入力ノード５０１に接続され、ドレインがｐチャネル電界効果トランジスタ５０５のソースに接続される。ｐチャネル電界効果トランジスタ５０５は、ゲートがインバータ回路５０３の出力端子に接続され、ドレインが出力ノード５０２に接続される。
　ｎチャネル電界効果トランジスタ５０６は、ドレインが出力ノード５０２に接続され、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードに接続され、ソースがｎチャネル電界効果トランジスタ５０７のドレインに接続される。ｎチャネル電界効果トランジスタ５０７は、ゲートが入力ノード５０１に接続され、ソースが基準電位ノード（例えば、グランド電位ノード）に接続される。
　制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞が１である場合には、インバータ回路５００は、活性化状態になり、動作可能状態になる。逆に、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞が０である場合には、インバータ回路５００は、非活性化状態になり、動作不可状態になる。
　バッファ回路２０１及び２０２は、それぞれ、Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞に基づいて、Ｎ個のインバータ回路５００の並列接続数を制御する。制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が多いほど、インバータ回路５００の並列接続数が多くなる。インバータ回路５００の並列接続数が多くなるほど、バッファ回路２０１及び２０２の駆動能力が上昇し、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなる。
　以上のように、バッファ回路２０１及び２０２は、それぞれ、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞に基づいて、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間を調整することができる。
　図６は、図４の検出回路４０１の構成例を示す回路図である。検出回路４０１は、比較回路６０１，６０２と、制御回路６０３と、ｎチャネル電界効果トランジスタ６０４，６０５と、抵抗６０６～６１０と、ダイオード６１１と、容量６１２とを有する。
　ｎチャネル電界効果トランジスタ６０４は、ドレインが電源電位ノードに接続され、ゲートが入力クロック信号ＣＫ０ｂのノードに接続され、ソースがダイオード６１１のアノードに接続される。抵抗６０６は、ダイオード６１１のアノードと基準電位ノードとの間に接続される。
　ｎチャネル電界効果トランジスタ６０５は、ドレインがダイオード６１１のカソードに接続され、ゲートがリセット信号ＲＳＴのノードに接続され、ソースが基準電位ノードに接続される。
　容量６１２は、ダイオード６１１のカソードと基準電位ノードとの間に接続される。抵抗６０７は、ダイオード６１１のカソードと基準電位ノードとの間に接続される。比較回路６０１の＋入力端子と比較回路６０２の＋入力端子は、ダイオード６１１のカソードに接続される。
　抵抗６０８は、電源電位ノードと比較回路６０１の－入力端子との間に接続される。抵抗６０９は、比較回路６０１の－入力端子と比較回路６０２の－入力端子との間に接続される。抵抗６１０は、比較回路６０２の－入力端子と基準電位ノードとの間に接続される。
　次に、検出回路４０１の動作を説明する。ｎチャネル電界効果トランジスタ６０４は、ダイオード６１１を介して、入力クロック信号ＣＫ０ｂの電圧に応じた電荷量を容量６１２に蓄積する。容量６１２には、例えば、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前まで、入力クロック信号ＣＫ０ｂの電圧を積分した電圧に相当する電圧が保持される。すなわち、容量６１２の電圧は、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前までの電圧波形の面積に相当する電圧である。入力クロック信号ＣＫ０ｂの立ち上がり時間が短いほど、入力クロック信号ＣＫ０ｂの立ち上がり開始から立ち下がり開始直前までの電圧波形の面積が広くなり、容量６１２の電圧が高くなる。すなわち、容量６１２の電圧は、入力クロック信号ＣＫ０ｂの立ち上がり時間に相当する電圧であり、検出回路４０１は、例えば、入力クロック信号ＣＫ０ｂの立ち上がり時間を検出することができる。
　なお、ｎチャネル電界効果トランジスタ６０５は、リセット信号ＲＳＴが１になると、オンになり、容量６１２に蓄積されている電荷（電圧）をリセットする。例えば、リセット信号ＲＳＴは、入力クロック信号ＣＫ０ｂの立ち上がり開始に相当するタイミングで０になり、ｎチャネル電界効果トランジスタ６０５がオフとなって、容量６１２の電圧のリセットが解除される。
　比較回路６０１の－入力端子には、抵抗６０９及び６１０に対応する閾値電圧Ｖ１が印加される。比較回路６０２の－入力端子には、抵抗６１０に対応する閾値電圧Ｖ２が印加される。閾値電圧Ｖ２は、閾値電圧Ｖ１より低い。
　比較回路６０１は、容量６１２の電圧が閾値電圧Ｖ１より高い場合には、１の出力信号ＯＵＴ＜１＞を出力し、容量６１２の電圧が閾値電圧Ｖ１より低い場合には、０の出力信号ＯＵＴ＜１＞を出力する。
　比較回路６０２は、容量６１２の電圧が閾値電圧Ｖ２より高い場合には、１の出力信号ＯＵＴ＜０＞を出力し、容量６１２の電圧が閾値電圧Ｖ２より低い場合には、０の出力信号ＯＵＴ＜０＞を出力する。
　制御回路６０３は、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞を基に、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を生成する。
　容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より低い場合には、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞は０になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値及び第２の閾値より長いことを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が増加するように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更する。これにより、バッファ回路２０１及び２０２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間が短くなるように制御する。
　容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より高い場合には、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞は１になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値及び第２の閾値より短いことを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が減少するように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更する。これにより、バッファ回路２０１及び２０２は、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間が長くなるように制御する。
　容量６１２の電圧が閾値電圧Ｖ１より高く閾値電圧Ｖ２より低い場合には、出力信号ＯＵＴ＜０＞が１になり、出力信号ＯＵＴ＜１＞は０になる。これは、入力クロック信号ＣＫ０ｂの立ち上がり時間は、第１の閾値と第２の閾値との間の時間であることを意味する。その場合、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を維持する。これにより、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間は、プロセス、電源電圧又は温度にかかわらず、略一定になる。
　検出回路４０１は、例えば、受信回路１０１の電源投入時のキャリブレーションで動作し、その後、動作を停止し、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を固定する。
　図７は、図６の検出回路４０１の動作を説明するためのフローチャートである。ステップＳ７０１では、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞及び変数ｃｎｔを初期値に設定する。変数ｃｎｔは、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数を表す。
　次に、ステップＳ７０２では、制御回路６０３は、リセット信号ＲＳＴを１にする。すると、ｎチャネル電界効果トランジスタ６０５は、オンになり、容量６１２の電圧を０Ｖにリセットする。
　次に、ステップＳ７０３では、制御回路６０３は、リセット信号ＲＳＴを０にする。すると、ｎチャネル電界効果トランジスタ６０５は、オフになり、容量６１２の電圧のリセットを解除する。制御回路６０３は、例えば、参照クロック信号ＣＫ０に基づいて動作し、入力クロック信号ＣＫ０ｂの立ち上がり開始に相当するタイミングで、リセット信号ＲＳＴを０にして容量６１２の電圧のリセットを解除する。
　次に、ステップＳ７０４では、制御回路６０３は、容量６１２の電圧が安定するまで待機し、容量６１２の電圧が安定した場合には、ステップＳ７０５に進む。制御回路６０３は、例えば、参照クロック信号ＣＫ０に基づいて動作し、入力クロック信号ＣＫ０ｂの立ち下がり開始直前に相当するタイミングまで待機する。
　ステップＳ７０５では、制御回路６０３は、出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞の値を判定する。出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞が０である場合には、容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より低いので、処理は、ステップＳ７０６に進む。出力信号ＯＵＴ＜０＞及びＯＵＴ＜１＞が１である場合には、容量６１２の電圧が閾値電圧Ｖ１及び閾値電圧Ｖ２より高いので、処理は、ステップＳ７０７に進む。
　ステップＳ７０６では、制御回路６０３は、変数ｃｎｔをインクリメントし、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が変数ｃｎｔになるように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更し、ステップＳ７０２に戻り、上記の処理を繰り返す。変数ｃｎｔが増加すると、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなり、容量６１２の電圧が上昇する。
　ステップＳ７０７では、制御回路６０３は、変数ｃｎｔをデクリメントし、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちの１の信号の数が変数ｃｎｔになるように、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を変更し、ステップＳ７０２に戻り、上記の処理を繰り返す。変数ｃｎｔが減少すると、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が長くなり、容量６１２の電圧が下降する。
　ステップＳ７０５において、出力信号ＯＵＴ＜０＞が１であり、出力信号ＯＵＴ＜１＞が０である場合には、容量６１２の電圧が閾値電圧Ｖ１より高く閾値電圧Ｖ２より低く、適正範囲内であるので、制御回路６０３は、制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞を固定し、図７のフローチャートの処理を終了する。
　図７の処理により、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間は、プロセス、電源電圧又は温度にかかわらず、略一定になる。
　図８は、本実施形態による位相補間回路１１２の他の構成例を示す図である。図８の位相補間回路１１２は、図４の位相補間回路１１２に対して、ダミー負荷回路９０１を追加したものである。以下、図８の位相補間回路１１２が図４の位相補間回路１１２と異なる点を説明する。
　図４の位相補間回路１１２では、バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、検出回路が接続されていない。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが異なる。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間との差が所定値以上になってしまうことがある。
　入力クロック信号ＣＫ０ｂの立ち上がり時間と、入力クロック信号ＣＫ９０ｂの立ち上がり時間との差は、所定値未満であることが好ましい。図８の位相補間回路１１２では、入力クロック信号ＣＫ０ｂの立ち上がり時間と、入力クロック信号ＣＫ９０ｂの立ち上がり時間との差は、所定値未満にすることできる。
　図８の位相補間回路１１２は、バッファ回路２０１と、バッファ回路２０２と、ミキサ回路２０３と、検出回路４０１と、ダミー負荷回路９０１とを有する。ダミー負荷回路９０１は、検出回路４０１のダミー回路であり、図６の検出回路４０１と同じ構成を有する。ダミー負荷回路９０１では、ｎチャネル電界効果トランジスタ６０４のゲートがバッファ回路２０２の出力端子（入力クロック信号ＣＫ９０ｂのノード）に接続され、制御回路６０３の出力端子がバッファ回路２０１及び２０２の制御信号ＳＰＤＣＮＴの端子に接続されない。
　検出回路４０１では、図４と同様に、ｎチャネル電界効果トランジスタ６０４のゲートがバッファ回路２０１の出力端子（入力クロック信号ＣＫ０ｂのノード）に接続され、制御回路６０３の出力端子がバッファ回路２０１及び２０２の制御信号ＳＰＤＣＮＴの端子に接続される。
　図８の位相補間回路１１２では、バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、ダミー負荷回路９０１が接続されている。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが同じである。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。
　図９は、図８のダミー負荷回路９０１の他の構成例を示す図である。ダミー負荷回路９０１は、図６の検出回路４０１に対し、抵抗６０８～６１０と、比較回路６０１，６０２と、制御回路６０３とを削除したものである。ダミー負荷回路９０１は、検出回路４０１と同等の負荷を有するダミー回路であり、ｎチャネル電界効果トランジスタ６０４，６０５と、抵抗６０６，６０７と、ダイオード６１１と、容量６１２とを有する。ダミー負荷回路９０１は、検出回路４０１と同等の負荷を有する回路であるので、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。
　図１０は、本実施形態による位相補間回路１１２のさらに他の構成例を示す図である。図１０の位相補間回路１１２は、図４の位相補間回路１１２に対して、検出回路１００１を追加したものである。以下、図１０の位相補間回路１１２が図４の位相補間回路１１２と異なる点を説明する。
　検出回路４０１は、入力クロック信号ＣＫ０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成し、制御信号ＳＰＤＣＮＴをバッファ回路２０１にのみ出力し、バッファ回路２０２に出力しない。バッファ回路２０１は、検出回路４０１が出力する制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ０ｂを生成する。
　検出回路１００１は、図６の検出回路４０１と同じ構成を有する。検出回路１００１は、入力クロック信号ＣＫ９０ｂの立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて制御信号ＳＰＤＣＮＴを生成し、制御信号ＳＰＤＣＮＴをバッファ回路２０２に出力する。バッファ回路２０２は、検出回路１００１が出力する制御信号ＳＰＤＣＮＴに基づいて、参照クロック信号ＣＫ９０の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、入力クロック信号ＣＫ９０ｂを生成する。
　バッファ回路２０１の出力端子には、検出回路４０１が接続され、バッファ回路２０２の出力端子には、検出回路１００１が接続されている。そのため、バッファ回路２０１の出力負荷とバッファ回路２０２の出力負荷との重さが同じである。そのため、バッファ回路２０１が出力する入力クロック信号ＣＫ０ｂの立ち上がり時間と、バッファ回路２０２が出力する入力クロック信号ＣＫ９０ｂの立ち上がり時間とが略同じになる。
　図１１は、本実施形態によるバッファ回路２０１の他の構成例を示す図である。バッファ回路２０２もバッファ回路２０１と同様の構成を有する。バッファ回路２０１及び２０２は、それぞれ、電流モードロジックバッファ回路（ＣＭＬバッファ回路）である。以下、バッファ回路２０１の構成を例に説明する。
　バッファ回路２０１は、抵抗１１０１，１１０２と、ｎチャネル電界効果トランジスタ１１０３～１１０５と、差動入力端子ＩＮｐ，ＩＮｎと、差動出力端子ＯＵＴｐ，ＯＵＴｎとを有する。
　差動入力端子ＩＮｐ及びＩＮｎは、図４の参照クロック信号ＣＫ０の差動信号を入力する。差動出力端子ＯＵＴｐ及びＯＵＴｎは、図４の入力クロック信号ＣＫ０ｂの差動信号を出力する。ｎチャネル電界効果トランジスタ１１０５は、電流源である。ｎチャネル電界効果トランジスタ１１０３及び１１０４は、差動入力対である。
　抵抗１１０１は、電源電位ノードと差動出力端子ＯＵＴｎとの間に接続される。ｎチャネル電界効果トランジスタ１１０３は、ドレインが差動出力端子ＯＵＴｎに接続され、ゲートが差動入力端子ＩＮｐに接続され、ソースがｎチャネル電界効果トランジスタ１１０５のドレインに接続される。
　抵抗１１０２は、電源電位ノードと差動出力端子ＯＵＴｐとの間に接続される。ｎチャネル電界効果トランジスタ１１０４は、ドレインが差動出力端子ＯＵＴｐに接続され、ゲートが差動入力端子ＩＮｎに接続され、ソースがｎチャネル電界効果トランジスタ１１０５のドレインに接続される。
　ｎチャネル電界効果トランジスタ１１０５は、電流源であり、ゲートがバイアス電圧のノードに接続され、ソースが基準電位ノードに接続される。
　図５のバッファ回路２０１の例と同様に、図１１のバッファ回路２０１において、Ｎビットの制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞は、複数ビットからなるデジタル信号である。抵抗１１０１と抵抗１１０２は、それぞれ、固定抵抗と、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードと接続されたトランジスタの組が複数並列に接続されることで構成される。ｎチャネル電界効果トランジスタ１１０５は、ゲートが一定のバイアス電圧に固定されたトランジスタと、ゲートが制御信号ＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞のうちのいずれかの信号のノードと接続されたトランジスタの組が複数並列に接続されることで構成される。そして、制御信号ＳＰＤＣＮＴＳＰＤＣＮＴ＜０＞～ＳＰＤＣＮＴ＜Ｎ＞によって、抵抗１１０１の固定抵抗の並列接続数と、抵抗１１０２の固定抵抗の並列接続数と、ｎチャネル電界効果トランジスタ１１０５のバイアス電圧に固定されたトランジスタの並列接続数とを制御することで、出力電圧のレベルを一定に保ちながら、駆動電流を制御する。ｎチャネル電界効果トランジスタ１１０５のバイアス電圧に固定されたトランジスタの並列接続数が多くなるほど、バッファ回路２０１及び２０２の駆動能力が上昇し、入力クロック信号ＣＫ０ｂ及びＣＫ９０ｂの立ち上がり時間及び立ち下がり時間が短くなる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　プロセス、電源電圧又は温度のばらつきの影響により、ミキサ回路の入力クロック信号の立ち上がり時間又は立ち下がり時間がばらつくのを防止し、ミキサ回路における位相調整動作の精度を向上させることができる。

Claims (18)

  1. 　第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
    　第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路と
    を有する位相補間回路。
  2. 　前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
    　前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項１に記載の位相補間回路。
  3. 　前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
    　前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項２に記載の位相補間回路。
  4. 　前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項３に記載の位相補間回路。
  5. 　前記検出回路は、
    　前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号を生成する第１の検出回路と、
    　前記第２の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第２の制御信号を生成する第２の検出回路とを有する請求項１に記載の位相補間回路。
  6. 　前記検出回路は、前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方が第１の閾値と第２の閾値との間になるように、前記第１の制御信号及び前記第２の制御信号を生成する請求項１～５のいずれか１項に記載の位相補間回路。
  7. 　前記第１のバッファ回路は、並列に接続された複数の第１のインバータ回路を含み、前記第１の制御信号に基づいて、前記第１のインバータ回路の並列接続数を制御し、
    　前記第２のバッファ回路は、並列に接続された複数の第２のインバータ回路を含み、前記第２の制御信号に基づいて、前記第２のインバータ回路の並列接続数を制御する請求項１～６のいずれか１項に記載の位相補間回路。
  8. 　前記第１のバッファ回路及び前記第２のバッファ回路は、それぞれ、電流モードロジックバッファ回路であり、前記第１の制御信号及び前記第２の制御信号に基づいて駆動電流を制御する請求項１～６のいずれか１項に記載の位相補間回路。
  9. 　出力クロック信号を生成する位相補間回路と、
    　前記出力クロック信号に同期し、受信信号を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
    　前記判定帰還型等化回路により出力された受信データをシリアルからパラレルに変換するデマルチプレクサ回路とを有し、
    　前記位相補間回路は、
    　第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
    　第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路と
    を有する受信回路。
  10. 　前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
    　前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項９に記載の受信回路。
  11. 　前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
    　前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項１０に記載の受信回路。
  12. 　前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項１１に記載の受信回路。
  13. 　前記検出回路は、
    　前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号を生成する第１の検出回路と、
    　前記第２の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第２の制御信号を生成する第２の検出回路とを有する請求項９に記載の受信回路。
  14. 　受信データを出力する受信回路と、
    　前記受信データを処理する内部回路とを有し、
    　前記受信回路は、
    　出力クロック信号を生成する位相補間回路と、
    　前記出力クロック信号に同期し、受信信号を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
    　前記判定帰還型等化回路により出力された受信データをシリアルからパラレルに変換するデマルチプレクサ回路とを有し、
    　前記位相補間回路は、
    　第１の制御信号に基づいて、第１の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第１の入力クロック信号を生成する第１のバッファ回路と、
    　第２の制御信号に基づいて、前記第１の参照クロック信号と第１の位相差を有する第２の参照クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を調整することにより、第２の入力クロック信号を生成する第２のバッファ回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号の少なくとも一方の、立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成する検出回路と、
    　前記第１の入力クロック信号及び前記第２の入力クロック信号に基づいて、前記第１の入力クロック信号の位相と前記第２の入力クロック信号の位相との間の位相を有する出力クロック信号を生成するミキサ回路と
    を有する半導体集積回路。
  15. 　前記検出回路は、前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号及び前記第２の制御信号を生成し、
    　前記第１の制御信号及び前記第２の制御信号は、相互に同じ信号である請求項１４に記載の半導体集積回路。
  16. 　前記検出回路は、前記第１のバッファ回路の出力端子に接続され、
    　前記第２のバッファ回路の出力端子に接続される、前記検出回路のダミー回路をさらに有する請求項１５に記載の半導体集積回路。
  17. 　前記ダミー回路は、前記検出回路と同等の負荷を有する回路である請求項１６に記載の半導体集積回路。
  18. 　前記検出回路は、
    　前記第１の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第１の制御信号を生成する第１の検出回路と、
    　前記第２の入力クロック信号の立ち上がり時間及び立ち下がり時間の少なくとも一方を検出し、検出結果に応じて前記第２の制御信号を生成する第２の検出回路とを有する請求項１４に記載の半導体集積回路。
PCT/JP2020/045100 2020-12-03 2020-12-03 位相補間回路、受信回路及び半導体集積回路 WO2022118440A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2020/045100 WO2022118440A1 (ja) 2020-12-03 2020-12-03 位相補間回路、受信回路及び半導体集積回路
JP2022566585A JPWO2022118440A1 (ja) 2020-12-03 2020-12-03
US18/318,303 US20230299758A1 (en) 2020-12-03 2023-05-16 Phase interpolation circuit, reception circuit, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/045100 WO2022118440A1 (ja) 2020-12-03 2020-12-03 位相補間回路、受信回路及び半導体集積回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/318,303 Continuation US20230299758A1 (en) 2020-12-03 2023-05-16 Phase interpolation circuit, reception circuit, and semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
WO2022118440A1 true WO2022118440A1 (ja) 2022-06-09

Family

ID=81852744

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/045100 WO2022118440A1 (ja) 2020-12-03 2020-12-03 位相補間回路、受信回路及び半導体集積回路

Country Status (3)

Country Link
US (1) US20230299758A1 (ja)
JP (1) JPWO2022118440A1 (ja)
WO (1) WO2022118440A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020196166A1 (en) * 2019-03-25 2020-10-01 Sharp Kabushiki Kaisha User equipments, base stations and methods for processing of priority indication

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232868A (ja) * 2009-03-26 2010-10-14 Fujitsu Optical Components Ltd 波形整形装置、信号生成装置、波形整形方法および信号生成方法
JP2012231394A (ja) * 2011-04-27 2012-11-22 Fujitsu Ltd 位相補間回路および半導体装置
WO2013108350A1 (ja) * 2012-01-20 2013-07-25 パナソニック株式会社 遅延回路
JP2015033094A (ja) * 2013-08-06 2015-02-16 富士通セミコンダクター株式会社 デューティサイクル補正回路
JP2018504849A (ja) * 2014-11-07 2018-02-15 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ デジタル／位相コンバータ
JP2018046489A (ja) * 2016-09-16 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100554981B1 (ko) * 2003-11-20 2006-03-03 주식회사 하이닉스반도체 지연 고정 루프
US7230465B2 (en) * 2005-01-10 2007-06-12 Infineon Technologies Ag Duty cycle corrector
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100800144B1 (ko) * 2006-05-12 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치 및 지연 고정 방법
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101027679B1 (ko) * 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
US9912328B1 (en) * 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232868A (ja) * 2009-03-26 2010-10-14 Fujitsu Optical Components Ltd 波形整形装置、信号生成装置、波形整形方法および信号生成方法
JP2012231394A (ja) * 2011-04-27 2012-11-22 Fujitsu Ltd 位相補間回路および半導体装置
WO2013108350A1 (ja) * 2012-01-20 2013-07-25 パナソニック株式会社 遅延回路
JP2015033094A (ja) * 2013-08-06 2015-02-16 富士通セミコンダクター株式会社 デューティサイクル補正回路
JP2018504849A (ja) * 2014-11-07 2018-02-15 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ デジタル／位相コンバータ
JP2018046489A (ja) * 2016-09-16 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2022118440A1 (ja) 2022-06-09
US20230299758A1 (en) 2023-09-21

Similar Documents

Publication Publication Date Title
JP6871934B2 (ja) 線形ゲイン符号をインターリーブされたオートゲインコントロール回路
CN110266294B (zh) 占空比校正电路
Wong et al. A 27-mW 3.6-gb/s I/O transceiver
US10679716B2 (en) Calibration apparatus and method for sampler with adjustable high frequency gain
US6542015B2 (en) Duty cycle correction circuit and apparatus and method employing same
US7042271B2 (en) Resistor compensation apparatus
US6084452A (en) Clock duty cycle control technique
US7724079B1 (en) Programmable logic enabled dynamic offset cancellation
WO2012009586A2 (en) Squelch detection circuit and method
US10024888B2 (en) Data receiving device including an envelope detector and related methods
US20230299758A1 (en) Phase interpolation circuit, reception circuit, and semiconductor integrated circuit
KR20060029637A (ko) 차동 출력 구동기를 위한 크로스오버 전압 락 장치, 방법및 시스템
US20200304351A1 (en) Semiconductor integrated circuit and reception device
US10742175B2 (en) Amplifier circuit, reception circuit, and semiconductor integrated circuit
US9698808B1 (en) Phase measurement and correction circuitry
US7936186B1 (en) Method and apparatus for correcting duty cycle via current mode logic to CMOS converter
JP4321959B2 (ja) 信号補償回路及び復調回路
Lin et al. A 5–20 Gb/s power scalable adaptive linear equalizer using edge counting
WO2023183487A1 (en) Variable gain amplifier biased with a fixed current to improve low-gain linearity
US20230308064A1 (en) Variable gain amplifier with cross-coupled common mode reduction
US20230308065A1 (en) Variable gain amplifier biased with a fixed current to improve low-gain linearity
WO2018179920A1 (ja) 遅延ロックループ回路
US8816732B2 (en) Capactive load PLL with calibration loop
US20100141319A1 (en) Clock signal output circuit
Deka et al. A 1Gbps–10 Gbps multi-standard auto-calibrated all digital phase interpolator in 14nm CMOS

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20964292

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022566585

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20964292

Country of ref document: EP

Kind code of ref document: A1