WO2018179920A1 - 遅延ロックループ回路 - Google Patents

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WO2018179920A1
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circuit
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control voltage
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育生 曽我
和明 大石
宏志 松村
川野　陽一
安宏 中舍
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富士通株式会社
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to a Delayed Locked Loop (DLL) circuit.
  • DLL Delayed Locked Loop
  • the delay lock loop circuit includes a delay circuit including a plurality of stages of delay buffers, a phase comparator, a charge pump, and a capacitor.
  • the input clock that has passed through the delay circuit and the input clock that has not passed through the delay circuit are compared by the phase comparator.
  • the capacitance voltage is changed by the current from the charge pump, and the capacitance voltage is fed back as the control voltage of each delay buffer.
  • the capacitance voltage (control voltage) becomes constant. In this locked state, the period of the input clock matches the total delay time obtained by adding the delay times of the N delay buffers. Therefore, it is possible to obtain a control voltage for generating N clocks with N delay blocks whose phases are different from each other by (360 / N) ° with respect to the input clock.
  • JP 2016-082278 A Japanese Patent Application Laid-Open No. 10-079963
  • the delay lock loop circuit even if there is a change in the operating environment (power supply fluctuation, temperature change, etc.) and lot-to-lot variations, the range of time that the delay device can delay the clock to achieve a reliable lock state It is preferable to expand the (dynamic range) (see the left figure in FIG. 1). On the other hand, in order to reduce the change in the control voltage with respect to noise mixed in the delay device, it is preferable to reduce the rate of change (gain) of the delay time of each delay device with respect to the control voltage (see the right diagram in FIG. 1). .
  • the present disclosure provides a delay locked loop circuit that can control the delay time with high accuracy.
  • a first delay circuit having at least one first delay device and at least one second delay device, wherein the first delay device and the second delay device are connected in series;
  • a second delay circuit having the same number and number of third delay elements as the second delay elements, the third delay elements being connected in series with each other;
  • a first delay clock that is output from the first delay circuit through the first delay circuit, and a clock that is output from the second delay circuit through the second delay circuit
  • a phase comparator that outputs a phase difference from the second delayed clock
  • a first control circuit that outputs a first control signal for controlling a time at which the clock is delayed by each of the first delay devices according to the phase difference;
  • a delay locked loop circuit comprising: a second control circuit that outputs a second control signal that controls a time at which the clock is delayed by each of the second delay device and the third delay device.
  • the delay time can be controlled with high accuracy.
  • FIG. 6 is a diagram illustrating an example of a delay time characteristic of a delay device A.
  • FIG. It is a figure which shows an example of a structure of the delay devices A and B.
  • FIG. It is a figure which shows an example of the delay time characteristic in the structure shown by FIG.
  • FIG. It is a figure which shows an example of a structure of a DLL circuit.
  • FIG. 2 is a diagram showing an example of a configuration of an impulse radio communication system in which a delay locked loop circuit is used.
  • the impulse radio communication system 1 shown in FIG. 2 performs radio communication by an impulse method using an RF (Radio Frequency) pulse as a transmission medium.
  • the impulse radio communication system 1 includes an impulse transmitter Tx and an impulse receiver Rx.
  • the impulse transmitter Tx is a DLL (Delay Locked Loop) circuit 1. 00, a PPM (Pulse Position Modulation) circuit 101, a pulse generator 102, a band pass filter 103, a transmission amplifier 104, and a transmission antenna 105.
  • DLL Delay Locked Loop
  • PPM Pulse Position Modulation
  • the DLL circuit 100A supplies the PPM circuit 101 with a control signal for controlling the delay time for which the reference clock CL is delayed.
  • the reference clock CL is an example of a clock.
  • the DLL circuit 100A includes DLL units 100A1 and 100A2 that generate two types of control voltages VA1 and VA2.
  • the control voltage VA1 generated by the DLL unit 100A1 and the control voltage VA2 generated by the DLL unit 100A2 are examples of control signals that control the delay time by which the reference clock CL is delayed.
  • the PPM circuit 101 delays the reference clock CL by a delay time corresponding to the input data D, thereby generating a pulsed modulated signal PS.
  • the M circuit 101 outputs the modulated signal PS to the pulse generator 102.
  • the input data D is an example of data input to the pulse position modulation circuit 101.
  • the pulse generator 102 generates a pulse having a predetermined pulse width when an edge (for example, a rising edge) of the modulated signal PS is detected in a time slot.
  • the band-pass filter 103 outputs a filter-passing pulse (for example, a millimeter wave pulse) by filtering the pulse generated by the pulse generator 102 through only a predetermined pass frequency band.
  • the output of the band pass filter 103 is input to the transmission amplifier 104.
  • a millimeter wave pulse is amplified by the transmission amplifier 104, whereby a transmission signal (impulse signal) is wirelessly transmitted via the transmission antenna 105.
  • Data of “1” or “0” corresponding to the presence or absence of the millimeter wave pulse is transmitted by the transmission signal.
  • the impulse receiver Rx includes a reception antenna 121, a reception amplifier 122, a detector 123, an ADC (Analog-to-Digital Converter) 124, and a baseband signal reproduction unit 125.
  • ADC Analog-to-Digital Converter
  • the reception amplifier 122 amplifies the reception signal (impulse signal) received wirelessly via the reception antenna 121 and outputs the amplified signal to the detector 123.
  • the detector 123 detects the envelope of the reception signal (millimeter wave pulse) amplified by the reception amplifier 122 and outputs it to the ADC 124.
  • the detector 123 is a CDR (Clock Data Recovery) circuit 1. 31, a pulse generator 132, a band pass filter 133, a first mixer 135, a second mixer 136, and a ⁇ / 2 phase shifter 134.
  • CDR Chip Data Recovery
  • the pulse generator 132 generates a local oscillation signal having a frequency (for example, 83.5 GHz) within the pass frequency band of the bandpass filter 103 of the impulse transmitter Tx based on the clock restored by the CDR circuit 131.
  • the band pass filter 133 has the same pass frequency band characteristics as the band pass filter 103 of the impulse transmitter Tx, and generates a pulse signal corresponding to the local oscillation signal from the pulse generator 132.
  • the first mixer 135 mixes the output signal of the reception amplifier 122 with the pulse signal output from the bandpass filter 133 and performs detection.
  • the second mixer 136 shifts the phase of the pulse signal output from the bandpass filter 133 to the output signal of the reception amplifier 122 by ⁇ / 2 by the ⁇ / 2 phase shifter 134, and the phase-shifted signal Is mixed and detected. Thereby, an IF (Intermediate Frequency) signal is obtained.
  • IF Intermediate Frequency
  • the local oscillation signals mixed by the first mixer 135 and the second mixer 136 are out of phase by ⁇ / 2 (for example, 3 ps).
  • the first mixer 135 outputs a Q signal that is one of IF signals
  • the second mixer 136 outputs an I signal that is one of IF signals.
  • the ADC 124 converts the analog Q signal and I signal into digital data.
  • the baseband signal reproduction unit 125 detects the phase of the impulse signal received by the reception antenna 121 from the digital Q signal and I signal.
  • the baseband signal reproduction unit 125 reproduces data from the detected phase and the received clock phase.
  • the impulse radio communication system is not limited to the use of the millimeter wave band.
  • it can be used for UWB (Ultra Wide Band) communication including a microwave band and a quasi-millimeter wave band.
  • UWB Ultra Wide Band
  • FIG. 3 is a diagram illustrating an example of a configuration of a DLL circuit according to the first embodiment of the present disclosure.
  • the DLL circuit 100 shown in FIG. 3 can be applied to, for example, the DLL unit 100A1 shown in FIG.
  • the DLL circuit 100 includes a delay circuit 140, a delay circuit 150, a phase comparator 160, a charge pump 170, a low-pass filter 180, and a control voltage generation circuit 111.
  • the delay circuit 140 is an example of a first delay circuit.
  • the delay circuit 140 includes at least one delay device A and at least one delay device B.
  • the delay circuit 140 has a configuration in which at least one delay device A and at least one delay device B are connected in series.
  • the delay device A is an example of a first delay device.
  • the delay device B is an example of a second delay device.
  • the delay circuit 140 includes m delay devices A (delay devices 141A1 to 141m) having the same configuration and n delay devices B (delay devices 141B1 to 141Bn) having the same configuration. m and n each represent a natural number.
  • the delay circuit 150 is an example of a second delay circuit.
  • the delay circuit 150 includes n delay devices B (delay devices 151B1 to 151Bn) having the same configuration. That is, the delay circuit 150 has the same number of delay devices B as the n delay devices B in the delay circuit 140.
  • the delay device B in the delay circuit 150 is an example of a third delay device.
  • the delay circuit 150 has a configuration in which n delay devices B (delay devices 151B1 to 151Bn) are connected in series.
  • n 1 (that is, one delay device B in the delay circuit 140 and one delay device B in the delay circuit 150), the delay devices B are connected in series to each other. This means that the device B is arranged.
  • the phase comparator 160 includes a delay clock CL1 output from the delay circuit 140 through which the input clock 190 passes through the delay circuit 140, and a delay clock CL2 output from the delay circuit 150 through which the input clock 190 passes through the delay circuit 150. And a phase comparison circuit.
  • the delay clock CL1 is an example of a first delay clock.
  • the delay clock CL1 represents a clock whose phase is delayed with respect to the input clock 190 as the input clock 190 passes through all the delay devices A and all the delay devices B in the delay circuit 140.
  • the delay clock CL2 is an example of a second delay clock.
  • the delay clock CL ⁇ b> 2 represents a clock whose phase is delayed with respect to the input clock 190 as the input clock 190 passes through all the delay devices B in the delay circuit 150.
  • the phase comparator 160 compares the phase of the delay clock CL1 with the phase of the delay clock CL2, and outputs a signal (phase difference signal) corresponding to the phase difference between the delay clock CL1 and the delay clock CL2.
  • the phase comparator 160 is not limited to performing only phase comparison.
  • the phase comparator 160 may be, for example, a phase frequency comparator that performs phase comparison when the phase difference is within one cycle and performs frequency comparison when the phase difference exceeds one cycle.
  • the charge pump 170 outputs a control current for charging or discharging the capacitor in the low-pass filter 180 according to the phase difference signal from the phase comparator 160.
  • the low-pass filter 180 is a primary low-pass filter including, for example, a resistance element and a capacitor.
  • the voltage of the capacitor in the low-pass filter 180 is fed back to all the delay devices A in the delay circuit 140 as the control voltage VA1.
  • the control voltage VA ⁇ b> 1 is an example of a first control signal that controls the time that the input clock 190 is delayed by each of the delay devices A in the delay circuit 140.
  • the charge pump 170 and the low-pass filter 180 are an example of a first control circuit.
  • the control voltage generation circuit 111 is an example of a second control circuit.
  • the control voltage generation circuit 111 outputs a control voltage VB that controls the time that the input clock 190 is delayed by each of the delay devices B in the delay circuit 140 and each of the delay devices B in the delay circuit 150.
  • the control voltage VB is an example of a second control signal.
  • the phase comparator 160 generates the down signal dn that lowers the control voltage VA1 when the phase of the delay clock CL1 is advanced from that of the delay clock CL2.
  • the charge pump 170 In response to the down signal dn, the charge pump 170 generates a control current that discharges the capacitor in the low-pass filter 180, and reduces the voltage (control voltage VA1) of the capacitor.
  • the control voltage VA1 decreases, the operating speed of each delay device A in the delay circuit 140 decreases, so that the delay time of each delay device A becomes longer. As a result, the delay time of the delay circuit 140 becomes longer, so that the phase of the delay clock CL1 is delayed.
  • phase comparator 160 Conversely, the phase comparator 160 generates an up signal up that raises the control voltage VA1 when the phase of the delay clock CL1 is delayed from that of the delay clock CL2.
  • the charge pump 170 In response to the up signal up, the charge pump 170 generates a control current for charging the capacitor in the low-pass filter 180, and increases the voltage of the capacitor (control voltage VA1).
  • control voltage VA1 increases, the operating speed of each delay device A in the delay circuit 140 increases, so that the delay time of each delay device A becomes shorter. As a result, the delay time of the delay circuit 140 is shortened, so that the phase of the delay clock CL1 advances.
  • the DLL circuit 100 matches the phase of the delay clock CL1 with the phase of the delay clock CL2 so that the delay clock CL1 is in a locked state delayed by one cycle (360 °) with respect to the delay clock CL2. That is, in the locked state, the phase difference between the delay clock CL1 and the delay clock CL2 is 360 °.
  • the delay circuit B includes the delay circuit 140 and the delay circuit 150 having the same number and the same configuration, and the delay time is controlled by the same control voltage VB. Therefore, the control voltage VA1 in the locked state can be used as a voltage that can accurately generate the total delay time (delay time TA) obtained by summing up the delay times of the m delay devices A. That is, the DLL circuit 100 can output the control voltage VA1 in the locked state as a voltage that can accurately generate the delay time TA.
  • the delay time of the delay device A is controlled by the control voltage VA1
  • the delay time of the delay device B is controlled by the control voltage VB different from the control voltage VA1.
  • at least one delay device A is connected in series with at least one delay device B. That is, the delay circuit 140 includes a serial configuration in which the output of at least one delay device B is input to at least one delay device A, and the serial configuration in which the output of at least one delay device A is input to at least one delay device B.
  • FIG. 3 shows an example of a configuration in which the delay device A is sandwiched between delay devices B on both sides of the delay device A.
  • the input of the delay device A can be changed by changing the output of the delay device B by the control voltage VB, or the input of the delay device B can be changed by the control voltage VB. Can change the output of the delay device A. Therefore, the DLL circuit 100 can control not only the delay time of the delay device A by the control voltage VA1, but also the control voltage VB.
  • the DLL circuit 100 adjusts the delay time of the delay device A using the control voltage VB when the DLL circuit 100 is out of the locked state only by the control voltage VA1.
  • the delay time characteristic of the delay device A changes from C11 to C21, the dynamic range of the delay device A can be expanded to a lockable state.
  • the delay circuit 100 uses the control voltage VA1 without using the control voltage VB. Adjust the delay time of A.
  • the delay characteristic of the delay device A is C11
  • the dynamic range of the delay device A is narrowed (the gain of the delay device A is reduced), and the resistance to noise in the locked state can be increased.
  • FIG. 5 is a diagram showing a specific example of the configuration of the delay devices A and B.
  • the input clock 190 input from the input unit IN of the delay device A is output from the output unit OUT of the delay device A.
  • the input clock 190 input from the input unit IN of the delay unit B is output from the output unit OUT of the delay unit B.
  • Each of the delay devices A and B has an even number (two in the illustrated example) of delay buffers 21 and 22 connected in series.
  • Each of the delay devices A and B includes a delay buffer 21 that receives the input clock 190 and a delay buffer 22 that receives the output of the delay buffer 21.
  • the input clock 190 output from the delay buffer 22 is input to the preceding delay buffer in the subsequent delay unit.
  • the delay buffer 21 includes an inverter 11, an inverter 12 that receives the output of the inverter 11, and a resistance unit 31 connected between the output of the inverter 12 and the input of the inverter 11.
  • Inverters 11 and 12 invert the input / output logic levels, respectively.
  • the delay buffer 22 includes an inverter 13, an inverter 14 that receives the output of the inverter 13, and a resistance unit 32 connected between the output of the inverter 13 and the input of the inverter 14. Inverters 13 and 14 invert the input / output logic levels, respectively.
  • a common control voltage VC is applied to each of the resistance units 31 and 32, and the resistance units 31 and 32 are controlled by the control voltage VC.
  • the control voltage VC corresponds to the control voltage VA1 which is an example of the first control signal when the configuration in FIG. 5 indicates the delay device A, and the second control signal when the configuration in FIG. This corresponds to the control voltage VB, which is an example of.
  • Each resistance value of the resistance units 31 and 32 is a value corresponding to the control voltage VC. That is, the magnitude of the current flowing through the delay buffers 21 and 22 in the delay device changes according to the value of the control voltage VC. Due to the change in the magnitude of the current, the delay time of the delay device changes.
  • the resistance units 31 and 32 are transistors such as MOSFET (Metal Oxide Semiconductor Field Effect Transistor), for example.
  • Each of the delay devices A and B has an even number of delay buffers (two delay buffers 21 and 22 in the illustrated example) connected in series.
  • the logic level of the input clock 190 is the same between the input unit IN and the output unit OUT.
  • the difference between the two speeds can be offset by connecting an even number of delay buffers in series.
  • FIG. 6 is a diagram showing an example of delay time characteristics in the configuration shown in FIG.
  • the dynamic range of the delay time of the delay device A becomes 1.7 times.
  • the gain in the small state is 0.6 times the state in which the dynamic range is large.
  • FIG. 7 is a diagram illustrating an example of a configuration of a DLL circuit according to the second embodiment of the present disclosure.
  • the DLL circuit 200 shown in FIG. 7 includes a delay lock loop unit 200A1, a delay lock loop unit 200A2, and a control voltage generation circuit 111.
  • the DLL circuit 200 can be applied to, for example, the DLL circuit 100A of FIG.
  • the delay lock loop unit 200A1 can be applied to the DLL unit 100A1
  • the delay lock loop unit 200A2 can be applied to the DLL unit 100A2.
  • each of the delay locked loop units 200A1 and 200A2 has the same configuration as that shown in FIG. 3, the description thereof will be simplified by using the above description.
  • the delay lock loop unit 200A1 is an example of a first delay lock loop unit.
  • the delay lock loop unit 200A2 is an example of a second delay lock loop unit.
  • the delay lock loop unit 200A1 includes a delay circuit 140, a delay circuit 150, a phase comparator 160, a charge pump 170, and a low-pass filter 180.
  • the delay lock loop unit 200A2 includes a delay circuit 240, a delay circuit 250, a phase comparator 260, a charge pump 270, and a low-pass filter 280.
  • the delay circuit 240 is an example of a first delay circuit.
  • the delay circuit 240 includes j delay devices A (delay devices 241A1 to 241j) having the same configuration and i delay devices B (delay devices 141B1 to 141Bi) having the same configuration. j and i each represent a natural number.
  • the delay circuit 250 is an example of a second delay circuit.
  • the delay circuit 250 includes i delay devices B (delay devices 251B1 to 251Bi) having the same configuration. That is, the delay circuit 250 includes the same number of delay devices B as the i delay devices B in the delay circuit 240.
  • the delay device B in the delay circuit 250 is an example of a third delay device.
  • the delay circuit 250 has a configuration in which i delay devices B (delay devices 151B1 to 151Bi) are connected in series.
  • the number m of the delay devices A in the delay lock loop unit 200A1 is different from the number j of the delay devices A in the delay lock loop unit 200A2.
  • j is smaller than m.
  • the control voltage generation circuit 111 outputs a common control voltage VB between the delay lock loop unit 200A1 and the delay lock loop unit 200A2.
  • the control voltage VA1 in the locked state can be used as a voltage that can accurately generate the total delay time (delay time TA) obtained by adding the delay times of the m delay devices A.
  • the control voltage VA2 in the locked state can be used as a voltage that can accurately generate the total delay time (delay time TB) obtained by adding the delay times of the j delay devices A. That is, the DLL circuit 200 can output the control voltage VA1 in the locked state as a voltage that can accurately generate the delay time TA, and can control the control voltage VA2 in the locked state as a voltage that can accurately generate the delay time TB. Can output.
  • the delay time TB is longer than the delay time TA.
  • FIG. 8 is a diagram showing an example of the configuration of a pulse position modulation circuit (PPM circuit).
  • PPM circuit 101 shown in FIG. 8 can be applied to the PPM circuit 101 shown in FIG.
  • the control voltage VB generated by the DLL circuit 200 in FIG. 7 is input to the delay device B in the PPM circuit 101 in FIG.
  • the control voltages VA1 and VA2 generated by the DLL circuit 200 in FIG. 7 are input to the delay device A in the PPM circuit 101 in FIG.
  • the control voltage VA1 and the control voltage VA2 are switched corresponding to the input data D in the PPM circuit 101, whereby the delay time of the modulated signal PS changes. Thereby, pulse position modulation is realized. Next, details of the pulse position modulation will be described.
  • the PPM circuit 101 shown in FIG. 8 includes a delay path 310 and a decoder 321.
  • the delay path 310 includes a plurality (seven in the illustrated example) of delay devices A and B connected in series. Specifically, the delay path 310 includes three delay devices A (delay devices 311 to 313) having the same configuration, and four delay devices B (delay devices 391 to 394) having the same configuration.
  • the reference clock CL is input to the delay device 391, and the modulated signal PS is output from the delay device 394.
  • the output of the delay unit B becomes the input of the delay unit A, and the output of the delay unit A becomes the input of the delay unit B.
  • the decoder 321 is an example of a switching circuit that switches the delay time in which the reference clock CL is delayed in each of the three delay devices A (delay devices 311, 312, and 313) according to the input data D.
  • the decoder 321 switches the control voltage for controlling the delay time in which the reference clock CL is delayed by each of the delay devices 311, 312, and 313 according to the input data D.
  • the delay times of the delay devices 311, 312, and 313 can be individually adjusted, and variations in the delay time of the entire delay path 310 can be suppressed.
  • FIG. 9 is a diagram showing an example of variations in delay time generated in the delay path.
  • the decoder 321 switches the control voltage for controlling the delay time for delaying the reference clock CL from the control voltages VA1 and VA2 according to the input data D.
  • the decoder 321 converts the control voltages for controlling the delay times of the delay devices 311, 312, and 313 to the control voltage VA 1, the control voltage VA 1, and the control voltage VA 1, respectively.
  • the decoder 321 converts the control voltages for controlling the delay times of the delay devices 311, 312, and 313 to the control voltage VA 2, the control voltage VA 1, and the control voltage VA 1, respectively.
  • the decoder 321 converts the control voltages for controlling the delay times of the delay devices 311, 312, and 313 to the control voltage VA 2, the control voltage VA 2, and the control voltage VA 1, respectively.
  • the 2-bit input data D is “11”, the decoder 321 converts the control voltages for controlling the delay times of the delay devices 311, 312, and 313 to the control voltage VA 2, the control voltage VA 2, and the control voltage VA 2, respectively. Set.
  • the temporal position of the pulse-like modulated signal PS changes in units of 3 ps according to the input data D.
  • FIG. 10 is a diagram showing an example of the characteristics of the delay device.
  • the delay devices 311, 312, and 313 have the same delay characteristics.
  • C1 represents a typical delay characteristic of the delay unit
  • C2 represents a delay characteristic when individual difference variation of the delay unit occurs.
  • the delay time of each delay device becomes dt1.
  • the control voltage VA2 is selected as a voltage for controlling the delay time in the state where the delay characteristic is C1
  • the delay time of each delay device is dt2.
  • the control voltage VA1 is selected as the voltage for controlling the delay time in the state where the delay characteristic is C2
  • the delay time of each delay device becomes dt3.
  • the delay time of each delay device becomes dt4.
  • the value of the control voltage VA1 and the control voltage VA2 are set such that the difference between the delay time when the control voltage VA1 is selected and the delay time when the control voltage VA2 is selected is the delay time desired to be generated in position modulation. Is preset. Since the rate of change of the delay time with respect to the control voltage is almost the same between C1 and C2, if the difference between the two control voltages (VA2 ⁇ VA1) is the same, the delay characteristic of the delay device changes from C1 to C2 due to characteristic variations. Even if it changes, the same delay time can be obtained. Therefore, variation in delay time can be suppressed.
  • FIG. 11 is a diagram showing a specific example of the configuration of the delay unit.
  • FIG. 11 shows the configuration of the delay device 311, but the other delay devices 312 and 313 have the same configuration as the delay device 311.
  • the reference clock CL input from the input unit IN of the delay device 311 is output from the output unit OUT of the delay device 311.
  • the delay device 311 has an even number (two in the case of illustration) of unit circuits 371 and 372 connected in series.
  • the delay device 311 includes a unit circuit 371 that receives the reference clock CL and a unit circuit 372 that receives the output of the unit circuit 371.
  • the reference clock CL output from the unit circuit 372 is input to the preceding unit circuit in the subsequent delay unit 312.
  • the unit circuit 371 includes an inverter 331, an inverter 332 that receives the output of the inverter 331, and control paths 381 and 382 as many as the control voltages VA1 and VA2 (that is, two).
  • the control paths 381 and 382 are both connected between the output of the inverter 332 and the input of the inverter 331. Inverters 331 and 332 invert the input / output logic levels, respectively.
  • the unit circuit 372 includes an inverter 333, an inverter 334 that receives the output of the inverter 333, and control paths 383 and 384 that are the same number (that is, two) as the control voltages VA1 and VA2.
  • the control paths 383 and 384 are all connected between the output of the inverter 334 and the input of the inverter 333.
  • Inverters 333 and 334 invert the input / output logic levels, respectively.
  • the decoder 321 selects a path for controlling the delay time of the reference clock CL according to the control voltages VA1 and VA2 from the control paths 381 to 384 according to the input data D.
  • the control path 381 to which the control voltage VA1 is applied includes blocking units 341 and 342 and a resistance unit 361.
  • the control path 383 to which the control voltage VA1 is applied includes blocking units 343 and 344 and a resistance unit 363.
  • the control path 382 to which the control voltage VA2 is applied includes blocking units 351 and 352 and a resistance unit 362.
  • the control path 384 to which the control voltage VA ⁇ b> 2 is applied has blocking units 353 and 354 and a resistance unit 364.
  • the blocking units 341 and 342 block connection of the control path 381 between the output of the inverter 332 and the input of the inverter 331 based on a signal output from the decoder 321 according to the input data D.
  • the blocking units 351 and 352 block the connection of the control path 382 between the output of the inverter 332 and the input of the inverter 331 based on a signal output from the decoder 321 according to the input data D.
  • the blocking units 343 and 344 are connected to the decoder 3 according to the input data D. 21, the connection of the control path 383 between the output of the inverter 334 and the input of the inverter 333 is cut off.
  • the blocking units 353 and 354 block the connection of the control path 384 between the output of the inverter 334 and the input of the inverter 333 based on the signal output from the decoder 321 according to the input data D.
  • a specific example of each blocking unit is a transfer gate using a transistor.
  • the control voltage VA1 is applied to the resistance unit 361.
  • the resistance value of the resistance unit 361 becomes a value corresponding to the control voltage VA1 (a state in which the control voltage VA1 is selected).
  • a control voltage VA1 is applied to the resistance portion 363.
  • the resistance value of the resistance unit 363 becomes a value corresponding to the control voltage VA1 (a state in which the control voltage VA1 is selected).
  • the control voltage VA2 is applied to the resistance portion 362.
  • the resistance value of the resistance section 362 becomes a value corresponding to the control voltage VA2 (a state in which the control voltage VA2 is selected).
  • the control voltage VA2 is applied to the resistance unit 364.
  • the resistance value of the resistance section 364 becomes a value corresponding to the control voltage VA2 (a state in which the control voltage VA2 is selected).
  • the magnitude of the current flowing through the control paths 381 and 383 when the control voltage VA1 is selected is different from the magnitude of the current flowing through the control paths 382 and 384 when the control voltage VA2 is selected. Due to this difference, the delay time of the delay device 311 varies between the state in which the control voltage VA1 is selected and the state in which the control voltage VA2 is selected.
  • the resistance units 361 to 364 are transistors such as MOSFET (Metal Oxide Semiconductor Field Effect Transistor), for example. Variations in the threshold values of these transistors have a relatively large effect on variations in the delay time of each delay unit.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the delay device 311 has an even number of unit circuits (two unit circuits 371 and 372 in the illustrated form) connected in series. As a result, the logic level of the reference clock CL is the same between the input unit IN and the output unit OUT. Further, since the rising speed and falling speed of the edge of the reference clock CL are different, the difference in speed between the two can be offset by connecting an even number of unit circuits in series.
  • FIG. 12 is a diagram illustrating another example of the configuration of the DLL circuit according to the second embodiment of the present disclosure.
  • FIG. 12 shows a first example of the means for generating the control voltage VB.
  • the DLL circuit 201 illustrated in FIG. 12 includes a delay lock loop unit 200A1, a delay lock loop unit 200A2, and a control voltage generation circuit 112.
  • FIG. 12 differs from FIG. 8 in a control voltage generation circuit which is an example of a second control circuit.
  • the control voltage generation circuit 112 in FIG. 12 outputs a common control voltage VB in the delay lock loop unit 200A1 and the delay lock loop unit 200A2.
  • the control voltage generation circuit 112 outputs and feeds back the control voltage VB by a control loop having a narrower band than the control loop in which the charge pump 170 and the low pass filter 180 output and feed back the control voltage VA1.
  • the control voltage generation circuit 112 outputs and feeds back the control voltage VB by a control loop having a narrower band than the control loop in which the charge pump 270 and the low-pass filter 280 output and feed back the control voltage VA2.
  • the control voltage generation circuit 112 includes a phase comparator 161, a charge pump 171, and a low pass filter 181.
  • the phase comparator 161, the charge pump 171 and the low pass filter 181 have the same configurations as the phase comparator 160, the charge pump 170 and the low pass filter 180, respectively.
  • the control voltages VA1 and VA2 are controlled by a wide-band control loop. If the DLL circuit 201 is not locked even if the control voltages VA1 and VA2 change to the limit of the voltage variable range, the control voltage VB is controlled by a narrow-band control loop, and the control voltage VB is in a direction in which the DLL circuit 201 is locked. It changes a little. With the control voltage VB slightly changed as described above, output feedback is again performed by the control loop of the control voltages VA1 and VA2. By repeating such a control operation, the control voltage VB can be changed until the DLL circuit 201 is locked.
  • FIG. 13 is a diagram illustrating an example of a configuration of a DLL circuit according to the second embodiment of the present disclosure.
  • FIG. 13 shows a second example of the means for generating the control voltage VB.
  • the DLL circuit shown in FIG. 13 includes a delay lock loop unit 200A1, a delay lock loop unit 200A2, and a control voltage generation circuit 111 (see FIG. 7 for details of the circuit, for example).
  • control voltage generation circuit 111 controls the control voltage VB according to the control voltage VA1 generated by the delay locked loop unit 200A1 and the control voltage VA2 generated by the delay locked loop unit 200A2. That is, the control voltage generation circuit 111 generates the control voltage VB according to the monitoring results of the control voltages VA1 and VA2.
  • FIG. 14 is a diagram for illustrating an example of a method for generating the control voltage VB according to the configuration of FIG. FIG. 14 shows a voltage range that the control voltages VA1 and VA2 can take.
  • the control voltage VA1 is in the voltage range from the minimum value to the second minimum value, or when the control voltage VA2 is in the voltage range from the second maximum value to the maximum value, this indicates that the DLL circuit is not in the locked state.
  • the control voltages VA1 and VA2 are in the voltage range from the second minimum value to the second maximum value (the shaded area in the drawing), this indicates that the DLL circuit is in the locked state.
  • FIG. 15 is a flowchart showing an example of a method for generating the control voltage VB according to the embodiment of FIG. With reference to FIGS. 13 and 14, FIG. 15 will be described below.
  • the control voltage generation circuit 111 determines whether or not the control voltage VA1 is greater than the minimum value (step S10). When the control voltage VA1 is equal to or lower than the minimum value (No in step S10), the control voltage generation circuit 111 increases the control voltage VB (step S60) and performs the determination in step S10 again because the DLL circuit is not in the locked state. .
  • control voltage generation circuit 111 determines whether the control voltage VA1 is smaller than the second minimum value (step S20). When the control voltage VA1 is equal to or higher than the second minimum value (No at Step S20), the control voltage generation circuit 111 reduces the control voltage VB (Step S50) and performs the determination at Step S10 again.
  • control voltage generation circuit 111 determines whether the control voltage VA2 is smaller than the maximum value (step S30). When the control voltage VA2 is greater than or equal to the maximum value (No at Step S30), the control voltage generation circuit 111 increases the control voltage VB (Step S60) because the DLL circuit is not locked, and performs the determination at Step S10 again. .
  • control voltage generation circuit 111 When the control voltage VA2 is smaller than the maximum value, the control voltage generation circuit 111 (Step S3) 0Yes), it is determined whether or not the control voltage VA2 is larger than the second maximum value (step S40). When the control voltage VA2 is less than or equal to the second maximum value (No at Step S40), the control voltage generation circuit 111 reduces the control voltage VB (Step S50) and performs the determination at Step S10 again. When the control voltage VA2 is greater than the second maximum value (step S40 Yes), the control voltage generation circuit 111 performs the determination in step S10 again because the DLL circuit is in the locked state.
  • the delay lock loop circuit has been described above by way of the embodiment, but the present invention is not limited to the above embodiment. Various modifications and improvements such as combinations and substitutions with some or all of the other embodiments are possible within the scope of the present invention.
  • a first delay circuit having at least one first delay device and at least one second delay device, wherein the first delay device and the second delay device are connected in series;
  • a second delay circuit having the same number and number of third delay elements as the second delay elements, the third delay elements being connected in series with each other;
  • a first delay clock that is output from the first delay circuit through the first delay circuit, and a clock that is output from the second delay circuit through the second delay circuit
  • a phase comparator that outputs a phase difference from the second delayed clock
  • a first control circuit that outputs a first control signal for controlling a time at which the clock is delayed by each of the first delay devices according to the phase difference;
  • a delay locked loop circuit comprising: a second control circuit that outputs a second control signal for controlling a time that the clock delays in each of the second delay device and the third delay device.
  • the delay locked loop circuit according to claim 1, wherein the second control circuit controls the second control signal in accordance with the first control signal. 5.
  • the first delay unit, the second delay unit, and the third delay unit are respectively a first inverter, a second inverter that receives the output of the first inverter, and the second delay unit.
  • a resistor connected between the output of the first inverter and the input of the first inverter;
  • the resistance unit of the first delay device is controlled by the first control signal, 6.
  • the delay locked loop circuit according to any one of appendices 1 to 5, wherein the resistance units of the second delay unit and the third delay unit are controlled by the second control signal.
  • the first delay device, the second delay device, and the third delay device each have an even number of delay buffers connected in series, 7.
  • Appendix 8 A first delay lock loop section and a second delay lock loop section each having the first delay circuit, the second delay circuit, the phase comparator, and the first control circuit; The number of the first delay units is different between the first delay lock loop unit and the second delay lock loop unit,
  • the second control circuit outputs the second control signal common to the first delay lock loop unit and the second delay lock loop unit, according to any one of appendices 1 to 7. Delay lock loop circuit.

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Abstract

【課題】遅延時間を高精度に制御すること。 【解決手段】少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、第１の遅延器と第２の遅延器とが直列に接続された第１の遅延回路と、第２の遅延器と同数で同構成の第３の遅延器を有し、第３の遅延器が相互に直列に接続された第２の遅延回路と、クロックが第１の遅延回路を通過して第１の遅延回路から出力される第１の遅延クロックと、前記クロックが第２の遅延回路を通過して第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、前記クロックが第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、前記クロックが第２の遅延器と第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路。

Description

遅延ロックループ回路
　本発明は、遅延ロックループ（Delayd　Locked　Loop、ＤＬＬ）回路に関する。
　従来、入力クロックが通過する遅延回路に含まれる遅延バッファの個数と入力クロックの周波数とに応じて、一定の遅延時間を実現する制御電圧を出力する遅延ロックループ回路が知られている（例えば、特許文献１を参照）。
　遅延ロックループ回路は、複数段の遅延バッファを含む遅延回路と、位相比較器と、チャージポンプと、容量とを備える。遅延回路を通過した入力クロックと遅延回路を通過していない入力クロックとが位相比較器で比較される。両入力クロックの位相が相違する場合、チャージポンプからの電流によって容量の電圧が変化し、容量の電圧が各遅延バッファの制御電圧としてフィードバックされる。両入力クロックの位相が一致したロック状態になると、容量の電圧（制御電圧）は一定となる。このロック状態においては、入力クロックの周期とＮ個の遅延バッファの各遅延時間を合計した総遅延時間とが一致している。そのため、入力クロックに対して位相が（３６０／Ｎ）°刻みで異なるＮ個のクロックをＮ個の遅延ブロックによって生成する制御電圧を得ることができる。
特開２０１６－０８２２７８号公報 特開平１０－０７９６６３号公報
　遅延ロックループ回路では、動作環境変化（電源変動、温度変化等）やロット間ばらつきがあっても、確実なロック状態を実現するには、遅延器がクロックを遅延させることが可能な時間の範囲（ダイナミックレンジ）を拡大してことが好ましい（図１の左図参照）。一方、遅延器に混入するノイズに対する制御電圧の変化を小さくするには、制御電圧に対する各遅延器の遅延時間の変化率（ゲイン）を低減しておくことが好ましい（図１の右図参照）。
　しかしながら、ダイナミックレンジの拡大とゲインの低減とは、トレードオフの関係にある。そのため、ダイナミックレンジの拡大とゲインの低減とを両立させることが難しく、遅延時間を高精度に制御することが難しい。
　そこで、本開示では、遅延時間を高精度に制御できる、遅延ロックループ回路が提供される。
　本開示では、
　少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
　前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
　クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出
力される第２の遅延クロックとの位相差を出力する位相比較器と、
　前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
　前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路が提供される。
　本開示によれば、遅延時間を高精度に制御することができる。
制御電圧と遅延時間との関係の一例を示す図である。 インパルス無線通信システムの構成の一例を示す図である。 ＤＬＬ回路の構成の一例を示す図である。 遅延器Ａの遅延時間特性の一例を示す図である。 遅延器Ａ，Ｂの構成の一例を示す図である。 図５に示される構成での遅延時間特性の一例を示す図である。 ＤＬＬ回路の構成の一例を示す図である。 パルス位置変調器の構成の一例を示す図である。 遅延回路で生成される遅延時間のバリエーションの一例を示す図である。 遅延器の特性の一例を示す図である。 遅延器の構成の一例を示す図である。 ＤＬＬ回路の構成の一例を示す図である。 ＤＬＬ回路の構成の一例を示す図である。 制御電圧の生成方法の一例を説明するための図である。 制御電圧の生成方法の一例を示すフローチャートである。
　以下、本開示に係る遅延ロックループ回路の実施形態について説明する。
　図２は、遅延ロックループ回路が使用されるインパルス無線通信システムの構成の一例を示す図である。図２に示されるインパルス無線通信システム１は、ＲＦ（Radio　Frequency）パルスを伝送媒体として使用するインパルス方式で無線通信を行う。インパルス無線通信システム１は、インパルス送信機Ｔｘ及びインパルス受信機Ｒｘを有する。
　インパルス送信機Ｔｘは、ＤＬＬ（Delay　Locked　Loop、遅延ロックループ）回路１
００、ＰＰＭ（Pulse　Position　Modulation、パルス位置変調）回路１０１と、パルス
発生器１０２、バンドパスフィルタ１０３、送信増幅器１０４及び送信アンテナ１０５を有する。
　ＤＬＬ回路１００Ａは、基準クロックＣＬが遅延する遅延時間を制御する制御信号をＰＰＭ回路１０１に供給する。基準クロックＣＬは、クロックの一例である。ＤＬＬ回路１００Ａは、図示の形態では、２種類の制御電圧ＶＡ１，ＶＡ２を生成するＤＬＬ部１００Ａ１，１００Ａ２を有する。ＤＬＬ部１００Ａ１によって生成される制御電圧ＶＡ１及びＤＬＬ部１００Ａ２によって生成される制御電圧ＶＡ２は、それぞれ、基準クロックＣＬが遅延する遅延時間を制御する制御信号の一例である。
　ＰＰＭ回路１０１は、入力データＤに対応する遅延時間だけ基準クロックＣＬを遅延させることによって、パルス状の被変調信号（modulated　signal）ＰＳを生成する。ＰＰ
Ｍ回路１０１は、被変調信号ＰＳをパルス発生器１０２に出力する。入力データＤは、パ
ルス位置変調回路１０１に入力されるデータの一例である。
　パルス発生器１０２は、被変調信号ＰＳのエッジ（例えば、立上りエッジ）がタイムスロットで検出されると、所定のパルス幅のパルスを生成する。バンドパスフィルタ１０３は、パルス発生器１０２によって生成されたパルスに対して、所定の通過周波数帯域のみを通過させるフィルタリングを行うことによって、フィルタ通過パルス（例えば、ミリ波パルス）を出力する。所定の通過周波数帯域は、例えば、通過下限周波数が８０ＧＨｚ、通過上限周波数が９０ＧＨｚ、通過周波数帯域幅が１０（＝９０－８０）ＧＨｚである。
　バンドパスフィルタ１０３の出力は、送信増幅器１０４に入力される。例えば、ミリ波パルスが送信増幅器１０４により増幅されることによって、送信アンテナ１０５を介して、送信信号（インパルス信号）が無線送信される。送信信号によって、ミリ波パルスの有無に応じた「１」または「０」のデータが伝送される。
　インパルス受信機Ｒｘは、受信アンテナ１２１、受信増幅器１２２、検波器１２３、ＡＤＣ（Analog-to-Digital　Converter、アナログ‐デジタル変換器）１２４及びベースバンド信号再生部１２５を有する。
　受信増幅器１２２は、受信アンテナ１２１を介して無線受信した受信信号（インパルス信号）を増幅し、検波器１２３に出力する。検波器１２３は、受信増幅器１２２により増幅された受信信号（ミリ波パルス）の包絡線を検波して、ＡＤＣ１２４に出力する。
　検波器１２３は、ＣＤＲ（Clock　Data　Recovery、クロックデータリカバリ）回路１
３１、パルス発生器１３２、バンドパスフィルタ１３３、第１のミキサ１３５、第２のミキサ１３６及びπ／２移相器１３４を有する。
　パルス発生器１３２は、ＣＤＲ回路１３１により復元されたクロックに基づいて、インパルス送信機Ｔｘのバンドパスフィルタ１０３の通過周波数帯域内の周波数（例えば、８３．５ＧＨｚ）のローカル発振信号を生成する。
　バンドパスフィルタ１３３は、インパルス送信機Ｔｘのバンドパスフィルタ１０３と同様の通過周波数帯域特性を有し、パルス発生器１３２からのローカル発振信号に対応するパルス信号を生成する。
　第１のミキサ１３５は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号をミキシングして検波を行う。第２のミキサ１３６は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号の位相をπ／２移相器１３４によりπ／２だけ位相シフトして、その位相シフトされた信号をミキシングして検波を行う。これにより、ＩＦ（Intermediate　Frequency、中間周波数）信号が得られ
る。
　第１のミキサ１３５と第２のミキサ１３６でミキシングするローカル発振信号は、π／２（例えば、３ｐｓ）だけ位相がずれている。第１のミキサ１３５からＩＦ信号の一つであるＱ信号が出力され、第２のミキサ１３６からＩＦ信号の一つであるＩ信号が出力される。
　ＡＤＣ１２４は、アナログのＱ信号及びＩ信号をデジタルデータに変換する。ベースバンド信号再生部１２５は、デジタルのＱ信号及びＩ信号から、受信アンテナ１２１で受信したインパルス信号の位相を検出する。ベースバンド信号再生部１２５は、検出した位相及び受信したクロックの位相からデータを再生する。
　なお、インパルス無線通信システムは、ミリ波帯域の利用に限られない。例えば、マイクロ波帯や準ミリ波帯を含むＵＷＢ（Ultra　Wide　Band、超広帯域無線）方式の通信に
利用可能である。
　図３は、本開示の第１の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図３に示されるＤＬＬ回路１００は、例えば、図２のＤＬＬ部１００Ａ１に適用することができる。ＤＬＬ回路１００は、遅延回路１４０、遅延回路１５０、位相比較器１６０、チャージポンプ１７０、ローパスフィルタ１８０及び制御電圧生成回路１１１を備える。
　遅延回路１４０は、第１の遅延回路の一例である。遅延回路１４０は、少なくとも一つの遅延器Ａと少なくとも一つの遅延器Ｂとを有する。遅延回路１４０は、少なくとも一つの遅延器Ａと少なくとも一つの遅延器Ｂとが直列に接続された構成を有する。遅延器Ａは、第１の遅延器の一例である。遅延器Ｂは、第２の遅延器の一例である。
　遅延回路１４０は、互いに同構成のｍ個の遅延器Ａ（遅延器１４１Ａ１～１４１ｍ）と、互いに同構成のｎ個の遅延器Ｂ（遅延器１４１Ｂ１～１４１Ｂｎ）とを有する。ｍ、ｎは、それぞれ自然数を表す。
　遅延回路１５０は、第２の遅延回路の一例である。遅延回路１５０は、互いに同構成のｎ個の遅延器Ｂ（遅延器１５１Ｂ１～１５１Ｂｎ）を有する。つまり、遅延回路１５０は、遅延回路１４０内のｎ個の遅延器Ｂと同数で同構成の遅延器Ｂを有する。遅延回路１５０内の遅延器Ｂは、第３の遅延器の一例である。遅延回路１５０は、ｎ個の遅延器Ｂ（遅延器１５１Ｂ１～１５１Ｂｎ）が相互に直列に接続された構成を有する。
　なお、ｎ＝１（つまり、遅延回路１４０内の遅延器Ｂと遅延回路１５０内の遅延器Ｂとがそれぞれ１個）の場合、遅延器Ｂが相互に直列に接続されたとは、一つの遅延器Ｂが配置されていることを意味する。
　位相比較器１６０は、入力クロック１９０が遅延回路１４０を通過して遅延回路１４０から出力される遅延クロックＣＬ１と、入力クロック１９０が遅延回路１５０を通過して遅延回路１５０から出力される遅延クロックＣＬ２とを位相比較する回路の一例である。
　遅延クロックＣＬ１は、第１の遅延クロックの一例である。遅延クロックＣＬ１は、入力クロック１９０が遅延回路１４０内の全ての遅延器Ａ及び全ての遅延器Ｂを通過することにより、位相が入力クロック１９０に対して遅延したクロックを表す。
　遅延クロックＣＬ２は、第２の遅延クロックの一例である。遅延クロックＣＬ２は、入力クロック１９０が遅延回路１５０内の全ての遅延器Ｂを通過することにより、位相が入力クロック１９０に対して遅延したクロックを表す。
　位相比較器１６０は、遅延クロックＣＬ１の位相と遅延クロックＣＬ２の位相とを比較し、遅延クロックＣＬ１と遅延クロックＣＬ２との位相差に応じた信号（位相差信号）を出力する。位相比較器１６０は、位相比較のみを行うものに限られない。位相比較器１６０は、例えば、位相差が１周期以内である場合には位相比較を行い、位相差が１周期を超える場合には周波数比較を行う位相周波数比較器でもよい。
　チャージポンプ１７０は、位相比較器１６０からの位相差信号に応じて、ローパスフィルタ１８０内のキャパシタを充電又は放電させる制御電流を出力する。ローパスフィルタ１８０は、例えば、抵抗素子とキャパシタとを含む一次ローパスフィルタである。
　ローパスフィルタ１８０内のキャパシタの電圧は、制御電圧ＶＡ１として、遅延回路１４０内の全ての遅延器Ａにフィードバックされる。制御電圧ＶＡ１は、入力クロック１９０が遅延回路１４０内の遅延器Ａのそれぞれで遅延する時間を制御する第１の制御信号の一例である。チャージポンプ１７０及びローパスフィルタ１８０は、第１の制御回路の一例である。
　制御電圧生成回路１１１は、第２の制御回路の一例である。制御電圧生成回路１１１は、入力クロック１９０が遅延回路１４０内の遅延器Ｂのそれぞれ及び遅延回路１５０内の遅延器Ｂのそれぞれで遅延する時間を制御する制御電圧ＶＢを出力する。制御電圧ＶＢは、第２の制御信号の一例である。
　例えば、位相比較器１６０は、遅延クロックＣＬ１が遅延クロックＣＬ２より位相が進んでいる場合、制御電圧ＶＡ１を低下させるダウン信号ｄｎを生成する。チャージポンプ１７０は、ダウン信号ｄｎに応じて、ローパスフィルタ１８０内のキャパシタを放電させる制御電流を生成し、当該キャパシタの電圧（制御電圧ＶＡ１）を低下させる。制御電圧ＶＡ１の低下に応じて、遅延回路１４０内の各遅延器Ａの動作速度が低下するので、各遅延器Ａの遅延時間が長くなる。その結果、遅延回路１４０の遅延時間が長くなるので、遅延クロックＣＬ１の位相が遅れる。
　逆に、位相比較器１６０は、遅延クロックＣＬ１が遅延クロックＣＬ２より位相が遅れている場合、制御電圧ＶＡ１を上昇させるアップ信号ｕｐを生成する。チャージポンプ１７０は、アップ信号ｕｐに応じて、ローパスフィルタ１８０内のキャパシタを充電させる制御電流を生成し、当該キャパシタの電圧（制御電圧ＶＡ１）を上昇させる。制御電圧ＶＡ１の上昇に応じて、遅延回路１４０内の各遅延器Ａの動作速度が上昇するので、各遅延器Ａの遅延時間が短くなる。その結果、遅延回路１４０の遅延時間が短くなるので、遅延クロックＣＬ１の位相が進む。
　このように、ＤＬＬ回路１００は、遅延クロックＣＬ１が遅延クロックＣＬ２に対して一周期分（３６０°）遅延したロック状態になるように、遅延クロックＣＬ１の位相を遅延クロックＣＬ２の位相に一致させる。つまり、ロック状態では、遅延クロックＣＬ１と遅延クロックＣＬ２との位相差は、３６０°となる。
　ここで、図３が示す形態では、遅延器Ｂは、遅延回路１４０と遅延回路１５０とで、同数及び同構成であるとともに、遅延時間が同じ制御電圧ＶＢによって制御される。したがって、ロック状態での制御電圧ＶＡ１を、ｍ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＡ）を正確に生成できる電圧として利用することができる。すなわち、ＤＬＬ回路１００は、ロック状態での制御電圧ＶＡ１を、遅延時間ＴＡを正確に生成できる電圧として出力できる。
　また、図３が示す形態では、遅延器Ａの遅延時間は、制御電圧ＶＡ１により制御され、遅延器Ｂの遅延時間は、制御電圧ＶＡ１とは異なる制御電圧ＶＢにより制御される。また、少なくとも一つの遅延器Ａは、少なくとも一つの遅延器Ｂと直列に接続されている。すなわち、遅延回路１４０は、少なくとも一つの遅延器Ｂの出力が少なくとも一つの遅延器Ａに入力される直列構成と、少なくとも一つの遅延器Ａの出力が少なくとも一つの遅延器Ｂに入力される直列構成とのうち、一方又は両方の直列構成を有する。図３は、遅延器Ａがその遅延器Ａの両側の遅延器Ｂに挟まれた構成の一例を示す。
　このような直列構成によれば、遅延器Ｂの出力を制御電圧ＶＢにより変化させることによって遅延器Ａの入力を変化させることができ、又は、遅延器Ｂの入力を制御電圧ＶＢに
より変化させることによって遅延器Ａの出力を変化させることができる。したがって、ＤＬＬ回路１００は、遅延器Ａの遅延時間を、制御電圧ＶＡ１により制御できるだけでなく、制御電圧ＶＢにより制御できる。
　例えば、図４に示されるように、ＤＬＬ回路１００は、制御電圧ＶＡ１だけではＤＬＬ回路１００がロック状態から外れる場合には、制御電圧ＶＢも使用して遅延器Ａの遅延時間を調整する。これにより、遅延器Ａの遅延時間特性がＣ１１からＣ２１に変化するので、ロック可能な状態まで遅延器Ａのダイナミックレンジを拡大することができる。一方、ＤＬＬ回路１００は、制御電圧ＶＢを使用せずに制御電圧ＶＡ１だけでＤＬＬ回路１００をロック状態に維持できる場合には、制御電圧ＶＢを使用せずに制御電圧ＶＡ１を使用して遅延器Ａの遅延時間を調整する。これにより、遅延器Ａの遅延特性はＣ１１となるので、遅延器Ａのダイナミックレンジは狭くなり（遅延器Ａのゲインは低減し）、ロック状態でのノイズに対する耐性を高くすることができる。このように、本実施形態によれば、ダイナミックレンジの拡大とゲインの低減とを両立することができるので、遅延時間を高精度に制御することができる。
　図５は、遅延器Ａ，Ｂの構成の一具体例を示す図である。遅延器Ａの入力部ＩＮから入力される入力クロック１９０は、遅延器Ａの出力部ＯＵＴから出力される。遅延器Ｂの入力部ＩＮから入力される入力クロック１９０は、遅延器Ｂの出力部ＯＵＴから出力される。
　遅延器Ａ，Ｂは、それぞれ、直列に接続された偶数個（図示の場合、２個）の遅延バッファ２１，２２を有する。遅延器Ａ，Ｂは、それぞれ、入力クロック１９０を入力とする遅延バッファ２１と、遅延バッファ２１の出力を入力とする遅延バッファ２２とを有する。遅延バッファ２２から出力された入力クロック１９０は、後段の遅延器内の前段の遅延バッファに入力される。
　遅延バッファ２１は、インバータ１１と、インバータ１１の出力を入力とするインバータ１２と、インバータ１２の出力とインバータ１１の入力との間に接続され抵抗部３１とを有する。インバータ１１，１２は、それぞれ、入出力の論理レベルを反転させる。
　遅延バッファ２２は、インバータ１３と、インバータ１３の出力を入力とするインバータ１４と、インバータ１３の出力とインバータ１４の入力との間に接続され抵抗部３２とを有する。インバータ１３，１４は、それぞれ、入出力の論理レベルを反転させる。
　抵抗部３１，３２には、それぞれ、共通の制御電圧ＶＣが印加されており、抵抗部３１，３２は、制御電圧ＶＣによって制御される。制御電圧ＶＣは、図５の構成が遅延器Ａを示す場合、第１の制御信号の一例である制御電圧ＶＡ１に相当し、図５の構成が遅延器Ｂを示す場合、第２の制御信号の一例である制御電圧ＶＢに相当する。
　抵抗部３１，３２の各抵抗値は、制御電圧ＶＣに対応する値となる。つまり、制御電圧ＶＣの値に応じて、遅延器内の遅延バッファ２１，２２に流れる電流の大きさが変化する。この電流の大きさの変化により、遅延器の遅延時間が変化する。抵抗部３１，３２は、例えば、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）等のトランジスタである。
　遅延器Ａ，Ｂは、それぞれ、直列に接続された偶数個の遅延バッファ（図示の形態では、２個の遅延バッファ２１，２２）を有する。これにより、入力部ＩＮと出力部ＯＵＴとで入力クロック１９０の論理レベルが同じになる。また、入力クロック１９０のエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個の遅延バッファを直列に接続す
ることにより両者の速度の違いを相殺することができる。
　図６は、図５に示される構成での遅延時間特性の一例を示す図である。制御電圧ＶＢを増加させることにより、遅延器Ａの遅延時間のダイナミックレンジが１．７倍となる。一夫、ダイナミックレンジが大きい状態に対して、小さい状態でのゲインは、０．６倍となる。
　図７は、本開示の第２の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図７に示されるＤＬＬ回路２００は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１１とを備える。ＤＬＬ回路２００は、例えば、図２のＤＬＬ回路１００Ａに適用することができる。具体的には、遅延ロックループ部２００Ａ１は、ＤＬＬ部１００Ａ１に適用することができ、遅延ロックループ部２００Ａ２は、ＤＬＬ部１００Ａ２に適用することができる。
　遅延ロックループ部２００Ａ１，２００Ａ２は、それぞれ、図３に示される構成と同じ構成を有するので、それらの説明については、上述の説明を援用することで簡略する。
　遅延ロックループ部２００Ａ１は、第１の遅延ロックループ部の一例である。遅延ロックループ部２００Ａ２は、第２の遅延ロックループ部の一例である。遅延ロックループ部２００Ａ１は、遅延回路１４０、遅延回路１５０、位相比較器１６０、チャージポンプ１７０及びローパスフィルタ１８０を備える。遅延ロックループ部２００Ａ２は、遅延回路２４０、遅延回路２５０、位相比較器２６０、チャージポンプ２７０及びローパスフィルタ２８０を備える。
　遅延回路２４０は、第１の遅延回路の一例である。遅延回路２４０は、互いに同構成のｊ個の遅延器Ａ（遅延器２４１Ａ１～２４１ｊ）と、互いに同構成のｉ個の遅延器Ｂ（遅延器１４１Ｂ１～１４１Ｂｉ）とを有する。ｊ、ｉは、それぞれ自然数を表す。
　遅延回路２５０は、第２の遅延回路の一例である。遅延回路２５０は、互いに同構成のｉ個の遅延器Ｂ（遅延器２５１Ｂ１～２５１Ｂｉ）を有する。つまり、遅延回路２５０は、遅延回路２４０内のｉ個の遅延器Ｂと同数で同構成の遅延器Ｂを有する。遅延回路２５０内の遅延器Ｂは、第３の遅延器の一例である。遅延回路２５０は、ｉ個の遅延器Ｂ（遅延器１５１Ｂ１～１５１Ｂｉ）が相互に直列に接続された構成を有する。
　遅延ロックループ部２００Ａ１内の遅延器Ａの個数ｍは、遅延ロックループ部２００Ａ２内の遅延器Ａの個数ｊと相違している。例えば、ｊは、ｍよりも小さい。また、制御電圧生成回路１１１は、遅延ロックループ部２００Ａ１と遅延ロックループ部２００Ａ２とで共通の制御電圧ＶＢを出力する。
　したがって、上述と同様に、ロック状態での制御電圧ＶＡ１を、ｍ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＡ）を正確に生成できる電圧として利用することができる。また、ロック状態での制御電圧ＶＡ２を、ｊ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＢ）を正確に生成できる電圧として利用することができる。すなわち、ＤＬＬ回路２００は、ロック状態での制御電圧ＶＡ１を、遅延時間ＴＡを正確に生成できる電圧として出力でき、且つ、ロック状態での制御電圧ＶＡ２を、遅延時間ＴＢを正確に生成できる電圧として出力できる。ｊがｍよりも小さい場合、遅延時間ＴＢは、遅延時間ＴＡよりも長い。
　図８は、パルス位置変調回路（ＰＰＭ回路）の構成の一例を示す図である。図８に示されるＰＰＭ回路１０１は、図２のＰＰＭ回路１０１に適用することができる。
　図７のＤＬＬ回路２００により生成された制御電圧ＶＢは、図８のＰＰＭ回路１０１内の遅延器Ｂに入力される。図７のＤＬＬ回路２００により生成された制御電圧ＶＡ１，ＶＡ２は、図８のＰＰＭ回路１０１内の遅延器Ａに入力される。制御電圧ＶＡ１と制御電圧ＶＡ２とが、ＰＰＭ回路１０１内で入力データＤに対応して切り替えられることで、被変調信号ＰＳの遅延時間が変化する。これにより、パルス位置変調が実現される。次に、パルス位置変調の詳細について説明する。
　図８に示されるＰＰＭ回路１０１は、遅延経路３１０と、デコーダ３２１とを備える。
　遅延経路３１０は、直列に接続された複数（図示の場合、７つ）の遅延器Ａ，Ｂを有する。具体的には、遅延経路３１０は、互いに同構成の３つの遅延器Ａ（遅延器３１１～３１３）と、互いに同構成の４つの遅延器Ｂ（遅延器３９１～３９４）とを有する。遅延器３９１には基準クロックＣＬが入力され、遅延器３９４から被変調信号ＰＳが出力される。遅延器Ｂの出力が遅延器Ａの入力となり、遅延器Ａの出力が遅延器Ｂの入力となる。
　基準クロックＣＬが７つの遅延器Ａ，Ｂを通過することによって、被変調信号ＰＳが出力される。デコーダ３２１は、３つの遅延器Ａ（遅延器３１１，３１２，３１３）のそれぞれで基準クロックＣＬが遅延する遅延時間を、入力データＤに応じて切り替える切り替え回路の一例である。
　デコーダ３２１は、基準クロックＣＬが遅延器３１１，３１２，３１３のそれぞれで遅延する遅延時間を制御する制御電圧を、入力データＤに応じて切り替える。これにより、遅延器３１１，３１２，３１３それぞれの遅延時間を個別に調整することができ、遅延経路３１０全体の遅延時間のばらつきを抑制することができる。
　図９は、遅延経路で生成される遅延時間のバリエーションの一例を示す図である。デコーダ３２１は、基準クロックＣＬが遅延する遅延時間を制御する制御電圧を、入力データＤに応じて、制御電圧ＶＡ１，ＶＡ２の中から切り替える。
　デコーダ３２１は、２ビットの入力データＤが「００」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ１、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「０１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１０」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ２に設定する。
　制御電圧がこのように設定されることにより、パルス状の被変調信号ＰＳの時間的な位置が入力データＤに応じて３ｐｓ刻みで変化する。
　図１０は、遅延器の特性の一例を示す図である。遅延器３１１，３１２，３１３は、それぞれ、互いに同じ遅延特性を有する。Ｃ１は、遅延器の典型的な遅延特性を表し、Ｃ２は、遅延器の個体差ばらつきが生じたときの遅延特性を表す。
　遅延特性がＣ１の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ１になる。遅延特性がＣ１の状態において、遅延
時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ２になる。一方、遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ３になる。遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ４になる。
　しかし、制御電圧ＶＡ１が選択されたときの遅延時間と制御電圧ＶＡ２が選択されたときの遅延時間の差が、位置変調において生成したい遅延時間となるように、制御電圧ＶＡ１の値と制御電圧ＶＡ２の値とが予め設定されている。制御電圧に対する遅延時間の変化率がＣ１とＣ２とでほぼ同じであるため、２つの制御電圧の差（ＶＡ２－ＶＡ１）が同じであれば、遅延器の遅延特性が特性ばらつきによりＣ１からＣ２に変化しても、ほぼ同じ遅延時間が得られる。したがって、遅延時間のばらつきを抑制することができる。
　図１１は、遅延器の構成の一具体例を示す図である。図１１は、遅延器３１１の構成を示すが、他の遅延器３１２，３１３もそれぞれ遅延器３１１と同じ構成を有する。遅延器３１１の入力部ＩＮから入力される基準クロックＣＬは、遅延器３１１の出力部ＯＵＴから出力される。
　遅延器３１１は、直列に接続された偶数個（図示の場合、２個）のユニット回路３７１，３７２を有する。遅延器３１１は、基準クロックＣＬを入力とするユニット回路３７１と、ユニット回路３７１の出力を入力とするユニット回路３７２とを有する。ユニット回路３７２から出力された基準クロックＣＬは、後段の遅延器３１２内の前段のユニット回路に入力される。
　ユニット回路３７１は、インバータ３３１と、インバータ３３１の出力を入力とするインバータ３３２と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８１，３８２とを有する。制御経路３８１，３８２は、いずれも、インバータ３３２の出力とインバータ３３１の入力との間に接続されている。インバータ３３１，３３２は、それぞれ、入出力の論理レベルを反転させる。
　ユニット回路３７２は、インバータ３３３と、インバータ３３３の出力を入力とするインバータ３３４と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８３，３８４とを有する。制御経路３８３，３８４は、いずれも、インバータ３３４の出力とインバータ３３３の入力との間に接続されている。インバータ３３３，３３４は、それぞれ、入出力の論理レベルを反転させる。
　デコーダ３２１は、基準クロックＣＬが遅延する時間を制御電圧ＶＡ１，ＶＡ２に応じて制御する経路を、制御経路３８１～３８４の中から入力データＤに応じて選択する。
　制御電圧ＶＡ１が印加されている制御経路３８１は、遮断部３４１，３４２と、抵抗部３６１とを有する。制御電圧ＶＡ１が印加されている制御経路３８３は、遮断部３４３，３４４と、抵抗部３６３とを有する。制御電圧ＶＡ２が印加されている制御経路３８２は、遮断部３５１，３５２と、抵抗部３６２とを有する。制御電圧ＶＡ２が印加されている制御経路３８４は、遮断部３５３，３５４と、抵抗部３６４とを有する。
　遮断部３４１，３４２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８１の接続を遮断する。遮断部３５１，３５２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８２の接続を遮断する。遮断部３４３，３４４は、入力データＤに応じてデコーダ３
２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８３の接続を遮断する。遮断部３５３，３５４は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８４の接続を遮断する。各遮断部の具体例として、トランジスタを用いたトランスファーゲートが挙げられる。
　抵抗部３６１には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４１，３４２がともにオン状態であるとき、抵抗部３６１の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。同様に、抵抗部３６３には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４３，３４４がともにオン状態であるとき、抵抗部３６３の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。
　一方、抵抗部３６２には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５１，３５２がともにオン状態であるとき、抵抗部３６２の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。同様に、抵抗部３６４には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５３，３５４がともにオン状態であるとき、抵抗部３６４の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。
　つまり、制御電圧ＶＡ１が選択されている状態で制御経路３８１，３８３に流れる電流の大きさと、制御電圧ＶＡ２が選択されている状態で制御経路３８２，３８４に流れる電流の大きさとが相違する。この相違により、制御電圧ＶＡ１が選択されている状態と制御電圧ＶＡ２が選択されている状態とで、遅延器３１１の遅延時間が変化する。
　抵抗部３６１～３６４は、例えば、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）等のトランジスタである。これらのトランジスタの閾値のばらつきが、各遅延器の遅延時間のばらつきに比較的大きく影響する。
　遅延器３１１は、直列に接続された偶数個のユニット回路（図示の形態では、２個のユニット回路３７１，３７２）を有する。これにより、入力部ＩＮと出力部ＯＵＴとで基準クロックＣＬの論理レベルが同じになる。また、基準クロックＣＬのエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個のユニット回路を直列に接続することにより両者の速度の違いを相殺することができる。
　図１２は、本開示の第２の実施形態に係るＤＬＬ回路の構成の他の一例を示す図である。図１２は、制御電圧ＶＢの生成手段の第１例を示す。図１２に示されるＤＬＬ回路２０１は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１２とを備える。図１２は、図８に対して、第２の制御回路の一例である制御電圧生成回路が異なる。図１２の制御電圧生成回路１１２は、遅延ロックループ部２００Ａ１と遅延ロックループ部２００Ａ２とで共通の制御電圧ＶＢを出力する。
　制御電圧生成回路１１２は、チャージポンプ１７０及びローパスフィルタ１８０が制御電圧ＶＡ１を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、制御電圧ＶＢを出力フィードバックする。制御電圧生成回路１１２は、チャージポンプ２７０及びローパスフィルタ２８０が制御電圧ＶＡ２を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、制御電圧ＶＢを出力フィードバックする。
　制御電圧生成回路１１２は、位相比較器１６１、チャージポンプ１７１及びローパスフィルタ１８１を有する。位相比較器１６１、チャージポンプ１７１及びローパスフィルタ
１８１は、それぞれ、位相比較器１６０、チャージポンプ１７０及びローパスフィルタ１８０と同じ構成を有する。
　図１２のＤＬＬ回路２０１の動作について説明する。まず、帯域の広い制御ループにより制御電圧ＶＡ１，ＶＡ２が制御される。制御電圧ＶＡ１，ＶＡ２が電圧可変域の限界まで変化してもＤＬＬ回路２０１がロックしない状態では、帯域の狭い制御ループにより制御電圧ＶＢが制御され、ＤＬＬ回路２０１がロックする方向に制御電圧ＶＢが少し変化する。そのように制御電圧ＶＢが少し変化した状態で、もう一度、制御電圧ＶＡ１，ＶＡ２の制御ループにより出力フィードバックが行われる。このような制御動作が繰り返されることで、ＤＬＬ回路２０１がロックするところまで制御電圧ＶＢを変化させることができる。
　図１３は、本開示の第２の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図１３は、制御電圧ＶＢの生成手段の第２例を示す。図１３に示されるＤＬＬ回路は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１１とを備える（回路の詳細については、例えば図７参照）。
　図１３の制御電圧生成回路１１１は、遅延ロックループ部２００Ａ１により生成される制御電圧ＶＡ１と、遅延ロックループ部２００Ａ２により生成される制御電圧ＶＡ２とに応じて、制御電圧ＶＢを制御する。つまり、制御電圧生成回路１１１は、制御電圧ＶＡ１，ＶＡ２のモニタ結果に応じて、制御電圧ＶＢを生成する。
　図１４は、図１３の形態により制御電圧ＶＢを生成する方法の一例をするための図である。図１４は、制御電圧ＶＡ１，ＶＡ２が取り得る電圧範囲を示す。制御電圧ＶＡ１が最小値から第２最小値までの電圧範囲にある場合、又は、制御電圧ＶＡ２が第２最大値から最大値までの電圧範囲にある場合、ＤＬＬ回路がロック状態ではないことを表す。制御電圧ＶＡ１，ＶＡ２が第２最小値から第２最大値までの電圧範囲（図示の斜線領域）にある場合、ＤＬＬ回路がロック状態であることを表す。
　図１５は、図１３の形態により制御電圧ＶＢを生成する方法の一例を示すフローチャートである。図１３，１４を参照して、図１５について以下説明する。
　制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値よりも大きいか否かを判定する（ステップＳ１０）。制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値以下である場合（ステップＳ１０Ｎｏ）、ＤＬＬ回路がロック状態ではないので、制御電圧ＶＢを大きくして（ステップＳ６０）、ステップＳ１０の判定を再び行う。
　制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値よりも大きい場合（ステップＳ１０Ｙｅｓ）、制御電圧ＶＡ１が第２最小値よりも小さいか否かを判定する（ステップＳ２０）。制御電圧生成回路１１１は、制御電圧ＶＡ１が第２最小値以上である場合（ステップＳ２０Ｎｏ）、制御電圧ＶＢを小さくして（ステップＳ５０）、ステップＳ１０の判定を再び行う。
　制御電圧生成回路１１１は、制御電圧ＶＡ１が第２最小値よりも小さい場合（ステップＳ２０Ｙｅｓ）、制御電圧ＶＡ２が最大値よりも小さいか否かを判定する（ステップＳ３０）。制御電圧生成回路１１１は、制御電圧ＶＡ２が最大値以上である場合（ステップＳ３０Ｎｏ）、ＤＬＬ回路がロック状態ではないので、制御電圧ＶＢを大きくして（ステップＳ６０）、ステップＳ１０の判定を再び行う。
　制御電圧生成回路１１１は、制御電圧ＶＡ２が最大値よりも小さい場合（ステップＳ３
０Ｙｅｓ）、制御電圧ＶＡ２が第２最大値よりも大きいか否かを判定する（ステップＳ４０）。
制御電圧生成回路１１１は、制御電圧ＶＡ２が第２最大値以下である場合（ステップＳ４０Ｎｏ）、制御電圧ＶＢを小さくして（ステップＳ５０）、ステップＳ１０の判定を再び行う。制御電圧生成回路１１１は、制御電圧ＶＡ２が第２最大値よりも大きい場合（ステップＳ４０Ｙｅｓ）、ＤＬＬ回路がロック状態であるので、ステップＳ１０の判定を再び行う。
　以上、遅延ロックループ回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
　以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
　少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
　前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
　クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、
　前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
　前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路。
（付記２）
　前記第１の遅延回路は、前記第２の遅延器の出力が前記第１の遅延器に入力される構成を有する、付記１に記載の遅延ロックループ回路。
（付記３）
　前記第１の遅延回路は、前記第１の遅延器が前記第２の遅延器に挟まれた構成を有する、付記２に記載の遅延ロックループ回路。
（付記４）
　前記第２の制御回路は、前記第１の制御回路が前記第１の制御信号を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、前記第２の制御信号を出力フィードバックする、付記１から３のいずれか一項に記載の遅延ロックループ回路。
（付記５）
　前記第２の制御回路は、前記第１の制御信号に応じて前記第２の制御信号を制御する、付記１から３のいずれか一項に記載の遅延ロックループ回路。
（付記６）
　前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、第１のインバータと、前記第１のインバータの出力を入力とする第２のインバータと、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された抵抗部とを有し、
　前記第１の遅延器の前記抵抗部は、前記第１の制御信号によって制御され、
　前記第２の遅延器及び前記第３の遅延器の前記抵抗部は、前記第２の制御信号によって制御される、付記１から５のいずれか一項に記載の遅延ロックループ回路。
（付記７）
　前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、直列に接続された偶数個の遅延バッファを有し、
　前記偶数個の遅延バッファのそれぞれは、前記第１のインバータと、前記第２のインバータと、前記抵抗部とを含む、付記６に記載の遅延ロックループ回路。
（付記８）
　前記第１の遅延回路と、前記第２の遅延回路と、前記位相比較器と、前記第１の制御回路とをそれぞれ有する第１の遅延ロックループ部及び第２の遅延ロックループ部を備え、
　前記第１の遅延器の個数は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで相違し、
　前記第２の制御回路は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで共通の前記第２の制御信号を出力する、付記１から７のいずれか一項に記載の遅延ロックループ回路。
（付記９）
　付記８に記載の遅延ロックループ回路と、前記第１の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号と前記第２の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号とに基づいて、被変調信号を出力するパルス位置変調回路とを備え、
　前記被変調信号に基づいて信号を無線送信する送信機。
１　インパルス無線通信システム
１１，１２，１３，１４　インバータ
２１，２２　遅延バッファ
３１，３２　抵抗部
１００，１００Ａ，２００，２０１，２０２　ＤＬＬ回路
１０１　ＰＰＭ回路
１１１　制御電圧生成回路
１４０，１５０，２４０，２５０　遅延回路
１４１Ａ１～１４１Ａｍ，１４１Ｂ１～１４１Ｂｎ，１５１Ｂ１～１５１Ｂｎ　遅延器
１００Ａ１，１００Ａ２　ＤＬＬ部
１９０　入力クロック
２００Ａ１，２００Ａ２　遅延ロックループ部

Claims (9)

  1. 　少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
    　前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
    　クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、
    　前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
    　前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路。
  2. 　前記第１の遅延回路は、前記第２の遅延器の出力が前記第１の遅延器に入力される構成を有する、請求項１に記載の遅延ロックループ回路。
  3. 　前記第１の遅延回路は、前記第１の遅延器が前記第２の遅延器に挟まれた構成を有する、請求項２に記載の遅延ロックループ回路。
  4. 　前記第２の制御回路は、前記第１の制御回路が前記第１の制御信号を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、前記第２の制御信号を出力フィードバックする、請求項１から３のいずれか一項に記載の遅延ロックループ回路。
  5. 　前記第２の制御回路は、前記第１の制御信号に応じて前記第２の制御信号を制御する、請求項１から３のいずれか一項に記載の遅延ロックループ回路。
  6. 　前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、第１のインバータと、前記第１のインバータの出力を入力とする第２のインバータと、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された抵抗部とを有し、
    　前記第１の遅延器の前記抵抗部は、前記第１の制御信号によって制御され、
    　前記第２の遅延器及び前記第３の遅延器の前記抵抗部は、前記第２の制御信号によって制御される、請求項１から５のいずれか一項に記載の遅延ロックループ回路。
  7. 　前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、直列に接続された偶数個の遅延バッファを有し、
    　前記偶数個の遅延バッファのそれぞれは、前記第１のインバータと、前記第２のインバータと、前記抵抗部とを含む、請求項６に記載の遅延ロックループ回路。
  8. 　前記第１の遅延回路と、前記第２の遅延回路と、前記位相比較器と、前記第１の制御回路とをそれぞれ有する第１の遅延ロックループ部及び第２の遅延ロックループ部を備え、
    　前記第１の遅延器の個数は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで相違し、
    　前記第２の制御回路は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで共通の前記第２の制御信号を出力する、請求項１から７のいずれか一項に記載の遅延ロックループ回路。
  9. 　請求項８に記載の遅延ロックループ回路と、前記第１の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号と前記第２の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号とに基づいて、被変調信号を出力するパルス位置変調回路とを備え、
    　前記被変調信号に基づいて信号を無線送信する送信機。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210109328A (ko) * 2020-02-27 2021-09-06 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치
US11777506B2 (en) 2020-02-27 2023-10-03 SK Hynix Inc. Clock generation circuit and semiconductor apparatus using the clock generation circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101425A (ja) * 1998-09-02 2000-04-07 Samsung Electronics Co Ltd 半導体メモリ装置の遅延同期ル―プ回路及びそれに対する制御方法
JP2006186547A (ja) * 2004-12-27 2006-07-13 Ntt Electornics Corp タイミング発生回路
JP2016082278A (ja) * 2014-10-10 2016-05-16 富士通株式会社 遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101425A (ja) * 1998-09-02 2000-04-07 Samsung Electronics Co Ltd 半導体メモリ装置の遅延同期ル―プ回路及びそれに対する制御方法
JP2006186547A (ja) * 2004-12-27 2006-07-13 Ntt Electornics Corp タイミング発生回路
JP2016082278A (ja) * 2014-10-10 2016-05-16 富士通株式会社 遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサ

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