WO2013108350A1 - 遅延回路 - Google Patents

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WO2013108350A1
WO2013108350A1 PCT/JP2012/008382 JP2012008382W WO2013108350A1 WO 2013108350 A1 WO2013108350 A1 WO 2013108350A1 JP 2012008382 W JP2012008382 W JP 2012008382W WO 2013108350 A1 WO2013108350 A1 WO 2013108350A1
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clock signal
delay
flip
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享 和田
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パナソニック株式会社
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    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal

Definitions

  • the present disclosure relates to a delay circuit, and more particularly to a delay circuit that delays a clock signal.
  • a semiconductor integrated circuit that performs delay adjustment with high accuracy for this problem is known (see, for example, FIG. 1 of Patent Document 1).
  • This semiconductor integrated circuit has a circuit in which a load capacitor is connected to the output terminal of the clock buffer on the receiving side via a path switch, and the delay amount is digitally changed by this circuit.
  • the semiconductor integrated circuit can finely adjust the delay time of the input signal.
  • the semiconductor integrated circuit includes a circuit capable of adjusting the number of gate stages by a digital signal. With this circuit, the semiconductor integrated circuit can perform rough adjustment of the delay time of the input signal.
  • Patent Document 1 has a problem that a circuit for adjusting the delay becomes large when the transfer rate is in a wide range from several hundred KHz to several GHz.
  • an object of the present disclosure is to provide a delay circuit capable of performing delay adjustment on a clock signal whose frequency changes in a wide range and suppressing an increase in circuit area.
  • a delay circuit includes a first delay unit that generates a delayed clock signal by delaying an input clock signal, and an adjusted state that uses the delayed clock signal as a clock signal.
  • a first control circuit that outputs a first control signal that controls a delay amount of the first delay unit; and a second control that outputs a second control signal that controls the delay amount of the first delay unit.
  • the delay circuit can change the current drive capability of the buffer circuit in accordance with the frequency of the input clock signal, for example.
  • the delay circuit can perform delay adjustment for a clock signal whose frequency changes in a wide range and can suppress an increase in circuit area.
  • each of the plurality of first buffer circuits may include a plurality of tri-state inverters controlled by the first control signal in parallel.
  • the delay circuit according to one aspect of the present disclosure can easily change the current drive capability of the buffer circuit.
  • Each of the plurality of first load capacitors may include a plurality of capacitive elements and a plurality of switches connected in series to the plurality of capacitive elements and controlled by the second control signal. .
  • the delay circuit according to one aspect of the present disclosure can easily change the capacitance value of the load capacitance.
  • the circuit to be adjusted may include a first flip-flop circuit that holds an input data signal using the delayed clock signal.
  • the circuit to be adjusted further includes a first comparison circuit, and the second control circuit may set the capacitance values of the plurality of first load capacitors using the output of the first comparison circuit. Good.
  • the delay circuit according to one aspect of the present disclosure can adjust the delay amount using the capacitance value of the load capacitance.
  • the first delay unit outputs an output signal of a second buffer circuit, which is one of the plurality of first buffer circuits, as the delayed clock signal, and a third buffer preceding the second buffer circuit.
  • An output signal of the circuit is output as a first adjustment clock signal
  • an output signal of a fourth buffer circuit subsequent to the second buffer circuit is output as a second adjustment clock signal
  • the circuit to be adjusted further includes: A second flip-flop circuit that holds the input data signal using the first adjustment clock signal as a clock signal
  • a third flip-flop circuit that holds the input data signal using the second adjustment clock signal as a clock signal.
  • the flip-flop circuit, the data held in the first flip-flop circuit, and the data held in the second flip-flop circuit A second comparison circuit, a third comparison circuit to which the data held in the first flip-flop circuit and the data held in the third flip-flop circuit are inputted, and the second control The circuit may receive output data of the second comparison circuit and the third comparison circuit, and the second control circuit may output a signal for controlling a capacitance value of the plurality of first load capacitors.
  • the delay circuit according to one aspect of the present disclosure can dynamically readjust the delay amount even when the delay amount changes during operation.
  • the present disclosure can be realized not only as such a delay circuit but also as a delay method using characteristic means included in the delay circuit as a step.
  • the present disclosure may be realized as a reception circuit including such a delay circuit, or may be realized as a transmission / reception circuit including such a reception circuit and a transmission circuit.
  • the present disclosure can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a delay circuit.
  • LSI semiconductor integrated circuit
  • the present disclosure can provide a delay circuit capable of performing delay adjustment on a clock signal whose frequency changes in a wide range and suppressing an increase in circuit area.
  • FIG. 1 is a diagram illustrating a configuration of a delay circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram of the buffer circuit and the load capacitance according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration of the circuit to be adjusted according to the first embodiment.
  • FIG. 4 is a flowchart of the delay adjustment operation by the delay circuit according to the first embodiment.
  • FIG. 5 is a diagram showing signal waveforms in the delay adjustment operation according to the first embodiment.
  • FIG. 6 is a diagram illustrating signal waveforms in the delay adjustment operation according to the first embodiment.
  • FIG. 7 is a diagram showing a capacitance value adjustment pattern according to the first embodiment.
  • FIG. 8 is a circuit diagram of a modification of the buffer circuit according to the first embodiment.
  • FIG. 9 is a circuit diagram of a modification of the buffer circuit according to the first embodiment.
  • FIG. 10 is a circuit diagram of a modification of the buffer circuit according to the first embodiment.
  • FIG. 11 is a diagram illustrating a configuration of a modified example of the delay circuit according to the first embodiment.
  • FIG. 12 is a diagram illustrating a configuration of a modified example of the delay circuit according to the first embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a delay circuit according to the second embodiment.
  • FIG. 14 is a diagram illustrating signal waveforms of the delayed clock signal and the input data signal according to the second embodiment.
  • FIG. 15 is a diagram illustrating signal waveforms of the delayed clock signal and the input data signal according to the second embodiment.
  • FIG. 16 is a diagram illustrating signal waveforms of the delayed clock signal and the input data signal according to the second embodiment.
  • FIG. 17 is a diagram illustrating a configuration of a transmission / reception circuit according to the third embodiment.
  • the delay circuit according to the first embodiment adjusts the delay amount coarsely by changing the current drive capability of the buffer circuit, and finely adjusts the delay amount by changing the capacitance value of the load capacitance. Thereby, the delay circuit according to the first embodiment can adjust the delay with respect to the clock signal whose frequency changes in a wide range and can suppress an increase in circuit area.
  • FIG. 1 is a diagram illustrating a configuration of the delay circuit 100 according to the first embodiment. 1 includes a clock input terminal to which an input clock signal CKI is input, an operation mode input terminal to which an operation mode signal MODE is input, a data input terminal to which an input data signal DIN is input, a mode And a mode input terminal to which the signal MODEA is input.
  • the input clock signal CKI is a clock signal having the first frequency f1 or the second frequency f2. Specifically, in the high speed mode, the frequency of the input clock signal CKI is the first frequency f1, and in the low speed mode, the frequency of the input clock signal CKI is the second frequency f2.
  • the clock signal in this embodiment includes not only a clock signal continuously input at a constant period but also a clock signal input intermittently. Further, the duty ratio of the clock signal is not limited to 50:50, and may be an arbitrary ratio.
  • the operation mode signal MODE indicates whether the current operation mode is the high speed mode or the low speed mode.
  • the mode signal MODEA indicates whether or not the current operation mode is an initial sequence.
  • the delay circuit 100 also includes a circuit to be adjusted 120, a first control circuit 130, a second control circuit 140, and a delay unit 150.
  • the delay unit 150 generates the delayed clock signal CKO by delaying the input clock signal CKI.
  • the delay unit 150 includes buffer circuits 101, 102, 103, 104, and 105, and load capacitors 111, 112, 113, 114, and 115.
  • the number of buffer circuits and load capacitors may be arbitrary.
  • Buffer circuits 101 to 105 are connected in series with each other. Specifically, the input clock signal CKI is input to the buffer circuit 101.
  • the buffer circuit 101 propagates a signal to the buffer circuit 102, and this signal sequentially propagates to the buffer circuits 103, 104, and 105.
  • the buffer circuit 105 propagates the delayed clock signal CKO to the adjusted circuit 120.
  • each of the buffer circuits 101 to 105 can change the current driving capability.
  • Each of the load capacitors 111, 112, 113, 114, and 115 is connected to an output terminal of each of the buffer circuits 101, 102, 103, 104, and 105.
  • Each of the load capacitors 111 to 115 can change a capacitance value.
  • the adjusted circuit 120 processes the input signal using the delayed clock signal CKO as a clock signal. Specifically, the adjusted circuit 120 holds the input data signal DIN at the change timing (rising edge or falling edge) of the delayed clock signal CKO.
  • the first control circuit 130 and the second control circuit 140 control the delay amount of the delay unit 150.
  • the first control circuit 130 controls the delay amount of the delay unit 150 by controlling the current drive capability of the buffer circuits 101 to 105. Specifically, when the operation mode signal MODE indicates the high-speed mode, that is, when the input clock signal CKI is the first frequency f1, the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 to the first Set to value. Further, the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 from the first value when the operation mode signal MODE indicates the low speed mode, that is, when the input clock signal CKI is the second frequency f2. Set to a small second value.
  • the first control circuit 130 outputs control signals E101, E102, E103, E104, and E105 for controlling the current drive capability of the corresponding buffer circuit to each of the buffer circuits 101, 102, 103, 104, and 105. To do.
  • the second control circuit 140 is a normal operation in which the adjusted circuit 120 is determined by the timing of the delayed clock signal CKO and the data signal DIN in a state where the current drive capability of the buffer circuits 101 to 105 is set by the first control circuit
  • the capacitance values of the load capacitors 111 to 115 are set so that Further, the second control circuit 140 outputs control signals E111, E112, E113, E114, and E115 for controlling the capacitance values of the corresponding load capacitors to the load capacitors 111, 112, 113, 114, and 115, respectively.
  • the circuit configuration of the buffer circuits 101 to 105 and the load capacitors 111 to 115 will be described. Since the buffer circuits 101 to 105 have the same configuration and the load capacitors 111 to 115 have the same configuration, the configuration of the buffer circuit 101 and the load capacitor 111 will be described as an example.
  • FIG. 2 is a circuit diagram showing an example of the buffer circuit 101 and the load capacitor 111.
  • the buffer circuit 101 includes three tri-state inverters 160a, 160b and 160c connected in parallel to each other.
  • the buffer circuit 101 changes the current drive capability of the buffer circuit 101 by switching the number of tristate inverters to be operated among the three tristate inverters 160a to 160c.
  • the buffer circuit 101 includes an input terminal IN, an output terminal OUT, P-channel transistors P101a, P102a, P101b, P102b, P101c, and P102c, and N-channel transistors N101a, N102a, N101b, N102b, N101c, and N102c. And inverter circuits INV101a, INV101b, and INV101c.
  • the buffer circuit 101 is supplied with a control signal E101 (E101a, E101b, E101c), a power supply voltage VDD, and a ground potential VSS.
  • the input terminal IN is connected to the gates of P-channel transistors P102a, P102b and P102c and the gates of N-channel transistors N102a, N102b and N102c.
  • the control signals E101a, E101b, and E101c are supplied to the input terminals of the inverter circuits INV101a, INV101b, and INV101c and the gates of the N-channel transistors N101a, N101b, and N101c, respectively.
  • the sources of the P-channel transistors P102a, P102b, and P102c are connected to the drains of the P-channel transistors P101a, P101b, and P101c.
  • the sources of the N channel transistors N102a, N102b, and N102c are connected to the drains of the N channel transistors N101a, N101b, and N101c.
  • the power supply voltage VDD is supplied to the sources of the P-channel transistors P101a, P101b, and P101c.
  • the ground potential VSS is supplied to the sources of the N-channel transistors N101a, N101b, and N101c.
  • the output terminals of the inverter circuits INV101a, INV101b, and INV101c are connected to the gates of the P-channel transistors P101a, P101b, and P101c.
  • the output terminal OUT is connected to the drains of the P-channel transistors P102a, P102b and P102c and the drains of the N-channel transistors N102a, N102b and N102c.
  • the structure which can change a current drive capability in three steps is shown here, the structure which can change a current drive capability in two steps or more is sufficient. That is, the number of tri-state inverters connected in parallel may be any number as long as it is plural. One of the plurality of tri-state inverters may be replaced with a normal inverter.
  • the load capacitor 111 includes an output terminal OUT, analog switches 161a, 161b, and 161c, and capacitive elements C111a, C111b, and C111c. Further, the control signal E111 (E111a, E111b, E111c) and the ground potential VSS are supplied to the load capacitor 111.
  • the analog switches 161a to 161c are connected in series to the capacitive elements C111a to C111c.
  • the load capacity 111 changes the capacity value of the load capacity 111 by switching the number of analog switches to be turned on among the plurality of analog switches.
  • the analog switch 161a includes an inverter circuit INV111a, a P-channel transistor P111a, and an N-channel transistor N111a.
  • the analog switch 161b includes an inverter circuit INV111b, a P-channel transistor P111b, and an N-channel transistor N111b.
  • the analog switch 161c includes an inverter circuit INV111c, a P-channel transistor P111c, and an N-channel transistor N111c.
  • the output terminal OUT is connected to the sources of the P-channel transistors P111a, P111b, and P111c and the drains of the N-channel transistors N111a, N111b, and N111c.
  • the ground potential VSS is supplied to one terminal of the capacitive elements C111a, C111b, and C111c.
  • the other terminal of the capacitive element C111a is connected to the drain of the P-channel transistor P111a and the source of the N-channel transistor N111a.
  • the other terminal of the capacitive element C111b is connected to the drain of the P-channel transistor P111b and the source of the N-channel transistor N111b.
  • the other terminal of the capacitive element C111c is connected to the drain of the P-channel transistor P111c and the source of the N-channel transistor N111c.
  • the control signals E111a, E111b, and E111c are supplied to the input terminals of the inverter circuits INV111a, INV111b, and INV111c and the gates of the N-channel transistors N111a, N111b, and N111c, respectively.
  • the output terminals of the inverter circuits INV111a, INV111b, and INV111c are connected to the gates of the P-channel transistors P111a, P111b, and P111c.
  • the capacitance value can be changed in four steps (all analog switches are OFF, one on, two on, three on), but the capacitance value can be changed in two or more steps. Any configuration may be used. In other words, the number of sets of analog switches and capacitive elements may be one or more.
  • control signals E101 and E111 are each a 3-bit signal, but the number of bits changes according to the number of stages for switching the current drive capability and the capacitance value. For example, when switching in two stages, the control signals E101 and E111 may each be 1 bit.
  • control signals E101 to E105 are supplied to the plurality of buffer circuits 101 to 105, respectively, but the same control signal may be supplied. Similarly, the same control signal may be supplied to the plurality of load capacitors 111 to 115.
  • FIG. 3 is a diagram illustrating an example of the adjusted circuit 120.
  • the adjusted circuit 120 includes a flip-flop circuit 121 and a comparison circuit 122.
  • the flip-flop circuit 121 holds the input data signal DIN using the delayed clock signal CKO. Specifically, the input data signal DIN is supplied to the data input terminal of the flip-flop circuit 121, and the delayed clock signal CKO is supplied to the clock input terminal. In this embodiment mode, the flip-flop circuit 121 updates data at the rising edge of the clock signal.
  • the comparison circuit 122 determines whether the data held in the flip-flop circuit 121 matches the expected value. Specifically, the comparison circuit 122 determines whether or not the expected value signal DREF indicating the expected value matches the data held in the flip-flop circuit 121, and generates a comparison result signal CMP indicating the determination result. Output.
  • circuit 120 to be adjusted includes one flip-flop circuit 121 is shown, but the circuit 120 to be adjusted may include a plurality of flip-flop circuits 121.
  • the input data signal DIN may be serial data
  • the adjusted circuit 120 may include a shift register for holding the serial data.
  • the input data signal DIN may be a plurality of bits of parallel data
  • the adjusted circuit 120 may include a plurality of flip-flop circuits for holding the parallel data.
  • the expected value signal DREF indicates a plurality of bits of data held in the plurality of flip-flop circuits.
  • the comparison circuit 122 compares a plurality of bits of data included in the plurality of flip-flop circuits with a plurality of bits of data indicated by the expected value signal DREF.
  • the adjusted circuit 120 is not limited to a circuit that latches data, and may be any circuit as long as it includes a flip-flop circuit.
  • the delay circuit 100 performs an initialization sequence (delay adjustment operation) before the start of normal operation.
  • the delay circuit 100 adjusts the delay amount of the delay unit 150.
  • FIG. 4 is a flowchart of the delay adjustment operation by the delay circuit 100.
  • a fixed data string is input as the expected value signal DREF, and the same fixed data string as the expected value signal DREF is input as the input data signal DIN.
  • the first frequency f1 and the second frequency f2 there are two types of operating frequencies, the first frequency f1 and the second frequency f2. Note that three or more types of operating frequencies (operation modes) are assumed.
  • the input clock signal CKI having the first frequency f1 and the operation mode signal MODE indicating the high speed mode are input to the delay circuit 100.
  • the first control circuit 130 determines the operation mode with reference to the operation mode signal MODE (S101). In this case, since the high speed mode is indicated by the operation mode signal MODE (high speed mode in S101), the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 to the first value (high current drive capability). (S102).
  • the first control circuit 130 uses the control signals E101 to E105 to adjust the current drive capability of the buffer circuits 101 to 105 so that the input clock signal CKI is normally transmitted.
  • the mode signal MODEA indicates that the mode is the high-speed mode (the operating frequency is the first frequency f1) and the initialization sequence state.
  • the second control circuit 140 senses that the mode signal MODEA has transitioned to the above mode, and starts adjusting the capacitance values of the load capacitors 111 to 115 after a certain clock cycle (S103).
  • the second control circuit 140 changes the phase of the input clock signal CKI using the control signals E111 to E115.
  • the comparison result signal indicating that the expected value signal DREF and the data held in the flip-flop circuit 121 are the same by the comparison circuit 122.
  • CMP is output.
  • the comparison circuit 122 If the flip-flop circuit 121 does not correctly receive the input data signal DIN, the comparison circuit 122 generates a comparison result signal CMP indicating that the expected value signal DREF and the data held in the flip-flop circuit 121 do not match. Is output. Therefore, the second control circuit 140 can detect the range of the control signals E111 to E115 that operate normally by using the comparison result signal CMP. Then, the second control circuit 140 holds the detected pattern of the control signals E111 to E115 in the normal operation range as a delay adjustment result in the high speed mode.
  • an input clock signal CKI having the second frequency f2 and an operation mode signal MODE indicating the low speed mode are input to the delay circuit 100.
  • the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 to the second value (low current drive capability). (S104).
  • the mode signal MODEA indicates that the mode is the low speed mode (the operating frequency is the second frequency f2) and the initialization sequence state.
  • the second control circuit 140 senses that the mode signal MODEA has transitioned to the above mode, and adjusts the capacitance values of the load capacitors 111 to 115 after a certain clock cycle, thereby adjusting the delay in the low speed mode. The result is held (S103).
  • the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 to the first value (high value) when the high-speed mode is indicated by the operation mode signal. Current drive capacity). Further, when the low-speed mode is indicated by the operation mode signal, the first control circuit 130 sets the current drive capability of the buffer circuits 101 to 105 to the second value (low current drive capability).
  • the second control circuit 140 sets the capacitance values of the load capacitors 111 to 115 according to the held high-speed mode delay adjustment result.
  • the mode signal indicates the low speed mode and the normal operation
  • the second control circuit 140 sets the capacitance values of the load capacitors 111 to 115 according to the delay adjustment result of the low speed mode to be held.
  • the timing for performing the delay adjustment may be other than this timing.
  • the delay adjustment in the high speed mode may be performed at an arbitrary timing as long as it is a timing before the normal operation in the high speed mode is performed.
  • the delay adjustment in the low speed mode may be performed at an arbitrary timing as long as it is a timing before the normal operation in the low speed mode is performed.
  • FIG. 5 is a diagram showing a signal waveform at the time of delay adjustment of the delayed clock signal CKO when the operating frequency is the first frequency f1.
  • the first frequency f1 is 2 GHz to 10 GHz or 1 GHz to 20 GHz.
  • FIG. 5 shows the eye pattern of the input data signal DIN, and shows the delayed clock signal CKO when the control signals E111 to 115 are in six states.
  • Case 1 all of the control signals E111 to E115 indicate OFF. That is, Case 1 is a state in which all of the five load capacitors 111 to 115 are separated from the output terminal.
  • Case 2 is a state in which one load capacitor 111 is connected to the output terminals of the buffer circuits 101 to 105.
  • Case 3 is a state in which two load capacitors 111 and 112 are connected to the output terminals of the buffer circuits 101 to 105.
  • Case 4 is a state in which three load capacitors 111 to 113 are connected to the output terminals of the buffer circuits 101 to 105.
  • Case 5 the control signals E111, E112, E113, and E114 indicate ON, and the control signal E115 indicates OFF. That is, Case 5 is a state in which four load capacitors 111 to 114 are connected to the output terminals of the buffer circuits 101 to 105.
  • Case 6 all of the control signals E111, E112, E113, E114, and E115 indicate ON. That is, Case 6 is a state in which all of the five load capacitors 111 to 115 are connected to the output terminals of the buffer circuits 101 to 105.
  • the second control circuit 140 sets the capacitance value to be any one of Case2, Case3, and Case4 using the control signals E111, E112, E113, E114, and E115.
  • FIG. 6 is a diagram showing signal waveforms at the time of delay adjustment of the delayed clock signal CKO in the high speed mode and the low speed mode.
  • the second frequency f2 is a frequency lower than the first frequency f1.
  • the second frequency f2 is a frequency equal to or less than half of the first frequency f1.
  • the second frequency f2 is a frequency up to several KHz (for example, 1 kHz).
  • the first frequency f1 is about three times faster than the second frequency f2.
  • FIG. 6 shows the eye pattern of the input data signal DIN when the operating frequency is the first frequency f1, and the delayed clock signal CKO when the control signal E111 is in two states. Further, FIG. 6 shows the eye pattern of the input data signal DIN at the second frequency f2 and the delayed clock signal CKO when the control signal E111 in that case is in four states.
  • the required transfer rate is switched.
  • the input clock signal CKI has the first frequency f1 in a certain mode and the second frequency f2 in a different mode.
  • the second frequency f2 when phase adjustment is performed with the same current drive capability of the buffer circuit as that of the first frequency f1, it is necessary to mount a large number of buffer circuits and load capacitors.
  • the current drive capability of the buffer circuits 101 to 105 is switched according to the operating frequency.
  • the delay circuit 100 controls the delay amount as in Case 1a, Case 2a, Case 3a, and Case 4a.
  • Case 1 and Case 2 are the same as Case 1 and Case 2 shown in FIG. Case 1a
  • Case 2a, Case 3a and Case 4a are the same as Case 1, Case 2, Case 3 and Case 4 shown in FIG.
  • control signals E111, E112, E113, E114, and E115 all indicate OFF. That is, all the load capacitors 111 to 115 are separated from the output terminals of the buffer circuits 101 to 105.
  • Case 2a only the control signal E111 indicates ON, and the control signals E112, E113, E114, and E115 indicate OFF. That is, Case 2a is a state in which one load capacitor 111 is connected to the output terminals of the buffer circuits 101 to 105.
  • Case 3a the control signals E111 and E112 indicate ON, and the control signals E113, E114, and E115 indicate OFF. That is, Case 3a is a state in which two load capacitors 111 and 112 are connected to the output terminals of the buffer circuits 101 to 105.
  • Case 4a the control signals E111, E112, and E113 indicate ON, and the control signals E114 and E115 indicate OFF. That is, Case 4a is a state in which three load capacitors 111 to 113 are connected to the output terminals of the buffer circuits 101 to 105.
  • the current driving capabilities of the buffer circuits 101 to 105 are different between Case 1 and Case 1a, and Case 2 and Case 2a.
  • the first control circuit 130 operates all the tristate inverters 160a to 160c included in the buffer circuit 101 in order to increase the current driving capability.
  • the first control circuit 130 operates all the tristate inverters 160a to 160c included in the buffer circuits 102 to 105.
  • the first control circuit 130 operates only the tristate inverter 160a and does not operate the tristate inverters 160b and 160c.
  • the control signal E101 is multi-bit, only the tri-state inverter 160a can be operated.
  • the PMOS transistors shown in FIG. 2 have the same gate width
  • the NMOS transistors have the same gate width
  • the current drive capability of the transistors is the same except for manufacturing variations.
  • the control signal E101a is turned on here
  • the control signal E101b or E101c may be turned on. Even in this case, the current drive capability of the buffer circuit can be reduced to 1/3.
  • the delay circuit 100 controls the delay adjustment width (change amount) and the phase of the delay value by using two types of digital control signals. As a result, the delay circuit 100 can realize a high-speed interface receiving circuit that operates normally in a small area.
  • the capacitance values of the load capacitors 111 to 115 are all the same, but may be different capacitance values.
  • the load capacity 111 is C [F]
  • the load capacity 112 is 2 ⁇ C [F]
  • the load capacity 113 is 4 ⁇ C [F]
  • the load capacity 114 is 8 ⁇ C [F]
  • the load capacity 115 is 16 ⁇ .
  • the control signals E111, E112, E113, E114, and E115 may be controlled. In this way, the adjustable delay amount pattern can be increased using a small capacitance value.
  • the flip-flop circuit updates data at the rising edge of the clock signal, but may update data at the falling edge of the clock signal.
  • a differential input flip-flop circuit may also be used.
  • the load capacitance is realized using a capacitive element
  • a parasitic capacitance such as a gate capacitance or a capacitance between wirings may be used as the load capacitance.
  • the adjustment range of the current driving capability is determined by adjusting the number of tri-state inverters or the gate width according to the assumed operating frequency. That is, the gate widths of the plurality of tri-state inverters may be different.
  • the following configuration may be used as the configuration of the buffer circuit 101.
  • FIG. 8 is a circuit diagram showing a configuration of a modified example of the buffer circuit 101.
  • an inverter circuit that can control the power supply voltage VDDL may be used as the buffer circuit 101.
  • the first control circuit 130 adjusts the current drive capability of the buffer circuit 101 by adjusting the voltage value of the power supply voltage VDDL.
  • FIG. 9 is a circuit diagram showing a configuration of another modification of the buffer circuit 101.
  • an inverter circuit that can control the ground-side power supply voltage VSSH may be used as the buffer circuit 101.
  • the first control circuit 130 adjusts the current drive capability of the buffer circuit 101 by adjusting the voltage value of the power supply voltage VSSH.
  • FIG. 10 is a circuit diagram showing a configuration of another modified example of the buffer circuit 101.
  • an inverter circuit that can control the substrate voltages VDP and VDN may be used as the buffer circuit 101.
  • the first control circuit 130 adjusts the current drive capability of the buffer circuit 101 by adjusting the voltage values of the substrate voltages VDP and VDN.
  • the power supply voltage and the substrate voltage may be supplied from an external power supply, or may be supplied from a power supply adjustment circuit such as an internal regulator circuit or a resistance division adjustment circuit.
  • the first control circuit 130 determines the frequency of the input clock signal CKI using the operation mode signal MODE, but the following method may be used.
  • FIG. 11 is a diagram showing a configuration of a delay circuit 100A according to a modification of the first embodiment.
  • the first control circuit 130A illustrated in FIG. 11 has a function of detecting the frequency of the input clock signal CKI. Thereby, the first control circuit 130A can determine the frequency and the operation mode of the input clock signal CKI using the input clock signal CKI.
  • FIG. 12 is a diagram showing a configuration of a delay circuit 100B according to another modification of the first embodiment.
  • the first control circuit 130B shown in FIG. 11 holds a table indicating the relationship between the clock frequency or operation mode and the power supply voltage in advance. Then, the first control circuit 130B detects the voltage value of the power supply voltage VDD, and determines the clock frequency and the operation mode using the table and the detected voltage value of the power supply voltage VDD.
  • the delay circuit 200 according to the second embodiment monitors the phase difference between the data signal and the clock signal during normal operation in addition to the function of the delay circuit 100 according to the first embodiment described above, and the phase difference changes. In this case, the delay amount is readjusted.
  • FIG. 13 is a diagram illustrating a configuration of the delay circuit 200 according to the second embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and redundant description may be omitted.
  • the delay circuit 200 shown in FIG. 13 is different from the delay circuit 100 shown in FIG. 1 in that the adjusted circuit 220, the second control circuit 240, and the delay unit 250 have the same configuration. Different from the configuration of the unit 150.
  • the delay unit 250 includes buffer circuits 201 to 205 and load capacitors 211 to 215. Note that the connection relationship and the configuration of the buffer circuits 201 to 205 and the load capacitors 211 to 215 are the same as the connection relationship and the configuration of the buffer circuits 101 to 105 and the load capacitors 111 to 115 described in the first embodiment. It is.
  • the delay unit 250 is different from the delay unit 150 in that the output signal of the third-stage buffer circuit 203 is output as the adjustment clock signal CKO1, and the output signal of the fourth-stage buffer circuit 204 is output as the delayed clock signal CKO2.
  • the output signal of the fifth-stage buffer circuit 205 is output as the adjustment clock signal CKO3.
  • the buffer circuit 204 is an example of a second buffer circuit
  • the buffer circuit 203 is an example of a third buffer circuit
  • the buffer circuit 205 is an example of a fourth buffer circuit.
  • the delayed clock signal CKO2 corresponds to the delayed clock signal CKO in the first embodiment.
  • the adjustment clock signals CKO1 and CKO2 are examples of the first adjustment clock signal and the second adjustment clock signal.
  • the adjusted circuit 220 includes flip-flop circuits 221 and 223 and comparison circuits 226 and 227 in addition to the configuration of the adjusted circuit 120.
  • the flip-flop circuit 221 holds the input data signal DIN using the adjustment clock signal CKO1 as a clock signal. Further, the flip-flop circuit 221 outputs the held data as a signal D221.
  • the flip-flop circuit 121 holds the input data signal DIN using the delayed clock signal CKO2 as a clock signal. Further, the flip-flop circuit 121 outputs the held data as a signal D121.
  • the flip-flop circuit 223 holds the input data signal DIN using the adjustment clock signal CKO3 as a clock signal. Further, the flip-flop circuit 223 outputs the held data as a signal D223.
  • the comparison circuits 122, 226 and 227 are exclusive OR circuits.
  • the comparison circuit 122 compares the signal D121 output from the flip-flop circuit 121 with the expected value signal DREF, and outputs the comparison result as the signal D122.
  • the signal D122 corresponds to the comparison result signal CMP in the first embodiment.
  • the comparison circuit 226 determines whether or not the signal D121 output from the flip-flop circuit 121 matches the signal D221 output from the flip-flop circuit 221, and generates a signal D226 indicating the determination result.
  • the comparison circuit 227 determines whether or not the signal D121 output from the flip-flop circuit 121 matches the signal D223 output from the flip-flop circuit 223, and generates a signal D227 indicating the determination result.
  • the flip-flop circuit 121 is an example of a first flip-flop circuit
  • the flip-flop circuit 221 is an example of a second flip-flop circuit
  • the flip-flop circuit 223 is an example of a third flip-flop circuit.
  • the comparison circuit 122 is an example of a first comparison circuit
  • the comparison circuit 226 is an example of a second comparison circuit
  • the comparison circuit 227 is an example of a third comparison circuit.
  • the operation flow of the initial sequence is the same as that in the first embodiment, but the following points are different from those in the first embodiment.
  • the second control circuit 240 matches the data held in the flip-flop circuit 121 with the expected value signal DREF and holds it in the flip-flop circuits 121, 221 and 223.
  • the capacity values of the load capacities 211 to 215 are set so that all of the data that have been made coincide with each other.
  • the second control circuit 240 sets the capacitance values of the load capacitors 211 to 215 so that the data held in the flip-flop circuits 121, 221 and 223 matches the expected value signal DREF.
  • the adjustment clock signals CKO1 and COK3 are adjusted as shown in FIG.
  • the delay circuit 200 uses the comparison circuits 226 and 227 to dynamically adjust the delay amount so that the input data signal DIN can be received normally.
  • the flip-flop circuits 221 and 223 are configured to receive data at a clock phase of a certain difference from the flip-flop circuit 121 that receives the original input data signal DIN. That is, if the data held in the flip-flop circuits 221 and 223 is the same as the data held in the flip-flop circuit 121, the data is in a sufficient margin.
  • the comparison circuit 226 transmits to the second control circuit 240 a signal D226 indicating that the data held in the flip-flop circuit 121 and the flip-flop circuit 221 do not match. Then, the second control circuit 240 delays the phases of the delayed clock signal CKO2 and the adjustment clock signals CKO1 and CKO3. That is, the second control circuit 240 increases the delay amount of the delay unit 250 by increasing the capacitance values of the load capacitors 211 to 215. Accordingly, the delay circuit 200 can adjust the delay amount following the change in the phase difference between the input data signal DIN and the input clock signal CKI.
  • the flip-flop circuit 223 receives data shifted by one clock cycle as shown in FIG.
  • the comparison circuit 227 transmits a signal D227 indicating that the data held in the flip-flop circuit 121 and the flip-flop circuit 223 do not match to the second control circuit 240.
  • the second control circuit 240 advances the phases of the delayed clock signal CKO2 and the adjustment clock signals CKO1 and CKO3. That is, the second control circuit 240 reduces the delay amount of the delay unit 250 by reducing the capacitance values of the load capacitors 211 to 215.
  • the phase difference between the delayed clock signal CKO2 and the adjustment clock signals CKO1 and CKO3 is controlled by the buffer circuits 204 and 205 and the load capacitors 214 and 215.
  • the first control circuit 130 also controls this phase difference according to the operating frequency of the input clock signal CKI. Specifically, when the operating frequency is the first frequency f1 (high speed mode), the first control circuit 130 increases the current drive capability of the buffer circuits 201 to 205. That is, the phase difference is small. Further, when the operating frequency is the second frequency f2 (low speed mode), the first control circuit 130 reduces the current drive capability of the buffer circuits 201 to 205. That is, the phase difference is increased.
  • the flip-flop circuit 121 that receives the original input data signal DIN may also malfunction.
  • the frequency is low and control is performed in a narrow range, feedback control occurs with a little jitter.
  • the toggle rate between the comparison circuits 226 and 227 and the second control circuit 240 increases, resulting in an increase in power consumption.
  • the buffer circuits 204 and 205 and the load capacitors 214 and 215, which are mechanisms for dynamically adjusting the phase, are replaced with the buffer circuits 201 to 203 and the load capacitors 211 to 213, which are mechanisms for adjusting the overall delay amount. You may control independently.
  • the comparison circuits 122, 226, and 227 are exclusive OR circuits, but other circuits may be used for the comparison circuits 122, 226, and 227.
  • the comparison circuits 122, 226, and 227 may be analog comparator circuits such as operational amplifiers.
  • the delay circuit 200 uses the comparison circuits 122, 226 and 227 to compare the data held in the flip-flop circuits 121, 221 and 223 with the expected value signal DREF.
  • the following method may be used.
  • the delay circuit 200 detects the phase relationship between the data change of the input data signal DIN and the rising edge of the input clock signal CKI (delayed clock signal CKO2). Then, the delay circuit 200 may be controlled based on the detected phase relationship so that the rising edge of the delayed clock signal CKO2 is positioned at the center of the eye pattern of the input data signal DIN.
  • a method for detecting the phase relationship between the data change of the input data signal DIN and the rising edge of the delayed clock signal CKO2 for example, a method using a metastable period of a flip-flop circuit can be considered.
  • the data change of the input data signal DIN changes with respect to the rising edge of the delayed clock signal CKO2 in a state that causes a setup error which is a constraint of the flip-flop, the data is correctly held, but the flip-flop circuit There is a phenomenon that the output slew of becomes large. By detecting this phenomenon with the slew detection circuit, it is possible to detect the phase relationship between the data change of the input data signal DIN and the rising edge of the delayed clock signal CKO2.
  • FIG. 17 is a diagram illustrating a configuration of the transmission / reception circuit 300 according to the third embodiment.
  • a transmission / reception circuit 300 illustrated in FIG. 17 includes a reception circuit 400 and a transmission circuit 500.
  • the receiving circuit 400 includes the delay circuit 100 described above. Note that FIG. 17 shows a case where there are two buffer circuits 101 and 102 and load capacitors 111 and 112 included in the delay unit 150, but the number of buffer circuits and load capacitors is arbitrary. In FIG. 17, the operation mode signal MODER is input as the operation mode signal MODE shown in FIG.
  • the transmission circuit 500 transmits the input data signal DIN and the input clock signal CKI to the reception circuit 400.
  • the transmission circuit 500 includes a flip-flop circuit 520, a first control circuit 530, a second control circuit 540, and a delay unit 550.
  • the flip-flop circuit 520 holds the transmission data signal DI using the transmission clock signal CK.
  • the flip-flop circuit 520 outputs the held data as the output signal D520.
  • the transmission data signal DI is input to the flip-flop circuit 520 as the data input signal
  • the transmission clock signal CK is input as the clock input signal.
  • Delay unit 550 generates delayed data signal D550 by delaying output signal D520 output from flip-flop circuit 520.
  • the delay unit 550 includes buffer circuits 501 and 502 and load capacitors 511 and 512.
  • the number of buffer circuits and load capacitors may be arbitrary.
  • the configuration of the delay unit 550 is the same as that of the delay unit 150.
  • the output buffer circuit 551 transmits the delayed data signal D550 to the receiving circuit 400 as the input data signal DIN.
  • the output buffer circuit 552 transmits the transmission clock signal CK to the reception circuit 400 as the input clock signal CKI.
  • the delay unit 150 is an example of a first delay unit
  • the delay unit 550 is an example of a second delay unit.
  • the buffer circuits 101 and 102 are an example of a first buffer circuit
  • the buffer circuits 501 and 502 are an example of a second buffer circuit.
  • the load capacities 111 and 112 are examples of first load capacities
  • the load capacities 511 and 512 are examples of second load capacities.
  • the first control circuit 530 is an example of a third control circuit.
  • the first control circuit 530 generates control signals E501 and E502 for adjusting the current drive capability of the buffer circuits 501 and 502 based on the operation mode signal MODET.
  • the second control circuit 540 generates control signals E511 and E512 for adjusting the capacitance values of the load capacitors 511 and 512.
  • the operation mode signal MODET is a signal indicating the operation mode (high speed mode and low speed mode) of the transmission circuit 500. In other words, the operation mode signal MODET is a signal indicating whether the frequency of the transmission clock signal CK (input clock signal CKI) is the first frequency or the second frequency.
  • the functions of the first control circuit 530 and the second control circuit 540 are the same as those of the first control circuit 130 and the second control circuit 540. That is, like the first control circuit 130, the first control circuit 530 is configured to output currents of the buffer circuits 501 and 502 when the operation mode signal MODET indicates the high speed mode, that is, when the input clock signal CKI has the first frequency f1. The driving ability is set to the first value. The first control circuit 530 also sets the current drive capability of the buffer circuits 501 and 502 from the first value when the operation mode signal MODET indicates the low speed mode, that is, when the input clock signal CKI is the second frequency f2. Set to a small second value.
  • the reason why the delay unit 550 is provided at the subsequent stage of the flip-flop circuit 520 is as follows.
  • the transmission clock signal CK is transferred by making the delay time of the data signal and the clock signal the same and transferring them in the same cycle. It is possible to cancel the influence of random variations. Therefore, it is desirable to provide a delay unit 550 in the subsequent stage of the flip-flop circuit 520 in order to align the delay time.
  • the second control circuit 540 basically sets the capacitance values of the load capacitors 511 and 512 to certain values. The reason is that when the phase is adjusted by the second control circuit 540 independently when the phase is adjusted by the second control circuit 140 included in the reception circuit 400, the phase adjustment by the reception circuit 400 is difficult. Because.
  • the transmission circuit 500 and the reception circuit 400 may be individual LSIs or may be included in one LSI.
  • the transmission / reception circuit 300 may use the delay circuit 200 described in the second embodiment.
  • the delay circuit and the transmission / reception circuit according to the embodiment of the present disclosure have been described above, but the present disclosure is not limited to this embodiment.
  • the present disclosure may be realized as a reception circuit including the delay circuit.
  • each processing unit included in the delay circuit and the transmission / reception circuit according to the above embodiment is typically realized as an LSI which is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • MOS transistor an example using a MOS transistor is shown, but another transistor such as a bipolar transistor may be used.
  • the circuit configuration shown in the circuit diagram is an example, and the present disclosure is not limited to the circuit configuration. That is, similar to the circuit configuration described above, a circuit that can realize the characteristic function of the present disclosure is also included in the present disclosure.
  • the present disclosure also includes a device in which an element such as a switching element (transistor), a resistor element, or a capacitor element is connected in series or in parallel to a certain element within a range in which a function similar to the circuit configuration described above can be realized. It is.
  • the term “connected” in the above embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals ( Node) is connected through an element.
  • This disclosure can be applied to delay circuits and transmission / reception circuits.
  • the present disclosure is useful for an input / output interface circuit for transmitting data between chips.
  • 100, 100A, 100B, 200 Delay circuit 101, 102, 103, 104, 105, 201, 202, 203, 204, 205, 501, 502 Buffer circuit 111, 112, 113, 114, 115, 211, 212, 213, 214, 215, 511, 512 Load capacity 120, 220 Adjusted circuit 121, 221, 223, 520 Flip-flop circuit 122, 226, 227 Comparison circuit 130, 130A, 130B, 530 First control circuit 140, 240, 540 Second Control circuit 150, 250, 550 Delay unit 160a, 160b, 160c Tri-state inverter 161a, 161b, 161c Analog switch 300 Transmitter / receiver circuit 400 Receiver circuit 500 Transmitter circuit 551, 552 Output buffer circuit C111a, C 11b, C111c Capacitance element CK Transmission clock signal CKI Input clock signal CKO, CKO2 Delayed clock signal CKO1, CKO3 Adjustment clock signal CMP Comparison result signal DI

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Abstract

　遅延回路（１００）は、第１の制御信号（Ｅ１０１～Ｅ１０５）を出力する第１制御回路（１３０）と、第２の制御信号（Ｅ１１１～Ｅ１１５）を出力する第２制御回路（１４０）と、互いに直列に接続されており、各々の電流駆動能力を第１の制御信号（Ｅ１０１～Ｅ１０５）によって変更可能な複数のバッファ回路（１０１～１０５）と、バッファ回路（１０１～１０５）の出力端子の各々に接続されており、各々の容量値を第２の制御信号（Ｅ１１１～Ｅ１１５）によって変更可能な複数の負荷容量（１１１～１１５）とを備える。

Description

遅延回路
　本開示は、遅延回路に関し、特に、クロック信号を遅延させる遅延回路に関する。
　従来、送信ＬＳＩ側のコア（回路）から受信ＬＳＩ側のコア（回路）へデータ信号を伝送する場合、送信側コア及び受信側コアの両方に、同一のソースポイントからクロック信号を分配する。これにより、送信側コア及び受信側コアのフリップフロップ（以下、ＦＦ）を同期させて動作させている。このような動作方式で、数ＧＨｚ以上の高速なクロック周波数にて動作させる場合、高精度に遅延調整を行わなければ、正確にデータ信号を伝送することができないという課題がある。具体的には、受信側コアのＦＦに入力されるクロック信号を、受信側コアのＦＦに入力されるデータ信号のアイパターンの中心付近にて変化するように遅延調整を行う必要がある。
　この課題に対し、高精度に遅延調整をおこなう半導体集積回路が知られている（例えば、特許文献１の図１を参照）。この半導体集積回路は、受信側のクロックバッファの出力端子にパススイッチを介して負荷容量が接続された回路を有し、この回路により、デジタル的に遅延量を変更する。これにより、当該半導体集積回路は、入力信号の遅延時間の微調整を行うことができる。さらに、当該半導体集積回路は、デジタル信号にてゲート段数を調整可能な回路を備える。この回路により、当該半導体集積回路は、入力信号の遅延時間の粗調整を行うことができる。
特開２００４－３２７５９号公報
　しかし、上記特許文献１に開示された従来の技術では、転送レートが数百ＫＨｚから数ＧＨｚといった広範囲に及ぶ場合、遅延を調整するための回路が大きくなってしまうという課題が存在する。
　例えば、送信ＬＳＩ側から受信ＬＳＩ側への転送要求がなく、処理要求をチェックするときなどは、低消費電力化するため、数百ＫＨｚの転送レートで転送を行うことが想定される。この場合には、数μｓｅｃの範囲の位相調整を行う必要がある。よって、上記特許文献１ではゲート遅延で遅延を生成している粗調整回路のゲート段数が増加し、その結果、ＬＳＩの面積が増大してしまう。
　そこで、本開示は、広い範囲で周波数が変化するクロック信号に対して遅延調整を行えるとともに、回路面積の増加を抑制できる遅延回路を提供することを目的とする。
　上記目的を達成するために、本開示の一態様に係る遅延回路は、入力クロック信号を遅延させることにより遅延クロック信号を生成する第１遅延部と、前記遅延クロック信号をクロック信号として用いる被調整回路と、前記第１遅延部の遅延量を制御する第１の制御信号を出力する第１制御回路と、前記第１遅延部の遅延量を制御する第２の制御信号を出力する第２制御回路とを備え、前記第１遅延部は、互いに直列に接続されており、各々の電流駆動能力を前記第１の制御信号によって変更可能な複数の第１バッファ回路と、前記第１バッファ回路の出力端子の各々に接続されており、各々の容量値を前記第２の制御信号によって変更可能な複数の第１負荷容量とを備える。
　この構成によれば、本開示の一態様に係る遅延回路は、例えば、入力クロック信号の周波数に応じて、バッファ回路の電流駆動能力を変更できる。これにより、当該遅延回路は、広い範囲で周波数が変化するクロック信号に対して遅延調整を行えるとともに、回路面積の増加を抑制できる。
　また、前記複数の第１バッファ回路の各々は、前記第１の制御信号によって制御されるトライステートインバータを複数個並列に備えてもよい。
　この構成によれば、本開示の一態様に係る遅延回路は、バッファ回路の電流駆動能力を容易に変更できる。
　また、前記複数の第１負荷容量の各々は、複数の容量素子と、前記複数の容量素子の各々に直列に接続され前記第２の制御信号によって制御される複数のスイッチとを備えてもよい。
　この構成によれば、本開示の一態様に係る遅延回路は、負荷容量の容量値を容易に変更できる。
　また、前記被調整回路は、前記遅延クロック信号を用いて入力データ信号を保持する第１フリップフロップ回路を備えてもよい。
　また、前記被調整回路は、さらに、第１比較回路を備え、前記第２制御回路は、前記第１比較回路の出力を用いて、前記複数の第１負荷容量の容量値を設定してもよい。
　この構成によれば、本開示の一態様に係る遅延回路は、負荷容量の容量値を用いて、遅延量を調整できる。
　また、前記第１遅延部は、前記複数の第１バッファ回路のうちの一つである第２バッファ回路の出力信号を前記遅延クロック信号として出力し、前記第２バッファ回路より前段の第３バッファ回路の出力信号を第１調整用クロック信号として出力し、前記第２バッファ回路より後段の第４バッファ回路の出力信号を第２調整用クロック信号として出力し、前記被調整回路は、さらに、前記第１調整用クロック信号をクロック信号として用いて、前記入力データ信号を保持する第２フリップフロップ回路と、前記第２調整用クロック信号をクロック信号として用いて、前記入力データ信号を保持する第３フリップフロップ回路と、前記第１フリップフロップ回路に保持されたデータと、前記第２フリップフロップ回路に保持されたデータとが入力される第２比較回路と、前記第１フリップフロップ回路に保持されたデータと、前記第３フリップフロップ回路に保持されたデータとが入力される第３比較回路とを備え、前記第２制御回路には、前記第２比較回路及び前記第３比較回路の出力データが入力され、前記第２制御回路は、前記複数の第１負荷容量の容量値を制御する信号を出力してもよい。
　この構成によれば、本開示の一態様に係る遅延回路は、動作中に遅延量が変化した場合でも、動的に遅延量を再調整できる。
　なお、本開示は、このような遅延回路として実現できるだけでなく、遅延回路に含まれる特徴的な手段をステップとする遅延方法として実現できる。また、本開示は、このような遅延回路を備える受信回路として実現してもよいし、このような受信回路と送信回路とを備える送受信回路として実現してもよい。
　さらに、本開示は、このような遅延回路の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
　本開示は、広い範囲で周波数が変化するクロック信号に対して遅延調整を行えるとともに、回路面積の増加を抑制できる遅延回路を提供できる。
図１は、実施の形態１に係る遅延回路の構成を示す図である。 図２は、実施の形態１に係るバッファ回路及び負荷容量の回路図である。 図３は、実施の形態１に係る被調整回路の構成を示す図である。 図４は、実施の形態１に係る遅延回路による遅延調整動作のフローチャートである。 図５は、実施の形態１に係る遅延調整動作における信号波形を示す図である。 図６は、実施の形態１に係る遅延調整動作における信号波形を示す図である。 図７は、実施の形態１に係る容量値の調整パターンを示す図である。 図８は、実施の形態１に係るバッファ回路の変形例の回路図である。 図９は、実施の形態１に係るバッファ回路の変形例の回路図である。 図１０は、実施の形態１に係るバッファ回路の変形例の回路図である。 図１１は、実施の形態１に係る遅延回路の変形例の構成を示す図である。 図１２は、実施の形態１に係る遅延回路の変形例の構成を示す図である。 図１３は、実施の形態２に係る遅延回路の構成を示す図である。 図１４は、実施の形態２に係る遅延クロック信号及び入力データ信号の信号波形を示す図である。 図１５は、実施の形態２に係る遅延クロック信号及び入力データ信号の信号波形を示す図である。 図１６は、実施の形態２に係る遅延クロック信号及び入力データ信号の信号波形を示す図である。 図１７は、実施の形態３に係る送受信回路の構成を示す図である。
　以下、本開示に係る遅延回路の実施の形態を図面に基づいて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、請求の範囲を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　実施の形態１に係る遅延回路は、バッファ回路の電流駆動能力を変更することで、遅延量を粗く調整し、負荷容量の容量値を変更することで遅延量を細かく調整する。これにより、実施の形態１に係る遅延回路は、広い範囲で周波数が変化するクロック信号に対して遅延調整を行えるとともに、回路面積の増加を抑制できる。
　図１は、実施の形態１に係る遅延回路１００の構成を示す図である。図１に示す遅延回路１００は、入力クロック信号ＣＫＩが入力されるクロック入力端子と、動作モード信号ＭＯＤＥが入力される動作モード入力端子と、入力データ信号ＤＩＮが入力されるデータ入力端子と、モード信号ＭＯＤＥＡが入力されるモード入力端子とを備えている。
　入力クロック信号ＣＫＩは、第１周波数ｆ１、又は、第２周波数ｆ２のクロック信号である。具体的には、高速モード時には、入力クロック信号ＣＫＩの周波数は、第１周波数ｆ１であり、低速モード時には、入力クロック信号ＣＫＩの周波数は第２周波数ｆ２である。
　なお、本実施の形態におけるクロック信号とは、一定の周期で連続的に入力されるクロック信号に限らず、間欠的に入力されるクロック信号も含む。また、クロック信号のデューティ比は、５０対５０に限らず、任意の比率でよい。
　動作モード信号ＭＯＤＥは、現在の動作モードが高速モードであるか、低速モードであるかを示す。
　モード信号ＭＯＤＥＡは、現在の動作モードが初期シーケンスであるか否かを示す。
　また、遅延回路１００は、被調整回路１２０と、第１制御回路１３０と、第２制御回路１４０と、遅延部１５０とを備えている。
　遅延部１５０は、入力クロック信号ＣＫＩを遅延させることにより遅延クロック信号ＣＫＯを生成する。この遅延部１５０は、バッファ回路１０１、１０２、１０３、１０４及び１０５と、負荷容量１１１、１１２、１１３、１１４及び１１５とを備える。なお、バッファ回路及び負荷容量の個数は任意でよい。
　バッファ回路１０１～１０５は、互いに直列に接続されている。具体的には、入力クロック信号ＣＫＩがバッファ回路１０１に入力される。バッファ回路１０１は、バッファ回路１０２に信号を伝播し、この信号は、順次バッファ回路１０３、１０４及び１０５と伝播する。バッファ回路１０５は、被調整回路１２０に遅延クロック信号ＣＫＯを伝播する。また、バッファ回路１０１～１０５の各々は、電流駆動能力を変更可能である。
　負荷容量１１１、１１２、１１３、１１４及び１１５の各々は、バッファ回路１０１、１０２、１０３、１０４及び１０５の各々の出力端子に接続されている。負荷容量１１１～１１５の各々は、容量値を変更可能である。
　被調整回路１２０は、遅延クロック信号ＣＫＯをクロック信号として用いて入力信号を処理する。具体的には、被調整回路１２０は、入力データ信号ＤＩＮを、遅延クロック信号ＣＫＯの変化のタイミング（立ち上がり又は立下りエッジ）で保持する。
　第１制御回路１３０及び第２制御回路１４０は、遅延部１５０の遅延量を制御する。
　第１制御回路１３０は、バッファ回路１０１～１０５の電流駆動能力を制御することで、遅延部１５０の遅延量を制御する。具体的には、第１制御回路１３０は、動作モード信号ＭＯＤＥが高速モードを示す場合、つまり、入力クロック信号ＣＫＩが第１周波数ｆ１の場合、バッファ回路１０１～１０５の電流駆動能力を第１の値に設定する。また、第１制御回路１３０は、動作モード信号ＭＯＤＥが低速モードを示す場合、つまり、入力クロック信号ＣＫＩが第２周波数ｆ２の場合、バッファ回路１０１～１０５の電流駆動能力を上記第１の値より小さい第２の値に設定する。また、第１制御回路１３０は、バッファ回路１０１、１０２、１０３、１０４及び１０５の各々に、対応するバッファ回路の電流駆動能力を制御するための制御信号Ｅ１０１、Ｅ１０２、Ｅ１０３、Ｅ１０４及びＥ１０５を出力する。
　第２制御回路１４０は、第１制御回路１３０によりバッファ回路１０１～１０５の電流駆動能力が設定された状態で、被調整回路１２０が遅延クロック信号ＣＫＯとデータ信号ＤＩＮとのタイミングで定められる正常動作をするように、負荷容量１１１～１１５の容量値を設定する。また、第２制御回路１４０は、負荷容量１１１、１１２、１１３、１１４及び１１５の各々に、対応する負荷容量の容量値を制御するための制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５を出力する。
　以下、バッファ回路１０１～１０５及び負荷容量１１１～１１５の回路構成を説明する。なお、バッファ回路１０１～１０５の構成は同一であり、負荷容量１１１～１１５の構成は同一なので、バッファ回路１０１及び負荷容量１１１の構成を例に説明する。
　図２は、バッファ回路１０１及び負荷容量１１１の一例を示す回路図である。
　図２に示すように、バッファ回路１０１は、互いに並列に接続された３個のトライステートインバータ１６０ａ、１６０ｂ及び１６０ｃを含む。そして、バッファ回路１０１は、３個のトライステートインバータ１６０ａ～１６０ｃのうち動作させるトライステートインバータの数を切り替えることで、当該バッファ回路１０１の電流駆動能力を変更する。
　具体的には、バッファ回路１０１は、入力端子ＩＮと、出力端子ＯＵＴと、ＰチャネルトランジスタＰ１０１ａ、Ｐ１０２ａ、Ｐ１０１ｂ、Ｐ１０２ｂ、Ｐ１０１ｃ及びＰ１０２ｃと、ＮチャネルトランジスタＮ１０１ａ、Ｎ１０２ａ、Ｎ１０１ｂ、Ｎ１０２ｂ、Ｎ１０１ｃ及びＮ１０２ｃと、インバータ回路ＩＮＶ１０１ａ、ＩＮＶ１０１ｂ及びＩＮＶ１０１ｃとを備えている。また、バッファ回路１０１には、制御信号Ｅ１０１（Ｅ１０１ａ、Ｅ１０１ｂ、Ｅ１０１ｃ）と、電源電圧ＶＤＤと、接地電位ＶＳＳとが供給される。
　入力端子ＩＮは、ＰチャネルトランジスタＰ１０２ａ、Ｐ１０２ｂ及びＰ１０２ｃのゲートと、ＮチャネルトランジスタＮ１０２ａ、Ｎ１０２ｂ及びＮ１０２ｃのゲートとに接続されている。制御信号Ｅ１０１ａ、Ｅ１０１ｂ及びＥ１０１ｃの各々は、インバータ回路ＩＮＶ１０１ａ、ＩＮＶ１０１ｂ及びＩＮＶ１０１ｃの各々の入力端子と、ＮチャネルトランジスタＮ１０１ａ、Ｎ１０１ｂ及びＮ１０１ｃの各々のゲートに供給される。
　ＰチャネルトランジスタＰ１０２ａ、Ｐ１０２ｂ及びＰ１０２ｃの各々のソースは、ＰチャネルトランジスタＰ１０１ａ、Ｐ１０１ｂ及びＰ１０１ｃの各々のドレインに接続されている。ＮチャネルトランジスタＮ１０２ａ、Ｎ１０２ｂ及びＮ１０２ｃの各々のソースは、ＮチャネルトランジスタＮ１０１ａ、Ｎ１０１ｂ、Ｎ１０１ｃの各々のドレインに接続されている。
　ＰチャネルトランジスタＰ１０１ａ、Ｐ１０１ｂ及びＰ１０１ｃのソースには、電源電圧ＶＤＤが供給される。ＮチャネルトランジスタＮ１０１ａ、Ｎ１０１ｂ及びＮ１０１ｃのソースには、接地電位ＶＳＳが供給される。
　インバータ回路ＩＮＶ１０１ａ、ＩＮＶ１０１ｂ及びＩＮＶ１０１ｃの各々の出力端子は、ＰチャネルトランジスタＰ１０１ａ、Ｐ１０１ｂ及びＰ１０１ｃの各々のゲートに接続されている。出力端子ＯＵＴは、ＰチャネルトランジスタＰ１０２ａ、Ｐ１０２ｂ及びＰ１０２ｃのドレインと、ＮチャネルトランジスタＮ１０２ａ、Ｎ１０２ｂ及びＮ１０２ｃのドレインとに接続されている。
　なお、ここでは、３段階に電流駆動能力を変更可能な構成を示しているが、２段階以上に電流駆動能力を変更可能な構成であればよい。つまり、並列に接続されるトライステートインバータの数は、複数であればよく任意の数でよい。また、複数のトライステートインバータのうち一つを通常のインバータに置き換えてもよい。
　負荷容量１１１は、出力端子ＯＵＴと、アナログスイッチ１６１ａ、１６１ｂ及び１６１ｃと、容量素子Ｃ１１１ａ、Ｃ１１１ｂ、Ｃ１１１ｃとを備えている。また、負荷容量１１１には、制御信号Ｅ１１１（Ｅ１１１ａ、Ｅ１１１ｂ、Ｅ１１１ｃ）と接地電位ＶＳＳとが供給される。
　アナログスイッチ１６１ａ～１６１ｃは、容量素子Ｃ１１１ａ～Ｃ１１１ｃの各々に直列に接続されている。
　負荷容量１１１は、複数のアナログスイッチのうちオン状態にするアナログスイッチの数を切り替えることで、当該負荷容量１１１の容量値を変更する。
　アナログスイッチ１６１ａは、インバータ回路ＩＮＶ１１１ａと、ＰチャネルトランジスタＰ１１１ａと、ＮチャネルトランジスタＮ１１１ａとを備えている。アナログスイッチ１６１ｂは、インバータ回路ＩＮＶ１１１ｂと、ＰチャネルトランジスタＰ１１１ｂと、ＮチャネルトランジスタＮ１１１ｂとを備えている。アナログスイッチ１６１ｃは、インバータ回路ＩＮＶ１１１ｃと、ＰチャネルトランジスタＰ１１１ｃと、ＮチャネルトランジスタＮ１１１ｃとを備えている。
　具体的には、出力端子ＯＵＴは、ＰチャネルトランジスタＰ１１１ａ、Ｐ１１１ｂ及びＰ１１１ｃのソースと、ＮチャネルトランジスタＮ１１１ａ、Ｎ１１１ｂ及びＮ１１１ｃのドレインとに接続されている。
　容量素子Ｃ１１１ａ、Ｃ１１１ｂ及びＣ１１１ｃの一方の端子には、接地電位ＶＳＳが供給される。容量素子Ｃ１１１ａの他方の端子は、ＰチャネルトランジスタＰ１１１ａのドレイン及びＮチャネルトランジスタＮ１１１ａのソースに接続されている。容量素子Ｃ１１１ｂの他方の端子は、ＰチャネルトランジスタＰ１１１ｂのドレイン及びＮチャネルトランジスタＮ１１１ｂのソースに接続されている。容量素子Ｃ１１１ｃの他方の端子は、ＰチャネルトランジスタＰ１１１ｃのドレイン及びＮチャネルトランジスタＮ１１１ｃのソースに接続されている。
　制御信号Ｅ１１１ａ、Ｅ１１１ｂ及びＥ１１１ｃの各々は、インバータ回路ＩＮＶ１１１ａ、ＩＮＶ１１１ｂ及びＩＮＶ１１１ｃの各々の入力端子と、ＮチャネルトランジスタＮ１１１ａ、Ｎ１１１ｂ及びＮ１１１ｃの各々のゲートとにそれぞれ供給される。インバータ回路ＩＮＶ１１１ａ、ＩＮＶ１１１ｂ及びＩＮＶ１１１ｃの各々の出力端子は、ＰチャネルトランジスタＰ１１１ａ、Ｐ１１１ｂ及びＰ１１１ｃの各々のゲートに接続されている。
　なお、ここでは、４段階（アナログスイッチを全てＯＦＦ、１つオン、２つオン、３つオン）に容量値を変更可能な構成を示しているが、２段階以上に容量値を変更可能な構成であればよい。つまり、アナログスイッチと容量素子との組は、１組以上であればよい。
　また、ここでは、制御信号Ｅ１０１及びＥ１１１を各々３ビットの信号としているが、電流駆動能力及び容量値を切り替える段数に応じて、そのビット数は変化する。例えば、２段階で切り替える場合には、制御信号Ｅ１０１及びＥ１１１は各々１ビットであってもよい。
　また、ここでは、複数のバッファ回路１０１～１０５にそれぞれ異なる制御信号Ｅ１０１～Ｅ１０５が供給されているが同一の制御信号が供給されてもよい。同様に、複数の負荷容量１１１～１１５に同一の制御信号が供給されてもよい。
　以下、被調整回路１２０の構成を説明する。図３は、被調整回路１２０の一例を示す図である。
　被調整回路１２０は、フリップフロップ回路１２１と、比較回路１２２とを備えている。
　フリップフロップ回路１２１は、遅延クロック信号ＣＫＯを用いて入力データ信号ＤＩＮを保持する。具体的には、フリップフロップ回路１２１のデータ入力端子には入力データ信号ＤＩＮが供給され、クロック入力端子には遅延クロック信号ＣＫＯが供給される。本実施の形態では、フリップフロップ回路１２１はクロック信号の立ち上がりエッジでデータを更新するものとする。
　比較回路１２２は、フリップフロップ回路１２１に保持されたデータが期待値と一致するか否かを判定する。具体的には、比較回路１２２は、上記期待値を示す期待値信号ＤＲＥＦと、フリップフロップ回路１２１に保持されるデータとが一致するか否かを判定し、判定結果を示す比較結果信号ＣＭＰを出力する。
　なお、ここでは、被調整回路１２０が一つのフリップフロップ回路１２１を備えている例を示すが、被調整回路１２０は複数のフリップフロップ回路１２１を備えてもよい。
　例えば、入力データ信号ＤＩＮがシリアルデータであり、被調整回路１２０は、当該シリアルデータを保持するためのシフトレジスタを備えてもよい。また、入力データ信号ＤＩＮが複数ビットのパラレルデータであり、被調整回路１２０は、当該パラレルデータを保持するための複数のフリップフロップ回路を備えてもよい。このような場合、期待値信号ＤＲＥＦは、当該複数のフリップフロップ回路に保持される複数ビットのデータを示す。そして、比較回路１２２は、複数のフリップフロップ回路に含まれる複数ビットのデータと、期待値信号ＤＲＥＦで示される複数ビットのデータとの比較を行う。
　さらに、被調整回路１２０は、データをラッチする回路に限定されず、フリップフロップ回路を含む回路であれば任意の回路でよい。
　次に、本実施の形態に係る遅延回路１００の動作を説明する。
　まず、通常動作の開始前に遅延回路１００は初期化シーケンス（遅延調整動作）を行う。この初期化シーケンスにおいて、遅延回路１００は、遅延部１５０の遅延量を調整する。
　図４は、遅延回路１００による遅延調整動作のフローチャートである。
　この初期化シーケンスにおいて、期待値信号ＤＲＥＦとして固定のデータ列が入力され、入力データ信号ＤＩＮとして期待値信号ＤＲＥＦと同じ固定のデータ列が入力される。また、ここでは、想定される動作周波数を第１周波数ｆ１と第２周波数ｆ２との２種類とする。なお、想定される動作周波数（動作モード）は、３種類以上であってもよい。
　この場合、まず、遅延回路１００に、第１周波数ｆ１の入力クロック信号ＣＫＩと、高速モードを示す動作モード信号ＭＯＤＥとが入力される。
　第１制御回路１３０は、動作モード信号ＭＯＤＥを参照して、動作モードを判定する（Ｓ１０１）。この場合、動作モード信号ＭＯＤＥにより高速モードが示されているので（Ｓ１０１で高速モード）、第１制御回路１３０は、バッファ回路１０１～１０５の電流駆動能力を第１の値（高電流駆動能力）に設定する（Ｓ１０２）。
　具体的に波、第１制御回路１３０は、制御信号Ｅ１０１～Ｅ１０５を用いて、入力クロック信号ＣＫＩが正常に伝達するようバッファ回路１０１～１０５の電流駆動能力を調整する。
　また、このとき、モード信号ＭＯＤＥＡは、高速モード（動作周波数が第１周波数ｆ１）であることと、初期化シーケンス状態であることとを示している。
　第２制御回路１４０は、モード信号ＭＯＤＥＡが上記モードに遷移した旨を示したことを感知し、その一定のクロックサイクル後に、負荷容量１１１～１１５の容量値の調整を開始する（Ｓ１０３）。
　具体的には、第２制御回路１４０は、制御信号Ｅ１１１～Ｅ１１５を用いて入力クロック信号ＣＫＩの位相を変化させる。このとき、フリップフロップ回路１２１で入力データ信号ＤＩＮを正しく受信できていれば、比較回路１２２により、期待値信号ＤＲＥＦとフリップフロップ回路１２１に保持されているデータとが同じである旨の比較結果信号ＣＭＰが出力される。また、フリップフロップ回路１２１で入力データ信号ＤＩＮを正しく受信できていなければ、比較回路１２２により、期待値信号ＤＲＥＦとフリップフロップ回路１２１に保持されているデータとが一致しない旨の比較結果信号ＣＭＰが出力される。よって、第２制御回路１４０は、比較結果信号ＣＭＰを用いて、正常動作する制御信号Ｅ１１１～Ｅ１１５の範囲を検知できる。そして、第２制御回路１４０は、検知した正常動作する範囲の制御信号Ｅ１１１～Ｅ１１５のパターンを、高速モードの遅延調整結果として保持する。
　動作周波数ｆ１での初期化シーケンスが終了した後、動作周波数ｆ２でも同様の処理が繰り返される。具体的には、遅延回路１００に、第２周波数ｆ２の入力クロック信号ＣＫＩと、低速モードを示す動作モード信号ＭＯＤＥとが入力される。
　この場合、動作モード信号ＭＯＤＥにより低速モードが示されているので（Ｓ１０１で低速モード）、第１制御回路１３０は、バッファ回路１０１～１０５の電流駆動能力を第２の値（低電流駆動能力）に設定する（Ｓ１０４）。
　また、このとき、モード信号ＭＯＤＥＡは、低速モード（動作周波数が第２周波数ｆ２）であることと、初期化シーケンス状態であることとを示している。
　第２制御回路１４０は、モード信号ＭＯＤＥＡが上記モードに遷移した旨を示したことを感知し、その一定のクロックサイクル後に、負荷容量１１１～１１５の容量値の調整を行い、低速モードの遅延調整結果を保持する（Ｓ１０３）。
　また、動作周波数が変化するモードが３種類以上の場合には、このモードの個数だけ、上記初期化シーケンスが繰り返される。
　そして、通常動作時には、第１制御回路１３０は、初期化シーケンス時と同様に、動作モード信号により高速モードが示される場合には、バッファ回路１０１～１０５の電流駆動能力を第１の値（高電流駆動能力）に設定する。また、第１制御回路１３０は、動作モード信号により低速モードが示される場合には、バッファ回路１０１～１０５の電流駆動能力を第２の値（低電流駆動能力）に設定する。
　第２制御回路１４０は、モード信号により高速モードかつ通常動作が示される場合には、保持する高速モードの遅延調整結果に従い、負荷容量１１１～１１５の容量値を設定する。また、第２制御回路１４０は、モード信号により低速モードかつ通常動作が示される場合には、保持する低速モードの遅延調整結果に従い、負荷容量１１１～１１５の容量値を設定する。
　なお、ここでは、初期化シーケンスにおいて、高速モード及び低速モードの遅延調整を行う例を示したが、遅延調整を行うタイミングはこのタイミング以外であってもよい。例えば、高速モードの遅延調整は、高速モードの通常動作が行われる前のタイミングであれば任意のタイミングに行なってよい。また、低速モードの遅延調整は、低速モードの通常動作が行われる前のタイミングであれば任意のタイミングに行なってよい。
　以下、遅延調整動作について詳細に説明する。
　図５は、動作周波数が第１周波数ｆ１の場合の遅延クロック信号ＣＫＯの遅延調整時の信号波形を示す図である。なお、第１周波数ｆ１は、２ＧＨｚ～１０ＧＨｚ又は１ＧＨｚ～２０ＧＨｚである。また、図５には、入力データ信号ＤＩＮのアイパターンを示し、制御信号Ｅ１１１～１１５が６つの状態での遅延クロック信号ＣＫＯを示している。
　なお、以下では、負荷容量１１１～１１５の各々を対応するバッファ回路の出力端子に接続するか、接続しないかを切り替えることで負荷容量１１１～１１５の容量値を切り替える例を説明する。
　Ｃａｓｅ１では、制御信号Ｅ１１１～Ｅ１１５の全てがＯＦＦを示している。すなわち、Ｃａｓｅ１は、５個の負荷容量１１１～１１５の全てが出力端子から分離されている状態である。
　Ｃａｓｅ２では、制御信号Ｅ１１１のみがＯＮを示し、制御信号Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ２は、１個の負荷容量１１１がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ３では、制御信号Ｅ１１１及びＥ１１２がＯＮを示し、制御信号Ｅ１１３、Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ３は、２個の負荷容量１１１及び１１２がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ４では、制御信号Ｅ１１１、Ｅ１１２及びＥ１１３がＯＮを示し、制御信号Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ４は、３個の負荷容量１１１～１１３がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ５では、制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３及びＥ１１４がＯＮを示し、制御信号Ｅ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ５は、４個の負荷容量１１１～１１４がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ６では、制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５の全てがＯＮを示す。すなわち、Ｃａｓｅ６は、５個の負荷容量１１１～１１５の全てがバッファ回路１０１～１０５の出力端子に接続されている状態である。
　図５に示すように、Ｃａｓｅ１及びＣａｓｅ５及びＣａｓｅ６では、アイパターンの不確定な部分に遅延クロック信号ＣＫＯの立ち上がりエッジが位置しているため、正常に動作しない場合が発生する。そのため、第２制御回路１４０は、制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５を用いて、Ｃａｓｅ２、Ｃａｓｅ３及びＣａｓｅ４のいずれかになるように容量値を設定する。
　図６は、高速モード及び低速モードにおける遅延クロック信号ＣＫＯの遅延調整時の信号波形を示す図である。なお、第２周波数ｆ２は、第１周波数ｆ１より低い周波数である。好ましくは、第２周波数ｆ２は第１周波数ｆ１の半分以下の周波数である。例えば、第２周波数ｆ２は、数ＫＨｚ（例えば１ｋＨｚ）までの周波数である。なお、ここでは第１周波数ｆ１は、第２周波数ｆ２に比べ約３倍早い周波数とする。
　図６は、動作周波数が第１周波数ｆ１の場合の入力データ信号ＤＩＮのアイパターンと、その場合の制御信号Ｅ１１１が２つの状態での遅延クロック信号ＣＫＯとを示す。さらに、図６は、動作周波数が第２周波数ｆ２での入力データ信号ＤＩＮのアイパターンと、その場合の制御信号Ｅ１１１が４つの状態での遅延クロック信号ＣＫＯを示す。
　ここで、高速インターフェースでは、要求される転送レートが切り替わる場合が存在する。例えば、あるモード時において入力クロック信号ＣＫＩが第１周波数ｆ１となり、異なるモード時に第２周波数ｆ２となるような場合が考えられる。そして、第２周波数ｆ２の場合にも、第１周波数ｆ１と同じバッファ回路の電流駆動能力で位相調整を行う場合には、バッファ回路及び負荷容量を多数搭載する必要がある。これに対して、本実施の形態に係る遅延回路１００では、動作周波数に応じてバッファ回路１０１～１０５の電流駆動能力を切り替える。
　例えば、図６に示す例では、遅延回路１００は、Ｃａｓｅ１ａ、Ｃａｓｅ２ａ、Ｃａｓｅ３ａ、Ｃａｓｅ４ａのように遅延量を制御する。なお、Ｃａｓｅ１及びＣａｓｅ２は図５に示すＣａｓｅ１及びＣａｓｅ２の場合と同様である。また、Ｃａｓｅ１ａ、Ｃａｓｅ２ａ、Ｃａｓｅ３ａ及びＣａｓｅ４ａも図５に示すＣａｓｅ１、Ｃａｓｅ２、Ｃａｓｅ３及びＣａｓｅ４と同様である。
　具体的にはＣａｓｅ１ａでは、制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５が全てＯＦＦを示す。すなわち、全ての負荷容量１１１～１１５をバッファ回路１０１～１０５の出力端子に対して分離している状態である。
　Ｃａｓｅ２ａでは、制御信号Ｅ１１１のみがＯＮを示し、制御信号Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ２ａは、１個の負荷容量１１１がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ３ａでは、制御信号Ｅ１１１及びＥ１１２がＯＮを示し、制御信号Ｅ１１３、Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ３ａは、２個の負荷容量１１１及び１１２がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　Ｃａｓｅ４ａでは、制御信号Ｅ１１１、Ｅ１１２及びＥ１１３がＯＮを示し、制御信号Ｅ１１４及びＥ１１５がＯＦＦを示す。すなわち、Ｃａｓｅ４ａは、３個の負荷容量１１１～１１３がバッファ回路１０１～１０５の出力端子に接続されている状態である。
　この場合、Ｃａｓｅ１とＣａｓｅ１ａ、Ｃａｓｅ２とＣａｓｅ２ａでは、バッファ回路１０１～１０５の電流駆動能力が違なる。具体的には、第１制御回路１３０は、Ｃａｓｅ１及びＣａｓｅ２では、電流駆動能力を大きくするためにバッファ回路１０１に含まれるトライステートインバータ１６０ａ～１６０ｃを全て動作させる。同様に、第１制御回路１３０は、バッファ回路１０２～１０５に含まれるトライステートインバータ１６０ａ～１６０ｃを全て動作させる。
　ここで、Ｃａｓｅ１ａ、Ｃａｓｅ２ａでは、Ｃａｓｅ１、Ｃａｓｅ２に比べ周波数が１／３であるため、電流駆動能力も１／３にすればよい。そのため、第１制御回路１３０は、トライステートインバータ１６０ａのみを動作させ、トライステートインバータ１６０ｂ及び１６０ｃを動作させない。ここで、制御信号Ｅ１０１は多ビットであるため、トライステートインバータ１６０ａのみを動作させることができる。
　なお、図２に示すＰＭＯＳトランジスタはそれぞれ同一のゲート幅であり、ＮＭＯＳトランジスタはそれぞれ同一のゲート幅であり、トランジスタの電流駆動能力は製造ばらつきを除くとそれぞれ同一であるとする。また、ここでは制御信号Ｅ１０１ａのみをＯＮとしたが、制御信号Ｅ１０１ｂ又はＥ１０１ｃのみをＯＮにしてもよい。この場合でも、バッファ回路の電流駆動能力を１／３にできる。
　このようにバッファ回路の電流駆動能力を変更することで、Ｃａｓｅ１とＣａｓｅ２との位相差と、Ｃａｓｅ１ａとＣａｓｅ２ａとの位相差とが異なる。つまり、Ｃａｓｅ１ａ、Ｃａｓｅ２ａ、Ｃａｓｅ３ａ及びＣａｓｅ４ａではより広帯域の位相調整が可能となる。
　以上のように、実施の形態１に係る遅延回路１００は、２種類のデジタル制御信号にて遅延調整幅（変化量）及び遅延値の位相を制御する。これにより、遅延回路１００は、小面積で正常に動作する高速インターフェースの受信回路を実現することが可能となる。
　なお、上記説明では、負荷容量１１１～１１５の容量値が全て同じ容量値であるが、異なる容量値であってもよい。例えば、負荷容量１１１をＣ［Ｆ］、負荷容量１１２を２×Ｃ［Ｆ］、負荷容量１１３を４×Ｃ［Ｆ］、負荷容量１１４を８×Ｃ［Ｆ］、負荷容量１１５を１６×Ｃ［Ｆ］のように設定する。そして、図７に示すように、制御信号Ｅ１１１、Ｅ１１２、Ｅ１１３、Ｅ１１４及びＥ１１５を制御してもよい。このようにすることで、少ない容量値を用いて、調整可能な遅延量のパターンを増加させることができる。
　また、上記説明では、フリップフロップ回路は、クロック信号の立ち上がりエッジでデータを更新しているが、クロック信号の立下りエッジでデータを更新してもよい。また、差動入力のフリップフロップ回路を用いてもよい。
　また、上記説明では、バッファ回路及び負荷容量が５つの例を示したが、これらの個数は何個であってもよい。
　また、負荷容量を、容量素子を用いて実現する例を説明したが、負荷容量にゲート容量又は配線間容量等の寄生容量を用いてもよい。
　また、電流駆動能力の調整幅は、想定される動作周波数に応じてトライステートインバータの個数、又はゲート幅を調整することにより決定する。つまり、複数のトライステートインバータのゲート幅は異なってもよい。
　また、バッファ回路１０１の構成として以下に示す構成を用いてもよい。
　図８は、バッファ回路１０１の変形例の構成を示す回路図である。図８に示すように、電源電圧ＶＤＤＬを制御可能なインバータ回路をバッファ回路１０１として用いてもよい。この場合、第１制御回路１３０は、電源電圧ＶＤＤＬの電圧値を調整することにより、バッファ回路１０１の電流駆動能力を調整する。
　図９は、バッファ回路１０１の別の変形例の構成を示す回路図である。
　図９に示すように、接地側の電源電圧ＶＳＳＨを制御可能なインバータ回路をバッファ回路１０１として用いてもよい。この場合、第１制御回路１３０は、電源電圧ＶＳＳＨの電圧値を調整することにより、バッファ回路１０１の電流駆動能力を調整する。
　図１０は、バッファ回路１０１の別の変形例の構成を示す回路図である。
　図１０に示すように、基板電圧ＶＤＰ及びＶＤＮを制御可能なインバータ回路をバッファ回路１０１として用いてもよい。この場合、第１制御回路１３０は、基板電圧ＶＤＰ及びＶＤＮの電圧値を調整することにより、バッファ回路１０１の電流駆動能力を調整する。
　また、上記電源電圧及び基板電圧は、外部電源から供給されてもよし、内部のレギュレータ回路などの電源調整回路、又は抵抗分割の調整回路から供給されてもよい。
　また、上記説明では、第１制御回路１３０は、動作モード信号ＭＯＤＥを用いて、入力クロック信号ＣＫＩの周波数を判別しているが、以下の方法を用いてもよい。
　図１１は、実施の形態１の変形例に係る遅延回路１００Ａの構成を示す図である。図１１に示す第１制御回路１３０Ａは、入力クロック信号ＣＫＩの周波数を検出する機能を有する。これにより、第１制御回路１３０Ａは、入力クロック信号ＣＫＩを用いて当該入力クロック信号ＣＫＩの周波数及び動作モードを判別できる。
　また、図１２は、実施の形態１の別の変形例に係る遅延回路１００Ｂの構成を示す図である。図１１に示す第１制御回路１３０Ｂは、予めクロック周波数又は動作モードと電源電圧との関係を示すテーブルを保持している。そして、第１制御回路１３０Ｂは、電源電圧ＶＤＤの電圧値を検出し、上記テーブルと、検出した電源電圧ＶＤＤの電圧値とを用いて、クロック周波数及び動作モードを判別する。
　（実施の形態２）
　実施の形態２では、上述した実施の形態１に係る遅延回路１００の変形例について説明する。実施の形態２に係る遅延回路２００は、上述した実施の形態１に係る遅延回路１００の機能に加え、さらに、通常動作中にデータ信号とクロック信号との位相差を監視し、位相差が変化した場合に遅延量を再調整する機能を有する。
　図１３は、実施の形態２に係る遅延回路２００の構成を示す図である。なお、図１と同様の要素には同一の符号を付しており、重複する説明を省略する場合がある。
　図１３に示す遅延回路２００は、図１に示す遅延回路１００に対して、被調整回路２２０、第２制御回路２４０及び遅延部２５０の構成が、被調整回路１２０、第２制御回路１４０及び遅延部１５０の構成と異なる。
　遅延部２５０は、バッファ回路２０１～２０５と、負荷容量２１１～２１５とを備える。なお、バッファ回路２０１～２０５及び負荷容量２１１～２１５の接続関係及び各々の構成は、実施の形態１で説明した、バッファ回路１０１～１０５及び負荷容量１１１～１１５の接続関係及び各々の構成と同様である。
　遅延部２５０の遅延部１５０と異なる点は、３段目のバッファ回路２０３の出力信号が調整用クロック信号ＣＫＯ１として出力され、４段目のバッファ回路２０４の出力信号が遅延クロック信号ＣＫＯ２として出力され、５段目のバッファ回路２０５の出力信号が調整用クロック信号ＣＫＯ３として出力される点である。
　ここで、バッファ回路２０４は第２バッファ回路の一例であり、バッファ回路２０３は第３バッファ回路の一例であり、バッファ回路２０５は第４バッファ回路の一例である。
　なお、遅延クロック信号ＣＫＯ２は、実施の形態１における遅延クロック信号ＣＫＯに対応する。また、調整用クロック信号ＣＫＯ１及びＣＫＯ２は、第１調整用クロック信号及び第２調整用クロック信号の一例である。
　被調整回路２２０は、被調整回路１２０の構成に加え、フリップフロップ回路２２１及び２２３と、比較回路２２６及び２２７とを備える。
　フリップフロップ回路２２１は、調整用クロック信号ＣＫＯ１をクロック信号として用いて、入力データ信号ＤＩＮを保持する。また、フリップフロップ回路２２１は、保持するデータを信号Ｄ２２１として出力する。
　フリップフロップ回路１２１は、遅延クロック信号ＣＫＯ２をクロック信号として用いて、入力データ信号ＤＩＮを保持する。また、フリップフロップ回路１２１は、保持するデータを信号Ｄ１２１として出力する。
　フリップフロップ回路２２３は、調整用クロック信号ＣＫＯ３をクロック信号として用いて、入力データ信号ＤＩＮを保持する。また、フリップフロップ回路２２３は、保持するデータを信号Ｄ２２３として出力する。
　比較回路１２２、２２６及び２２７は、排他的論理和回路である。
　比較回路１２２は、フリップフロップ回路１２１から出力される信号Ｄ１２１と、期待値信号ＤＲＥＦとを比較し、比較結果を信号Ｄ１２２として出力する。ここで、信号Ｄ１２２は、実施の形態１における比較結果信号ＣＭＰに対応する。
　比較回路２２６は、フリップフロップ回路１２１から出力される信号Ｄ１２１と、フリップフロップ回路２２１から出力される信号Ｄ２２１とが一致するか否かを判定し、判定結果を示す信号Ｄ２２６を生成する。
　比較回路２２７は、フリップフロップ回路１２１から出力される信号Ｄ１２１と、フリップフロップ回路２２３から出力される信号Ｄ２２３とが一致するか否かを判定し、判定結果を示す信号Ｄ２２７を生成する。
　ここで、フリップフロップ回路１２１は第１フリップフロップ回路の一例であり、フリップフロップ回路２２１は第２フリップフロップ回路の一例であり、フリップフロップ回路２２３は第３フリップフロップ回路の一例である。比較回路１２２は第１比較回路の一例であり、比較回路２２６は第２比較回路の一例であり、比較回路２２７は第３比較回路の一例である。
　次に、実施の形態２に係る遅延回路２００の動作を説明する。
　なお、初期シーケンスの動作の流れは実施の形態１と同様であるが、以下の点が実施の形態１と異なる。第２制御回路２４０は、負荷容量２１１～２１５の容量値の調整時において、フリップフロップ回路１２１に保持されたデータが期待値信号ＤＲＥＦと一致し、かつ、フリップフロップ回路１２１、２２１及び２２３に保持された全てのデータが互いに一致するように負荷容量２１１～２１５の容量値を設定する。言い換えると、第２制御回路２４０は、フリップフロップ回路１２１、２２１及び２２３に保持されたデータが期待値信号ＤＲＥＦと一致するように負荷容量２１１～２１５の容量値を設定する。
　例えば、この容量値の調整により、遅延クロック信号ＣＫＯ２、調整用クロック信号ＣＫＯ１及びＣＯＫ３は、図１４に示すタイミングのように調整される。
　次に、通常動作時の遅延回路２００の動作を説明する。
　ここで、高速インターフェースにおける入力データ信号ＤＩＮと入力クロック信号ＣＫＩと位相の関係は、クロストークなどによるシグナルインテグリティ、電源変動によるパワーインテグリティ、及びトランジスタの劣化の影響などにより常に一定であることを保証することは困難である。そのため、遅延回路２００は、比較回路２２６及び２２７を用いて、入力データ信号ＤＩＮが正常に受信できるように動的に遅延量を調整する。
　具体的には、フリップフロップ回路２２１及び２２３は、本来の入力データ信号ＤＩＮを受信するフリップフロップ回路１２１と一定差のクロック位相にてデータを受信するように構成されている。つまり、フリップフロップ回路２２１及び２２３に保持されるデータはフリップフロップ回路１２１に保持されるデータと同じであれば十分にマージンにある状態である。
　しかし、入力データ信号ＤＩＮと入力クロック信号ＣＫＩとの位相差が変化し、入力データ信号ＤＩＮが入力クロック信号ＣＫＩに対して位相が遅くなった場合、図１５に示すように、フリップフロップ回路２２１では１クロックサイクルずれたデータを受信してしまう。この場合、比較回路２２６は、フリップフロップ回路１２１とフリップフロップ回路２２１とに保持されるデータが一致しないことを示す信号Ｄ２２６を第２制御回路２４０に伝達する。そして、第２制御回路２４０は、遅延クロック信号ＣＫＯ２、調整用クロック信号ＣＫＯ１及びＣＫＯ３の位相を遅らす。つまり、第２制御回路２４０は、負荷容量２１１～２１５の容量値を増加させることで、遅延部２５０の遅延量を増加させる。これにより、遅延回路２００は、入力データ信号ＤＩＮと入力クロック信号ＣＫＩの位相差の変化に対して追従して遅延量を調整できる。
　また、入力データ信号ＤＩＮが入力クロック信号ＣＫＩに対して位相が早くなった場合、図１６に示すように、フリップフロップ回路２２３では１クロックサイクルずれたデータを受信してしまう。この場合、比較回路２２７は、フリップフロップ回路１２１とフリップフロップ回路２２３とに保持されるデータが一致しないことを示す信号Ｄ２２７を第２制御回路２４０に伝達する。そして、第２制御回路２４０は、遅延クロック信号ＣＫＯ２、調整用クロック信号ＣＫＯ１及びＣＫＯ３の位相を早める。つまり、第２制御回路２４０は、負荷容量２１１～２１５の容量値を減少させることで、遅延部２５０の遅延量を減少させる。
　また、遅延クロック信号ＣＫＯ２と、調整用クロック信号ＣＫＯ１及びＣＫＯ３との位相差はバッファ回路２０４及び２０５と負荷容量２１４及び２１５により制御されている。そして、本実施の形態では、第１制御回路１３０により、この位相差も入力クロック信号ＣＫＩの動作周波数に応じて制御される。具体的には、動作周波数が第１周波数ｆ１（高速モード）の場合、第１制御回路１３０は、バッファ回路２０１～２０５の電流駆動能力を大きくする。つまり、上記位相差は小さくなる。また、動作周波数が第２周波数ｆ２（低速モード）の場合、第１制御回路１３０は、バッファ回路２０１～２０５の電流駆動能力を小さくする。つまり、上記位相差は大きくなる。
　ここで、周波数が高い場合に幅広い位相差をとってしまうと、本来の入力データ信号ＤＩＮを受信するフリップフロップ回路１２１も誤動作してしまう可能性がある。一方、周波数が低い場合に、狭い範囲にて制御すると、少しのジッタにてフィードバック制御が発生してしまう。これにより、比較回路２２６及び２２７と第２制御回路２４０とのトグル率が増加することで、消費電力が増大してしまう。
　なお、動的に位相調整するための機構である、バッファ回路２０４及び２０５並びに負荷容量２１４及び２１５を、全体の遅延量を調整するための機構であるバッファ回路２０１～２０３及び負荷容量２１１～２１３と独立して制御してもよい。
　また、上記では、比較回路１２２、２２６及び２２７が排他的論理和回路である例を説明したが、当該比較回路１２２、２２６及び２２７に他の回路を用いてもよい。例えば、比較回路１２２、２２６及び２２７は、オペアンプなどのアナログのコンパレータ回路であってもよい。
　また、上記説明では、遅延回路２００は、比較回路１２２、２２６及び２２７を用いて、各フリップフロップ回路１２１、２２１及び２２３に保持されたデータと期待値信号ＤＲＥＦとの比較を行っているが、以下の方法を用いてもよい。遅延回路２００は、入力データ信号ＤＩＮのデータ変化と入力クロック信号ＣＫＩ（遅延クロック信号ＣＫＯ２）の立ち上がりエッジとの位相関係を検出する。そして、遅延回路２００は、検出した位相関係に基づき、入力データ信号ＤＩＮのアイパターンの中心に遅延クロック信号ＣＫＯ２の立ち上がりエッジが位置するように制御してもよい。
　入力データ信号ＤＩＮのデータ変化と遅延クロック信号ＣＫＯ２の立ち上がりエッジとの位相関係の検出方法は、例えば、フリップフロップ回路のメタステーブル期間を利用する方法などが考えられる。ここで、入力データ信号ＤＩＮのデータ変化が遅延クロック信号ＣＫＯ２の立ち上がりエッジに対して、フリップフロップの制約であるセットアップエラーを起こす状態にて変化する場合、データが正しく保持されるが、フリップフロップ回路の出力スリューが大きくなるという現象がある。この現象をスリュー検出回路にて検出することにより、入力データ信号ＤＩＮのデータ変化と遅延クロック信号ＣＫＯ２の立ち上がりエッジとの位相関係を検出することが可能である。
　（実施の形態３）
　実施の形態３では、上述した遅延回路１００を用いた送受信回路３００について説明する。
　図１７は、実施の形態３に係る送受信回路３００の構成を示す図である。図１７に示す送受信回路３００は、受信回路４００と、送信回路５００とを含む。
　受信回路４００は、上述した遅延回路１００を含む。なお、図１７では、遅延部１５０に含まれるバッファ回路１０１及び１０２と負荷容量１１１及び１１２とがそれぞれ２個の場合を示しているが、バッファ回路及び負荷容量の個数は任意である。また、図１７では、図１に示す動作モード信号ＭＯＤＥとして動作モード信号ＭＯＤＥＲが入力される。
　送信回路５００は、入力データ信号ＤＩＮ及び入力クロック信号ＣＫＩを受信回路４００へ送信する。この送信回路５００は、フリップフロップ回路５２０と、第１制御回路５３０と、第２制御回路５４０と、遅延部５５０とを備えている。
　フリップフロップ回路５２０は、送信クロック信号ＣＫを用いて送信データ信号ＤＩを保持する。また、フリップフロップ回路５２０は、保持するデータを出力信号Ｄ５２０として出力する。具体的には、フリップフロップ回路５２０には、データ入力信号として送信データ信号ＤＩが入力され、クロック入力信号として送信クロック信号ＣＫが入力される。
　遅延部５５０は、フリップフロップ回路５２０から出力される出力信号Ｄ５２０を遅延させることにより遅延データ信号Ｄ５５０を生成する。この遅延部５５０は、バッファ回路５０１及び５０２と、負荷容量５１１及び５１２とを備える。なお、バッファ回路及び負荷容量の個数は任意でよい。また、遅延部５５０の構成は、遅延部１５０と同様である。
　出力バッファ回路５５１は、遅延データ信号Ｄ５５０を入力データ信号ＤＩＮとして受信回路４００へ送信する。出力バッファ回路５５２は、送信クロック信号ＣＫを入力クロック信号ＣＫＩとして受信回路４００へ送信する。
　なお、遅延部１５０は第１遅延部の一例であり、遅延部５５０は第２遅延部の一例である。バッファ回路１０１及び１０２は第１バッファ回路の一例であり、バッファ回路５０１及び５０２は第２バッファ回路の一例である。負荷容量１１１及び１１２は第１負荷容量の一例であり、負荷容量５１１及び５１２は第２負荷容量の一例である。
　第１制御回路５３０は第３制御回路の一例である。この第１制御回路５３０は、動作モード信号ＭＯＤＥＴに基づき、バッファ回路５０１及び５０２の電流駆動能力を調整するための制御信号Ｅ５０１及びＥ５０２を生成する。第２制御回路５４０は、負荷容量５１１及び５１２の容量値を調整するための制御信号Ｅ５１１及びＥ５１２を生成する。また、動作モード信号ＭＯＤＥＴは、送信回路５００の動作モード（高速モード及び低速モード）を示す信号である。言い換えると、動作モード信号ＭＯＤＥＴは、送信クロック信号ＣＫ（入力クロック信号ＣＫＩ）の周波数が第１周波数であるか第２周波数であるかを示す信号である。
　なお、第１制御回路５３０及び第２制御回路５４０の機能は、第１制御回路１３０及び第２制御回路５４０と同様である。つまり、第１制御回路５３０は、第１制御回路１３０と同様に、動作モード信号ＭＯＤＥＴが高速モードを示す場合、つまり、入力クロック信号ＣＫＩが第１周波数ｆ１の場合、バッファ回路５０１及び５０２の電流駆動能力を第１の値に設定する。また、第１制御回路５３０は、動作モード信号ＭＯＤＥＴが低速モードを示す場合、つまり、入力クロック信号ＣＫＩが第２周波数ｆ２の場合、バッファ回路５０１及び５０２の電流駆動能力を上記第１の値より小さい第２の値に設定する。
　フリップフロップ回路５２０の後段に遅延部５５０が設けられている理由は、以下のとおりである。フリップフロップ回路５２０にてラッチしたデータ信号及びクロック信号をソースシンクロナス方式にて伝送する場合、データ信号とクロック信号との遅延時間を同一とし、同一周期にて転送することで、送信クロック信号ＣＫのランダムばらつきの影響をキャンセルすることが可能である。そのため、遅延時間をそろえるため、フリップフロップ回路５２０の後段に遅延部５５０を設けることが望ましい。
　なお、第２制御回路５４０は、基本的には、負荷容量５１１及び５１２の容量値をある一定の値に設定する。その理由は、受信回路４００に含まれる第２制御回路１４０にて位相調整している際に、独立に第２制御回路５４０にて位相を変更すると、受信回路４００での位相調整が困難であるためである。
　なお、送信回路５００と受信回路４００とは、個別のＬＳＩであってもよいし、一つのＬＳＩに含まれてもよい。
　また、ここで、送受信回路３００が、実施の形態１で説明した遅延回路１００を用いる例を説明したが、送受信回路３００は、実施の形態２で説明した遅延回路２００を用いてもよい。
　以上、本開示の実施の形態に係る遅延回路及び送受信回路について説明したが、本開示は、この実施の形態に限定されるものではない。
　例えば、本開示は、上記遅延回路を備える受信回路として実現してもよい。
　また、上記実施の形態に係る遅延回路及び送受信回路に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記実施の形態に係る、遅延回路及び送受信回路、並びにそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　また、上記のステップが実行される順序は、本開示を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が、他のステップと同時（並列）に実行されてもよい。
　また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　以上、例示的な各実施の形態について説明したが、本願の請求の範囲は、これらの実施の形態に限定されるものではない。添付の請求の範囲に記載された主題の新規な教示および利点から逸脱することなく、上記各実施の形態においてさまざまな変形を施してもよく、上記各実施の形態の構成要素を任意に組み合わせて他の実施の形態を得てもよいことを、当業者であれば容易に理解するであろう。したがって、そのような変形例や他の実施の形態も本開示に含まれる。
　本開示は、遅延回路及び送受信回路に適用できる。特に、本開示は、チップ間でデータを伝送するための入出力インターフェース回路に有用である。
　１００、１００Ａ、１００Ｂ、２００　遅延回路
　１０１、１０２、１０３、１０４、１０５、２０１、２０２、２０３、２０４、２０５、５０１、５０２　バッファ回路
　１１１、１１２、１１３、１１４、１１５、２１１、２１２、２１３、２１４、２１５、５１１、５１２　負荷容量
　１２０、２２０　被調整回路
　１２１、２２１、２２３、５２０　フリップフロップ回路
　１２２、２２６、２２７　比較回路
　１３０、１３０Ａ、１３０Ｂ、５３０　第１制御回路
　１４０、２４０、５４０　第２制御回路
　１５０、２５０、５５０　遅延部
　１６０ａ、１６０ｂ、１６０ｃ　トライステートインバータ
　１６１ａ、１６１ｂ、１６１ｃ　アナログスイッチ
　３００　送受信回路
　４００　受信回路
　５００　送信回路
　５５１、５５２　出力バッファ回路
　Ｃ１１１ａ、Ｃ１１１ｂ、Ｃ１１１ｃ　容量素子
　ＣＫ　送信クロック信号
　ＣＫＩ　入力クロック信号
　ＣＫＯ、ＣＫＯ２　遅延クロック信号
　ＣＫＯ１、ＣＫＯ３　調整用クロック信号
　ＣＭＰ　比較結果信号
　ＤＩ　送信データ信号
　ＤＩＮ　入力データ信号
　Ｄ１２１、Ｄ１２２、Ｄ２２１、Ｄ２２３、Ｄ２２６、Ｄ２２７　信号
　Ｄ５２０　出力信号
　Ｄ５５０　遅延データ信号
　ＤＲＥＦ　期待値信号
　Ｅ１０１、Ｅ１０１ａ、Ｅ１０１ｂ、Ｅ１０１ｃ、Ｅ１０２、Ｅ１０３、Ｅ１０４、Ｅ１０５、Ｅ１１１、Ｅ１１１ａ、Ｅ１１１ｂ、Ｅ１１１ｃ、Ｅ１１２、Ｅ１１３、Ｅ１１４、Ｅ１１５、Ｅ５０１、Ｅ５０２、Ｅ５１１、Ｅ５１２　制御信号
　ＩＮＶ１０１ａ、ＩＮＶ１０１ｂ、ＩＮＶ１０１ｃ、ＩＮＶ１１１ａ、ＩＮＶ１１１ｂ、ＩＮＶ１１１ｃ　インバータ回路
　ＭＯＤＥ、ＭＯＤＥＲ、ＭＯＤＥＴ　動作モード信号
　ＭＯＤＥＡ　モード信号
　Ｎ１０１ａ、Ｎ１０１ｂ、Ｎ１０１ｃ、Ｎ１０２ａ、Ｎ１０２ｂ、Ｎ１０２ｃ、Ｎ１１１ａ、Ｎ１１１ｂ、Ｎ１１１ｃ　Ｎチャネルトランジスタ
　Ｐ１０１ａ、Ｐ１０１ｂ、Ｐ１０１ｃ、Ｐ１０２ａ、Ｐ１０２ｂ、Ｐ１０２ｃ、Ｐ１１１ａ、Ｐ１１１ｂ、Ｐ１１１ｃ　Ｐチャネルトランジスタ

Claims (6)

  1. 　入力クロック信号を遅延させることにより遅延クロック信号を生成する第１遅延部と、
    　前記遅延クロック信号をクロック信号として用いる被調整回路と、
    　前記第１遅延部の遅延量を制御する第１の制御信号を出力する第１制御回路と、
    　前記第１遅延部の遅延量を制御する第２の制御信号を出力する第２制御回路とを備え、
    　前記第１遅延部は、
    　互いに直列に接続されており、各々の電流駆動能力を前記第１の制御信号によって変更可能な複数の第１バッファ回路と、
    　前記第１バッファ回路の出力端子の各々に接続されており、各々の容量値を前記第２の制御信号によって変更可能な複数の第１負荷容量とを備える
    　遅延回路。
  2. 　前記複数の第１バッファ回路の各々は、前記第１の制御信号によって制御されるトライステートインバータを複数個並列に備える
    　請求項１記載の遅延回路。
  3. 　前記複数の第１負荷容量の各々は、
    　複数の容量素子と、
    　前記複数の容量素子の各々に直列に接続され前記第２の制御信号によって制御される複数のスイッチとを備える
    　請求項１記載の遅延回路。
  4. 　前記被調整回路は、前記遅延クロック信号を用いて入力データ信号を保持する第１フリップフロップ回路を備える
    　請求項１記載の遅延回路。
  5. 　前記被調整回路は、さらに、
    　第１比較回路を備え、
    　前記第２制御回路は、前記第１比較回路の出力を用いて、前記複数の第１負荷容量の容量値を設定する
    　請求項４記載の遅延回路。
  6. 　前記第１遅延部は、前記複数の第１バッファ回路のうちの一つである第２バッファ回路の出力信号を前記遅延クロック信号として出力し、前記第２バッファ回路より前段の第３バッファ回路の出力信号を第１調整用クロック信号として出力し、前記第２バッファ回路より後段の第４バッファ回路の出力信号を第２調整用クロック信号として出力し、
    　前記被調整回路は、さらに、
    　前記第１調整用クロック信号をクロック信号として用いて、前記入力データ信号を保持する第２フリップフロップ回路と、
    　前記第２調整用クロック信号をクロック信号として用いて、前記入力データ信号を保持する第３フリップフロップ回路と、
    　前記第１フリップフロップ回路に保持されたデータと、前記第２フリップフロップ回路に保持されたデータとが入力される第２比較回路と、
    　前記第１フリップフロップ回路に保持されたデータと、前記第３フリップフロップ回路に保持されたデータとが入力される第３比較回路とを備え、
    　前記第２制御回路には、前記第２比較回路及び前記第３比較回路の出力データが入力され、
    　前記第２制御回路は、前記複数の第１負荷容量の容量値を制御する信号を出力する
    　請求項５記載の遅延回路。
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