JPH0946195A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH0946195A JPH0946195A JP7190541A JP19054195A JPH0946195A JP H0946195 A JPH0946195 A JP H0946195A JP 7190541 A JP7190541 A JP 7190541A JP 19054195 A JP19054195 A JP 19054195A JP H0946195 A JPH0946195 A JP H0946195A
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Abstract
(57)【要約】
【課題】 遅延時間の最小調整単位の微小化を図る。
【解決手段】 （ｎ＋１）個のインバータ１を縦続に接
続し、隣接するインバータの接続点（ｎ個）と共通電位
点との間に、スイッチ及びコンデンサの直列回路をそれ
ぞれ接続する。デコーダ４により同時にオンに制御する
スイッチの個数Ｍ（０≦Ｍ≦ｎ）を表す２進コード信号
（制御信号）Ｓ（Ｍ）をデコードして、ｎ個のスイッチ
の内の任意のＭ個をオンに、残りのｎ−Ｍ個をオフにそ
れぞれ制御する。インバータの出力抵抗Ｒとコンデンサ
の容量Ｃとで作る時定数τ＝ＲＣと、次段のインバータ
の入力の立上りのしきい値Ｖthとによって決まる遅延時
間をＴrc、各インバータの伝播遅延時間をＴinとすれ
ば、（ｎ＋１）Ｔin〜（ｎ＋１）Ｔin＋ｎＴrcの範囲を
Ｔrcの最小調整単位で調整することができる。
続し、隣接するインバータの接続点（ｎ個）と共通電位
点との間に、スイッチ及びコンデンサの直列回路をそれ
ぞれ接続する。デコーダ４により同時にオンに制御する
スイッチの個数Ｍ（０≦Ｍ≦ｎ）を表す２進コード信号
（制御信号）Ｓ（Ｍ）をデコードして、ｎ個のスイッチ
の内の任意のＭ個をオンに、残りのｎ−Ｍ個をオフにそ
れぞれ制御する。インバータの出力抵抗Ｒとコンデンサ
の容量Ｃとで作る時定数τ＝ＲＣと、次段のインバータ
の入力の立上りのしきい値Ｖthとによって決まる遅延時
間をＴrc、各インバータの伝播遅延時間をＴinとすれ
ば、（ｎ＋１）Ｔin〜（ｎ＋１）Ｔin＋ｎＴrcの範囲を
Ｔrcの最小調整単位で調整することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ試験システ
ム等の高分解能をもつタイミング信号発生装置等に用い
られる可変遅延回路に関し、特に可変遅延量の最小単位
の微小化に関する。
ム等の高分解能をもつタイミング信号発生装置等に用い
られる可変遅延回路に関し、特に可変遅延量の最小単位
の微小化に関する。
【０００２】
【従来の技術】従来のこの種の可変遅延回路は図４に示
すように、ゲート６とセレクタ７とで構成される。即ち
セレクト信号Ｓａをセレクタのセレクト端子Ｓに加え
て、入力端子Ａ又はＢに印加された信号のいずれかを切
換えて出力端子Ｙに出力する。ゲート６の入出力間の伝
播遅延時間をＴｇとし、セレクタ７のそれをＴｓとすれ
ば、この可変遅延回路のＩＮ〜ＯＵＴ間の遅延時間Ｔ
は、Ｂ側（ゲート６側）を接続したときＴｇ＋Ｔｓ、Ａ
側を選択したときＴｓとなる。
すように、ゲート６とセレクタ７とで構成される。即ち
セレクト信号Ｓａをセレクタのセレクト端子Ｓに加え
て、入力端子Ａ又はＢに印加された信号のいずれかを切
換えて出力端子Ｙに出力する。ゲート６の入出力間の伝
播遅延時間をＴｇとし、セレクタ７のそれをＴｓとすれ
ば、この可変遅延回路のＩＮ〜ＯＵＴ間の遅延時間Ｔ
は、Ｂ側（ゲート６側）を接続したときＴｇ＋Ｔｓ、Ａ
側を選択したときＴｓとなる。
【０００３】図３の可変遅延回路をｎ段縦続接続すれ
ば、ｎＴｓ〜ｎＴｓ＋ｎＴｇの範囲の遅延時間をゲート
６の遅延量Ｔｇを最小調整単位として任意に調整でき
る。
ば、ｎＴｓ〜ｎＴｓ＋ｎＴｇの範囲の遅延時間をゲート
６の遅延量Ｔｇを最小調整単位として任意に調整でき
る。
【０００４】
【発明が解決しようとする課題】従来のｎ段の可変遅延
回路では、ゲート６の遅延量Ｔｇが最小調整単位とな
る。ところで、最近従来より高分解能のタイミング信号
発生装置を実現させるために、この最小調整単位をゲー
トの遅延量Ｔｇよりかなり小さく設定できる可変遅延回
路が望まれるようになって来た。この発明はこのような
要望に応えるために為されたものである。
回路では、ゲート６の遅延量Ｔｇが最小調整単位とな
る。ところで、最近従来より高分解能のタイミング信号
発生装置を実現させるために、この最小調整単位をゲー
トの遅延量Ｔｇよりかなり小さく設定できる可変遅延回
路が望まれるようになって来た。この発明はこのような
要望に応えるために為されたものである。
【０００５】
（１）請求項１の可変遅延回路は、縦続接続された（ｎ
＋１）個（ｎ≧１）のインバータと、それらの隣接する
インバータの接続点（ｎ個）と共通電位点との間にそれ
ぞれ接続されたスイッチ及びコンデンサの直列回路と、
ｎ個のスイッチの内の同時にオンに制御するスイッチの
個数Ｍ（０≦Ｍ≦ｎ）を表す２進コード信号をデコード
して、ｎ個のスイッチの内の任意のＭ個をオンに、残り
のｎ−Ｍ個をオフにそれぞれ制御するデコーダとにより
構成される。
＋１）個（ｎ≧１）のインバータと、それらの隣接する
インバータの接続点（ｎ個）と共通電位点との間にそれ
ぞれ接続されたスイッチ及びコンデンサの直列回路と、
ｎ個のスイッチの内の同時にオンに制御するスイッチの
個数Ｍ（０≦Ｍ≦ｎ）を表す２進コード信号をデコード
して、ｎ個のスイッチの内の任意のＭ個をオンに、残り
のｎ−Ｍ個をオフにそれぞれ制御するデコーダとにより
構成される。
【０００６】（２）請求項２の発明では、インバータ、
スイッチ及びコンデンサがＣＭＯＳトランジスタアレイ
として形成されている。 （３）請求項３の発明では、スイッチがトランスファー
ゲートで構成されている。
スイッチ及びコンデンサがＣＭＯＳトランジスタアレイ
として形成されている。 （３）請求項３の発明では、スイッチがトランスファー
ゲートで構成されている。
【０００７】
【発明の実施の形態】この発明の実施例を図１，図２を
参照して説明する。この発明では、ほぼ同じ伝播遅延時
間Ｔinを有する（ｎ＋１）個（ｎ≧１）のインバータ１
が縦続接続され、それらの隣接するインバータの接続点
（全部でｎ個）と共通電位点との間に、スイッチ２及び
コンデンサ３の直列回路がそれぞれ接続される。
参照して説明する。この発明では、ほぼ同じ伝播遅延時
間Ｔinを有する（ｎ＋１）個（ｎ≧１）のインバータ１
が縦続接続され、それらの隣接するインバータの接続点
（全部でｎ個）と共通電位点との間に、スイッチ２及び
コンデンサ３の直列回路がそれぞれ接続される。
【０００８】またデコーダ４を設け、ｎ個のスイッチ２
の内、同時にオンに制御するスイッチの個数Ｍ（０≦Ｍ
≦ｎ）を表す２進コード信号（制御信号）Ｓ（Ｍ）をデ
コードして、ｎ個のスイッチの内の任意のＭ個をオン
に、残りのｎ−Ｍ個をオフにそれぞれ制御する。いま一
例としてｎ＝４としたとき、制御信号Ｓ（Ｍ）とデコー
ダの並列出力データＤ1 〜Ｄ4 は図１Ｂに示すようにな
る。Ｍ＝１，２，３の場合にはＤ1 〜Ｄ 4 の組合せはそ
れぞれ複数あるが、インバータ１の出力抵抗Ｒとコンデ
ンサ３の容量Ｃ（従ってその時定数τ＝ＲＣ）と、次段
のインバータの入力のしきい値Ｖthはそれぞれほぼ同じ
値であるので、これらで決まる遅延時間Ｔrc（図３参
照）はほぼ同一になるので、どの組合せを用いてもよ
い。なおコンデンサ３の容量は極めて小さな値であり、
出力抵抗Ｒは１００Ω程度であるので、Ｔrc≪Ｔinに設
定できる。
の内、同時にオンに制御するスイッチの個数Ｍ（０≦Ｍ
≦ｎ）を表す２進コード信号（制御信号）Ｓ（Ｍ）をデ
コードして、ｎ個のスイッチの内の任意のＭ個をオン
に、残りのｎ−Ｍ個をオフにそれぞれ制御する。いま一
例としてｎ＝４としたとき、制御信号Ｓ（Ｍ）とデコー
ダの並列出力データＤ1 〜Ｄ4 は図１Ｂに示すようにな
る。Ｍ＝１，２，３の場合にはＤ1 〜Ｄ 4 の組合せはそ
れぞれ複数あるが、インバータ１の出力抵抗Ｒとコンデ
ンサ３の容量Ｃ（従ってその時定数τ＝ＲＣ）と、次段
のインバータの入力のしきい値Ｖthはそれぞれほぼ同じ
値であるので、これらで決まる遅延時間Ｔrc（図３参
照）はほぼ同一になるので、どの組合せを用いてもよ
い。なおコンデンサ３の容量は極めて小さな値であり、
出力抵抗Ｒは１００Ω程度であるので、Ｔrc≪Ｔinに設
定できる。
【０００９】図１の回路では（ｎ＋１）Ｔin〜（ｎ＋
１）Ｔin＋ｎＴｃの間の遅延時間を遅延時間Ｔrcを最小
調整単位として任意に調整することができる。なお、イ
ンバータの遅延時間Ｔinは従来のゲートの遅延時間Ｔｇ
とほぼ同じオーダである。インバータ１及びスイッチ２
は図２Ａ，Ｂにそれぞれ示すように、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとを組合せたＣＭＯＳトラ
ンジスタ回路で構成することができる。図２Ｂの回路は
トランスファーゲートとしてよく知られている回路で、
制御端子ＣＴＬに２値信号を印加して、入出力端子ＩＮ
〜ＯＵＴ間をオン／オフ制御する回路であり、ＣＭＯＳ
で高性能のスイッチを容易に設計できる。また、スイッ
チをトランスファーゲートで構成すれば、インバータ１
及び微小容量のコンデンサ３を含めてＣＭＯＳのトラン
ジスタアレイとして集積化することにより、低消費電力
で小型、高安定の可変遅延回路を実現できる。
１）Ｔin＋ｎＴｃの間の遅延時間を遅延時間Ｔrcを最小
調整単位として任意に調整することができる。なお、イ
ンバータの遅延時間Ｔinは従来のゲートの遅延時間Ｔｇ
とほぼ同じオーダである。インバータ１及びスイッチ２
は図２Ａ，Ｂにそれぞれ示すように、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとを組合せたＣＭＯＳトラ
ンジスタ回路で構成することができる。図２Ｂの回路は
トランスファーゲートとしてよく知られている回路で、
制御端子ＣＴＬに２値信号を印加して、入出力端子ＩＮ
〜ＯＵＴ間をオン／オフ制御する回路であり、ＣＭＯＳ
で高性能のスイッチを容易に設計できる。また、スイッ
チをトランスファーゲートで構成すれば、インバータ１
及び微小容量のコンデンサ３を含めてＣＭＯＳのトラン
ジスタアレイとして集積化することにより、低消費電力
で小型、高安定の可変遅延回路を実現できる。
【００１０】
【発明の効果】この発明によれば、（ｎ＋１）段のイン
バータ１の段間にスイッチ２及びコンデンサ３の直列回
路を接続し、インバータの出力抵抗Ｒとコンデンサの容
量Ｃとによる時定数τ＝ＲＣと次段のインバータのしき
い値Ｖthとによって決まる微少な遅延時間Ｔrc（従来の
ゲートの遅延時間Ｔｇより充分小さい）を最小調整単位
とすることができる。
バータ１の段間にスイッチ２及びコンデンサ３の直列回
路を接続し、インバータの出力抵抗Ｒとコンデンサの容
量Ｃとによる時定数τ＝ＲＣと次段のインバータのしき
い値Ｖthとによって決まる微少な遅延時間Ｔrc（従来の
ゲートの遅延時間Ｔｇより充分小さい）を最小調整単位
とすることができる。
【００１１】従ってこの発明の遅延回路を用いれば従来
より高分解能のタイミング信号発生装置を容易に実現で
きる。
より高分解能のタイミング信号発生装置を容易に実現で
きる。
【図面の簡単な説明】
【図１】Ａはこの発明の実施例を示す回路図、ＢはＡの
デコーダ４の制御信号Ｓ（Ｍ）と出力データＤ1 〜Ｄn
の一例を示す図。
デコーダ４の制御信号Ｓ（Ｍ）と出力データＤ1 〜Ｄn
の一例を示す図。
【図２】Ａ及びＢはそれぞれ図１のインバータ１及びス
イッチ２の一例を示す回路図。
イッチ２の一例を示す回路図。
【図３】図１のインバータ１の入力電圧Ｖi の立上り特
性を示す波形図。
性を示す波形図。
【図４】Ａは従来の可変遅延回路の１段分を示す回路
図、ＢはＡの回路をｎ段接続した遅延回路において、セ
レクタで選択したゲート６の個数Ｍと全遅延時間Ｔの変
化を示すグラフ。
図、ＢはＡの回路をｎ段接続した遅延回路において、セ
レクタで選択したゲート６の個数Ｍと全遅延時間Ｔの変
化を示すグラフ。
Claims (3)
- 【請求項１】 縦続接続された（ｎ＋１）個（ｎ≧１）
のインバータと、 それらの隣接するインバータの接続点（ｎ個）と共通電
位点との間にそれぞれ接続されたスイッチ及びコンデン
サの直列回路と、 前記ｎ個のスイッチの内の同時にオンに制御するスイッ
チの個数Ｍ（０≦Ｍ≦ｎ）を表す２進コード信号をデコ
ードして、前記ｎ個のスイッチの内の任意のＭ個をオン
に、残りのｎ−Ｍ個をオフにそれぞれ制御するデコーダ
と、を具備して成る可変遅延回路。 - 【請求項２】 請求項１において、前記インバータ、ス
イッチ及びコンデンサがＣＭＯＳトランジスタアレイと
して形成されていることを特徴とする可変遅延回路。 - 【請求項３】 請求項２において、前記スイッチがトラ
ンスファーゲートで構成されていることを特徴とする可
変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190541A JPH0946195A (ja) | 1995-07-26 | 1995-07-26 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190541A JPH0946195A (ja) | 1995-07-26 | 1995-07-26 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946195A true JPH0946195A (ja) | 1997-02-14 |
Family
ID=16259809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190541A Withdrawn JPH0946195A (ja) | 1995-07-26 | 1995-07-26 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0946195A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000040725A (ko) * | 1998-12-19 | 2000-07-05 | 김영환 | 위상 제어회로 |
| US6259294B1 (en) | 1998-11-27 | 2001-07-10 | Nec Corporation | Variable delay circuit and delay time setting method therefor |
| KR100400775B1 (ko) * | 2001-06-30 | 2003-10-08 | 주식회사 하이닉스반도체 | 노이즈 제거폭 가변회로 |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| JP2006333159A (ja) * | 2005-05-27 | 2006-12-07 | Yokogawa Electric Corp | プログラマブル遅延発生装置 |
| JP2007150820A (ja) * | 2005-11-29 | 2007-06-14 | Fujitsu Ltd | デジタル制御発振器 |
| KR100829454B1 (ko) * | 2006-09-14 | 2008-05-15 | 주식회사 하이닉스반도체 | Ｐｌｌ 회로의 전압 제어 발진기 및 그 제어 방법 |
| DE10142840B4 (de) * | 2000-08-29 | 2008-11-13 | Advantest Corp. | Verzögerungsschaltung |
| JPWO2006134837A1 (ja) * | 2005-06-17 | 2009-01-08 | 株式会社アドバンテスト | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
| US7791960B2 (en) * | 2007-03-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device and control signal generating method thereof |
| JP2011504019A (ja) * | 2007-11-08 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 調整可能デューティサイクル回路 |
| WO2012060066A1 (ja) * | 2010-11-01 | 2012-05-10 | パナソニック株式会社 | 遅延回路、遅延制御装置、メモリ制御装置及び情報端末機器 |
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| WO2013108350A1 (ja) * | 2012-01-20 | 2013-07-25 | パナソニック株式会社 | 遅延回路 |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
-
1995
- 1995-07-26 JP JP7190541A patent/JPH0946195A/ja not_active Withdrawn
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20000040725A (ko) * | 1998-12-19 | 2000-07-05 | 김영환 | 위상 제어회로 |
| DE10142840B4 (de) * | 2000-08-29 | 2008-11-13 | Advantest Corp. | Verzögerungsschaltung |
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| JP4850176B2 (ja) * | 2005-06-17 | 2012-01-11 | 株式会社アドバンテスト | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
| JPWO2006134837A1 (ja) * | 2005-06-17 | 2009-01-08 | 株式会社アドバンテスト | 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス |
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| WO2012060066A1 (ja) * | 2010-11-01 | 2012-05-10 | パナソニック株式会社 | 遅延回路、遅延制御装置、メモリ制御装置及び情報端末機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |