JPS61129916A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路で構成することが可能な遅延回
路に関する。

本発明の遅延回路は、例えばメモリなどの電子装置へ印
加される制御信号に、成る遅延を与える場合に用いるこ
とが可能である。

〔従来の技術〕

従来の遅延回路としては、例えば遅延線などのようなイ
ンダクタとキャパシタで構成されたものが知られている
。この遅延回路からは複数のタップが引き出されていて
、該タップにより遅延値を選べるようになっている。

〔発明が解決しようとする問題点〕

従来のタップ等により遅延値を選ぶ方法では、タップ間
隔やタップ数などに制限があり、目的にあった微調整が
困難である。また、遅延値を変えたい場合にはタップを
いちいち切り換えねばならず、不便である。また、多く
のタップを同時に使用すると入力信号波形が歪むなどす
るため、使用できるタップが限定され、選択の任意性が
少ない。

さらに従来の遅延線は集積回路化には通していない。

〔問題点を解決するための手段〕

上述の問題点を解決するために、本発明においては、入
力信号が印加される大力バッファ回路、複数個のキャパ
シタからなるキャパシタ群、選択信号に応じて該キャパ
シタ群から少なくとも１以上のキャパシタを選択して該
入カバソファ回路の出力端子に接続することにより該入
力バッファ回路の負荷静電容量を可変制御する選択回路
、および、該入力バッファ回路の出力が所定電圧以上と
なったときに出力信号を送出する出力バッファ回路を備
える遅延回路が提供される。

〔作　用〕

選択信号に応じて選択回路により入力バッファ回路の負
荷静電容量を可変制御する。入力信号に対する入力バッ
ファ回路の出力の立上り勾配は、この負荷静電容量に応
じて変化し、したがって該出力が所定電圧に対するまで
の時間も該負荷静電容量に応じて変化する。大力バッフ
ァ回路の出力が所定電圧以上となると出力バッファ回路
から最終的な遅延された出力信号が送出されるものであ
るから、゛上記の時間を選択信号に応して可変制御する
ことにより入力信号に任意の時間遅延を与えることがで
きる。

〔実施例〕

本発明の一実施例としての遅延回路が第１図に示される
。第１図において、破線で囲まれた部分が本発明の遅延
回路であり、この回路は半導体素子により集積回路で構
成されている。

入力端子２１から入力された入力信号Ｓ　（１１は入力
バッファ回路１に導かれ、ここで信号レベルが遅延回路
外部のＴＴＬレベルから遅延回路内部のＣＭＯＳレベル
にレベル変換される。入カバソファ回路１の出力端子は
、出力バッファ回路４の入力端子に接続されるとともに
、トランスファ・ゲ−１−１１〜１４をそれぞれ介して
キャパシタ０１〜Ｃ４の一端に接続される。キャパシタ
０１〜Ｃ４の他端は接地される。

キャパシタ０１〜Ｃ４はそれぞれ異なる静電容量値を有
する。トランスファ・ゲー目１〜１４は第２図に示され
るように、ｐおよびｎチャネルＭＯ３形ＦＥＴで構成さ
れるスイッチ回路であり、制御人力Ｘが入力される端子
と、その反転制御人力Ｙが入力されると端子とを有し、
制御人力Ｘが“０”のとき端子Ｉ、■間が導通され、“
１”のときしゃ断される。

出力バッファ回路４はその入力端子に印加された信号が
所定のしきい値電圧Ｖ　（ｔｈ）を越えたときに出力信
号５（４）を送出する回路であり、遅延回路内部のＣＭ
ＯＳレベルをＴＴＬレベルに変換して外部回路を駆動す
る機能を有する。入カバソファ回路ｌおよび出力バッフ
ァ回路４は、例えば第３図に示されるように、ｐチャネ
ルおよびｎチャネルのＭＯ３形ＦＥＴからなる増幅回路
を縮設接続して構成することができる。

入力端子２２　、２３には選択信号Ｓ　（２１、Ｓ　（
３）がそれぞれ入力される。選択信号Ｓ　＋２１　、　
Ｓ　＋３１は“０”または“１″の２値信号であり、そ
れぞれ人カバソファ回路２，３を介してデコーダ９に導
かれる。

デコーダ９は選択信号Ｓ　（２＋　、　Ｓ　（３１であ
られされる２ビツトの２進数を解読して対応する出力Ｑ
ｌ〜Ｑ４のいずれかを出力する。出力Ｑ１はトランスフ
ァ・ゲート１１の制御人力Ｘに直接導かれるとともに、
インバータ５を介して反転制御人力Ｙに導かれる。同様
に、出力Ｑ２〜Ｑ３はそれぞれトランスファ・ゲート１
２　、１３または１４の制御人力Ｘに導かれるとともに
インバータ６．７または８を介して反転制御人力Ｙに導
かれる。

第１図回路の動作が、第４図を参照しつつ以下に説明さ
れる。第４図は第１図回路の各部信号波形図であり、入
力端子２１に印加される人力信号Ｓ　（１）、入力バッ
ファ回路１の出力信号Ｓ　（１０１、および出力バッフ
ァ回路４の出力信号５（４）の各波形が示されている。

いま選択信号Ｓ　（２）　、　Ｓ　（３）の入力値に応
じてトランスファ・ゲート１１〜１４のうちの１つがデ
コーダ９により選択されて導通されると、そのトランス
ファ・ゲートに対応するキャパシタｃ１〜ｃ４の１つが
入カバソファ回路１の出力端子に接続される。したがっ
てこの選択されたキャパシタは入カバソファ回路１の負
荷静電容量となる。

入力バッファ回路１に入力信号５（１）が印加されると
、この人カバソファ回路１内部で生ずる一定の遅延時間
ｔ（１）の後に、入力バッファ回路１の出力信号Ｓ　Ｑ
Ｏ＋が立ち上がり始め、さらに遅延時間ｔ（２）の後に
所定のしきい値電圧Ｖ　（ｔｈ）に達する。

この出力信号Ｓ００の立上りの勾配は、負荷静電容量の
大きさに応じて変化するものであるから、結局、選択信
号Ｓ　（２１、Ｓ　（３）により負荷静電容量を変える
ことで遅延時間ｔ（２）の長さを制御できる。

出力信号５（ＩＱ＋がしきい値電圧Ｖ　（ｔｈ）を越え
ると、出力バッファ回路４が作動されて出力信号５（４
）を送出することになるが、この際、出力信号５（４）
は出力バッファ回路４内部で生じる一定の遅延時間ｔ（
３）にわたり遅延される。

このように、端子２１に入力された入力信号５（１）は
、入力バッファ回路ｌの負荷効果により、選択信号Ｓ　
（２１、Ｓ　（３＋で選択される負荷静電容量に応じた
時間が遅延され、出力バッファ回路４で波形を整形され
るとともにレベル変換されて、出力端子２４から遅延出
力信号として出力される。この場合の全遅延時間はｔ　
（１１＋むｆ２）　＋　ｔ　（３１であるが、選択信号
Ｓ　（２１、Ｓ　（３１に応じて時間ｔ（２）を変える
ことにより、全遅延時間を可変制御することが可能とな
る。

本発明の実施にあたっては種々の変形形態が可能である
。例えば第１図の実施例では選択信号に応じてデコーダ
およびトランスファ・ゲートによりキャパシタ０１〜Ｃ
４のいずれか１つを選択するように構成したが、勿論こ
れに限らず、例えばキャパシタ０１〜Ｃ４を相互に直列
あるいは並列接続して入カバソファ回路の出力端子に接
続して負荷静電容量を可変させるようにデコーダおよび
トランスファ・ゲートを構成することも可能である。し
たがってデコーダの構成やトランスファ・ゲートの配置
位置などは第１図回路のものに限定されるものではない
。トランスファ・ゲートは他のスイッチ回路で置き代え
ることも可能である。

また一層精密な遅延制御を行うためにはキャパシタの数
をさらに増やすことが望ましい。

〔発明の効果〕

本発明によれば、選択信号を変えることにより入力信号
に対し任意の時間遅延を与えることが容易に行える。ま
た遅延時間の微調整が可能となる。

さらに回路全体を集積回路化することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例としての遅延回路を示す図、
第２図は第１図回路におけるトランスファ・ゲートを示
す図、第３図は餉１図回路における入力および出力バッ
ファ回路の概略的構成を示す図、第４図は第１図回路に
おける各部信号波形を示す波形図である。 １〜３・・・入力バッファ回路、 ４・・・・・・・・・出力バッファ回路、５〜８・・・
インバータ、 ９・・・・・・・・・デコーダ、 １１〜１４・・・トランスファ・ゲート、Ｃ１〜Ｃ４・
・・キャパシタ。

Claims (1)

1. 【特許請求の範囲】 １、入力信号が印加される入力バッファ回路、複数個の
   キャパシタからなるキャパシタ群、選択信号に応じて該
   キャパシタ群から少なくとも１以上のキャパシタを選択
   して該入力バッファ回路の出力端子に接続することによ
   り該入力バッファ回路の負荷静電容量を可変制御する選
   択回路、および、該入力バッファ回路の出力が所定電圧
   以上となったときに出力信号を送出する出力バッファ回
   路を備える遅延回路。 ２、前記選択回路は、各キャパシタと入力バッファ回路
   の出力端子との間にそれぞれ挿入されたトランスファ・
   ゲートからなるゲート群、および、選択信号に応じて該
   ゲート群のオン・オフ制御を行うデコーダを含み構成さ
   れる特許請求の範囲第１項記載の遅延回路。