KR960013300B1 - 디지탈-아날로그 변환기(Digital-to Analog Converter)의 전류셀 스위치회로 - Google Patents

디지탈-아날로그 변환기(Digital-to Analog Converter)의 전류셀 스위치회로 Download PDF

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Abstract

내용 없음.

Description

디지탈-아날로그 변환기(Digital-to-Analog Converter)의 전류셀 스위치회로
제1도는 종래의 디지탈-아날로그 변환기의 전류셀 스위치회로의 구성도.
제2도는 제1도의 동작을 설명하기 위한 타이밍도.
제3도는 본 발명에 따른 전류셀 스위치회로의 제1실시예.
제4도는 제3도의 동작을 설명하기 위한 타이밍도.
제5도는 본 발명에 따른 전류셀 스위치회로의 제2실시예.
제6도는 본 발명에 따른 전류셀 스위치회로의 제3실시예.
제7도는 제6도의 동작을 설명하기 위한 타이밍도.
본 발명은 DAC(Digital-to-Analog Converter)에 있어서 각종 크기의 전류셀을 출력에 연결해주는 역할을 하는 스위치 및 이의 구동회로에 관한 것이다.
먼저, 제1도와 같은 기존의 DAC 전류셀 회로에 대해서 살펴 보겠다.
종래의 회로는 제1의 전원(VDD)과 제2의 전원(VSS) 사이에 제1트랜지스터(N4)와 제2트랜지스터(N5)가 배치되고, 그들의 공통 게이트에 입력되는 소정의 입력신호(DINB)를 반전시켜 구형파 구동신호(DIN)를 공통 드레인을 통해 출력하는 구동회로(3)와, 상기 구동회로(3)의 구동신호(DIN)와 소정의 기준신호(Vref)를 각각의 게이트로 인가받고, 각각의 드레인이 제1의 전원(VDD)에 연결되며, 소오스가 공통으로 연결된 제1트랜지스터(N1)과 제2트랜지스터(N2)로 이루어져, 상기 구동신호(DIN)에 의거하여 상기 제2트랜지스터(N2)의 드레인을 통해 출력단(V0)에 출력신호를 출력하는 스위치회로(2)와, 상기 스위치회로(2)의 제1트랜지스터(N1)와 제2트랜지스터(N2)의 공통 소오스와 제2의 전원(VSS) 사이에 연결되어 기준전류(1)를 제어하는 전류셀(1)로 구성되어 있다.
전류셀(1)의 출력은 외부저항 R1에 연결되어 원하는 전압으로 바뀌게 되어 있다.
한편 커패시터 C1은 제1, 제2트랜지스터(N1,N2) 및 전류셀(1)에 의해서 생기는 기생커패시터를 나타낸다.
다음에 이의 동작을 제2도를 참조하여 설명을 하겠다.
t0~t1 구간에서 구동회로(3)의 구동신호 DIN은 기준신호 Vref의 전압보다 높은 상태이다.
따라서, 스위치회로(2)내의 제1트랜지스터(N1)은 온(on)상태로 되고, 제2트랜지스터(N2)는 오프(off)상태로 되므로 출력단 V0은 제1의 전원전압 VDD를 갖게 된다.
다음, 시점 t1에서 구동신호 DIN이 로우(low) 상태로 바뀌면 제1트랜지스터(N1)이 오프되면서 제2트랜지스터(N2)가 온되기 시작하고, 따라서 전류셀(1)의 전류가 출력측으로 흐르기 시작한다.
그러나, t1 순간의 탭(tap)전압 V3은 기생커패시터(C1)에 의해 충전된 전압과 동일하므로 상기 제2트랜지스터(N2)가 온되는데 걸리는 시간은 전류셀(1)의 전류크기 I와 기생커패시터(C1)의 값에 의해 결정된다.
즉, 구동신호 DIN이 낮아지면 제1트랜지스터(N1)는 순간적으로 오프가 되지만 탭전압 V3은 아직도 기준신호전압 Vref 보다 높아서 제2트랜지스터(N2)는 온(ON)되지 못하고 있다.
그러나 전류셀(1)의 전류 I에 의해서 방전이 되면 제2트랜지스터(N2)가 서서히 온되며, 그 결과 출력전압 V0도 낮아진다.
제2도에서 보듯이, 출력전압(V0)은 탭전압(V3)이 기준전압(Vref)보다 낮아지기 전까지는 스위치회로(2)의 전환동작이 바뀌지 않아 출력상태가 변하지 않게 되는 지연현상을 나타냄을 알 수 있다.
그러나, 이후 시점 t2가 되면 탭전압(V3)이 충분히 방전되어 출력전압(V0)은 정상상태인 VOℓ을 나타내게 되며 이 상태는 구동신호(DIN)의 상태가 바뀌기 전인 시점 t3까지 유지된다.
시점 t3에서 구동신호(DIN)가 로우상태에서 하이(high) 상태로 바뀌게 되면 탭전압(V3)도 동시에 상승하기 시작한다.
그런데 이 상승속도는 하강속도에 비해 상대적으로 매우 빠른 특성을 나타낸다.
왜냐하면 이 경우에는 제1트랜지스터(N1)가 구동신호(DIN)를 버퍼링(buffering)하는 역할을 하여 구동신호(DIN)의 급격한 변화에도 쉽게 따라가면서 캐패시터(C1)를 충전시켜 줄 수 있기 때문이다.
따라서 구동신호(DIN)의 레벨이 상승하면 탭전압(V3)도 거의 지연없이 상승하게 되고 이에 따라 제2의 트랜지스터 N2도 순식간에 오프되면서 V0는 제1의 전원전압 VDD에 머물게 된다.
이러한 탭전압(V3)의 불균일한 상승 및 하강 특성 때문에 많은 전류셀이 동시에 온/오프되는 경우 온 동작시간과 오프 동작시간의 차이에 의해 출력전압(V0)에는 그리치(glitch)라는 순간 펄스형태의 전압오차가 생기게 된다.
즉, 3비트의 경우를 예로들어 좀더 설명하면, 입력데이터가 '001'상태에서 '100'상태로 바뀔 경우, 최상위 비트(MSB)인 '0'이 '1'로 바뀔때의 출력변화는 빠르지만 나머지 두 비트가 '11'에서 '00'으로 바뀌는 것에 대한 출력변화는 상대적으로 느려서 중간상태로서, '111'에 해당하는 출력상태가 잠시 나타나므로 출력에 원하지 않는 순간펄스인 그리치가 나타나는 것이다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, DAC의 주요구성 요소인 전류셀의 스위치 및 구동회로를 최적화하여 출력에서 그리치가 발생되는 것을 최대로 억제하는 것을 목적으로 한다.
이제부터, 바람직한 실시예들을 통하여 본 발명에 대해 상세히 설명한다.
제3도는 본 발명의 제1실시예를 나타낸 것이다.
본 실시예는 종래의 회로(제1도)의 구성을 기본적으로 갖되, 개량된 스위치회로(2)를 포함한다.
즉, 본 예에서는 스위치회로(2)내 제1트랜지스터(N1)의 게이트와 소오스 사이에 스위치 온/오프 시간을 일치시키기 위한 수단인 보상커패시터(Cc)가 부가적으로 설치된다.
이와같이 스위치용인 제1트랜지스터(N1)의 게이트와 소오스 사이에 보상커패시터(Cc)를 연결하면 구동회로(3)로부터 제공되는 구동신호(DIN)가 하이레벨에서 로우레벨로 변할 때 기생커패시터(C1)에 충전된 전압이 상기 보상커패시터(Cc)를 통하여 신속히 방전되므로 스위칭용인 제2트랜지스터(N2)가 온되는 시간이 단축됨으로써 스위치회로(2)의 온/오프 시간이 일치되어 그리치의 발생을 최대한 억제할 수 있게 된다(제4도 참조).
또한, 이 보상커패시터(Cc)는 MOS 커패시터를 이용해도 같은 효과를 얻을 수 있으며, 이것을 실현한 것이 제5도로서, 본 발명의 제2실시예를 나타내고 있다.
여기에서는 MOS 트랜지스터(N6)의 게이트를 하나의 단자로 하고 드레인과 소오스를 묶어 다른 하나의 단자로 함으로써 트랜지스터(N6)의 게이트 절연막을 이용한 커패시터를 보상커패시터로 이용할 수 있는 것이며 그 동작효과는 제4도와 같다.
제6도는 본 발명의 제3실시예를 나타낸 것으로서, 보상커패시터를 사용하지 않고 스위치용 제1트랜지스터(N1)를 구동하는 구동회로(3)에 또하나의 트랜지스터(N7)를 첨가하여 구동펄스의 상승시간을 하강시간에 비해 느리게 함으로써, 제2트랜지스터(N2)의 도통(turn-on)시간 및 불통(turn-off)시간을 일치시켜 출력에 그리치가 생기지 않도록 하여 준다.
제7도의 동작 파형도를 보면서 본 실시예의 동작에 대해 좀더 자세히 설명하겠다.
먼저 구간 t0~t1에서는 입력 DINB는 하이상태이고 구동회로(N4,N5,N7)를 거친 전압 V1은 로우상태에 있으므로 제1트랜지스터(N1)은 오프상태이고 제2트랜지스터(N2)는 온 상태에 있다.
따라서 셀전류 I가 흘러서 출력전압은 로우상태에 머문다.
다음 시점 t1에서 입력신호 DINB가 로우로 하강하면 전압 V1은 상승하기 시작하는데 구동회로(3)내 인버터용인 제1트랜지스터(N4)에 트랜지스터(N7)가 직렬로 연결되어 있으므로 이의 도통저항이 인버터용인 제2트랜지스터(N5)에 비해서 상대적으로 크기 때문에 전압 V1의 상승시간이 길어지게 된다.
따라서 탭전압 V3도 서서히 증가하게 되는데, 구동전압 V1이 기준전압 Vref보다 크게 되면 상기 제1트랜지스터(N1)이 온되고 상기 제2트랜지스터(N2)는 오프되면서 출력전압(V0)이 증가하게 된다.
이 출력전압(V0)이 상승하는 시간은 구동전압 V1이 기준전압 Vref에 이르는 시간만큼 늦어진다고 보면 될 것이다.
시점 t3 이후에서는 이 동작이 완전히 마무리 되어 출력전압 V0가 최대값을 가진 상태를 계속 유지하게 된다.
다시 시점 t4가 되면 입력신호 DINB는 하이로 바뀌고 구동전압 V1은 그에 따라서 하강하지만 제2트랜지스터(N5)의 도통저항이 작아서 재빨리 하강하게 된다.
이에 따라 제1트랜지스터(N1)는 급격히 불통되지만 앞서와 마찬가지 이유로 기생커패시터 C1에 충전되어 있는 전압이 전류셀의 전류 I에 의해서 비교적 천천히 방전하게 됨으로써 제7도에서 보듯이 탭전압 V3은 서서히 하강한다.
탭저항 V3가 낮아지면서 시점 t5에서 Vref-Vt(Vt:트랜지스터 문턱전압)보다 낮아지게 되면 제2트랜지스터(N2)가 온되면서 출력전압(V0)도 따라서 낮아지게 된다.
시점 t6이 되면 다시 정상상태에 도달하게 된다.
이상과 같이 제1트랜지스터(N1)를 구동하는 신호의 상승시간을 적당히 지연시키는 방법에 의해서도 제2트랜지스터(N2)의 도통 및 불통시간을 일치시켜 출력의 그리치 현상을 크게 감소시킬 수 있다.

Claims (5)

  1. 제1의 전원(VDD)과 제2의 전원(VSS)사이에 제1트랜지스터(N4)와 제2트랜지스터(N5)가 배치되고, 그들의 공통 게이트에 입력되는 소정의 입력신호(DINB)를 반전시켜 구형파 구동신호(DIN)를 공통 드레인을 통해 출력하는 구동회로(3)와, 상기 구동회로(3)의 구동신호(DIN)와 소정의 기준신호(Vref)를 각각의 게이트로 인가받고, 각각의 드레인이 제1의 전원(VDD)에 연결되며, 소오스가 공통으로 연결된 제1트랜지스터(N1)과 제2트랜지스터(N2)로 이루어져, 상기 구동신호(DIN)에 의거하여 상기 제2트랜지스터(N2)의 드레인을 통해 출력단(V0)에 출력신호를 출력하는 스위치회로(2)와, 상기 스위치회로(2)의 제1트랜지스터(N1)와 제2트랜지스터(N2)의 공통 소오스와 제2의 전원(VSS) 사이에 연결되어 기준전류(I)를 제어하는 전류셀(1)로 구성된 DAC의 전류셀 스위치회로에 있어서, 상기 스위치회로(2)는 상기 제1트랜지스터(N1)의 게이트와 소오스 사이에 배치되어 상기 제2트랜지스터(N2)의 온 동작시간과 오프 동작시간을 일치시키는 그리치 제거수단을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로.
  2. 제1항에 있어서, 상기 그리치 제거수단은 커패시터(Cc)로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로.
  3. 제1항에 있어서, 상기 그리치 제거수단은 게이트가 상기 제1트랜지스터(N1)의 게이트와 연결되고, 소오스 및 드레인이 상기 제1트랜지스터(N1)의 소오스와 연결되는 제3의 트랜지스터(N6)로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로.
  4. 제1의 전원(VDD)과 제2의 전원(VSS)사이에 제1트랜지스터(N4)와 제2트랜지스터(N5)가 배치되고, 그들의 공통 게이트에 입력되는 소정의 입력신호(DINB)를 반전시켜 구형파 구동신호(DIN)를 공통 드레인을 통해 출력하는 구동회로(3)와, 상기 구동회로(3)의 구동신호(DIN)와 소정의 기준신호(Vref)를 각각의 게이트로 인가받고, 각각의 드레인이 제1의 전원(VDD)에 연결되며, 소오스가 공통으로 연결된 제1트랜지스터(N1)과 제2트랜지스터(N2)로 이루어져, 상기 구동신호(DIN)에 의거하여 상기 제2트랜지스터(N2)의 드레인을 통해 출력단(V0)에 출력신호를 출력하는 스위치회로(2)와, 상기 스위치회로(2)의 제1트랜지스터(N1)와 제2트랜지스터(N2)의 공통 소오스와 제2의 전원(VSS) 사이에 연결되어 기준전류(I)를 제어하는 전류셀(1)로 구성된 DAC의 전류셀 스위치회로에 있어서, 상기 구동회로(3)는 상기 제1트랜지스터(N4)의 드레인과 상기 제2트랜지스터(N5)의 드레인의 사이에 배치되어 상기 소정의 구동신호(DIN)의 상승시간을 하강시간에 비해 지연시키는 그리치 제거수단이 포함되어 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로.
  5. 제4항에 있어서, 상기 그리치 제거수단은 게이트가 상기 제2의 전원(VSS)에 연결되고, 소오스가 상기 제1트랜지스터(N4)의 드레인에 연결되며, 드레인이 상기 제2트랜지스터(N5)의 드레인에 연결되는 트랜지스터(N7)인 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로.
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