JPWO2006134837A1 - 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス - Google Patents

Abstract

入力信号を遅延させて出力する遅延回路であって、入力信号を受け取り、入力信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを備える遅延回路を提供する。遅延回路は、バッファが出力する遅延信号を受け取り、遅延信号を遅延させて出力する第２の遅延素子を更に備えてよい。

Description

本発明は、入力信号を遅延させて出力する遅延回路、当該遅延回路を備える試験装置、タイミング発生器、テストモジュール、及び電子デバイスに関する。本出願は、下記の日本国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００５−１７７８５１ 出願日 ２００５年６月１７日

従来、入力信号を遅延させる遅延回路として、入力信号の波形をなまらせることにより、入力信号に所定の遅延を生じさせる回路が知られている。例えば、入力信号をインバータに入力し、インバータの負荷容量を充放電させ、当該負荷容量における電圧波形を出力する遅延回路が知られている。当該遅延回路では、当該インバータの電源電流を制御して負荷容量の充放電電流を制御することにより、負荷容量における電圧波形の立ち上がり時間及び立ち下がり時間を調整し、入力信号に与える遅延量を制御している。

関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、従来の遅延回路において大きな遅延を生じさせると、パルスがセットリングしなくなる場合がある。例えば、負荷容量を充放電させる遅延回路において、大きな遅延量を生じさせる場合、負荷容量を充電する電流値を小さくする。当該遅延回路では、入力信号のパルスがＨ論理を示す期間に負荷容量を充電するが、充電電流が小さいため、パルスがＨ論理を示す期間では、負荷容量の電圧が所定の基準値に達しない場合や、負荷容量の電圧が基準値以上となる時間を十分とることができない場合がある。

このような問題に対し、複数の遅延回路を直列に接続し、それぞれの遅延回路において、パルスがセットリングする範囲の遅延量を生じさせる形態が考えられる。しかし、このような形態においても、それぞれの遅延回路が出力する波形はなまっている。それぞれの遅延回路では、入力信号の電圧によってＣＭＯＳトランジスタをオン／オフさせ、遅延設定に応じた電源電流で負荷容量を充放電させるが、前段の遅延回路から受け取る信号の波形がなまっている場合、遅延設定に応じた電源電流を流させる十分な電圧をＣＭＯＳトランジスタに印加するタイミングが遅れてしまう。このため、当該遅延回路における遅延時間は、遅延設定に対して誤差を有してしまう。このため、当該遅延回路における遅延の直線性（リニアリティ）が劣化してしまう。

そこで本発明は、上記の課題を解決することのできる遅延回路、試験装置、テストモジュール、電子デバイス、及びタイミング発生器を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、入力信号を遅延させて出力する遅延回路であって、入力信号を受け取り、入力信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを備える遅延回路を提供する。

遅延回路は、バッファが出力する遅延信号を受け取り、遅延信号を遅延させて出力する第２の遅延素子を更に備えてよい。第１の遅延素子及び第２の遅延素子は、予め設定される遅延設定データに応じた遅延量をそれぞれ生成する可変遅延素子であり、バッファは、遅延設定データによらず略一定の遅延量を生成する素子であってよい。

第１の遅延素子は、入力信号を遅延及び反転させた遅延信号を出力する第１のインバータを有し、第２の遅延素子は、遅延信号を遅延及び反転させて出力する第２のインバータを有し、バッファは、遅延信号を、直列に接続された２つのインバータを介して第２の遅延素子へ出力してよい。

第１の遅延素子は、第１のインバータの電源電流を制御することにより、第１のインバータにおける遅延量を制御する第１の電流源を更に有し、第２の遅延素子は、第２のインバータの電源電流を制御することにより、第２のインバータにおける遅延量を制御する第２の電流源を更に有し、遅延回路は、第１の電流源及び第２の電流源が生成する電源電流を制御する遅延制御ブロックを更に備えてよい。

遅延制御ブロックは、与えられる遅延設定データに応じた基本電圧を生成する電圧生成部と、第１の電流源及び第２の電流源に電源電流を生成させるべく、第１の電流源及び第２の電流源の特性に応じて、基本電圧を制御電圧に変換し、第１の電流源及び第２の電流源に供給する電圧変換部とを有してよい。

本発明の第２の形態においては、入力信号を遅延させて出力する遅延回路であって、入力信号を受け取り、入力信号を遅延させて出力する第１の遅延ブロックと、第１の遅延ブロックが出力する遅延信号を遅延させて出力する第２の遅延ブロックと、第２の遅延ブロックにおける遅延量を制御する第２の遅延制御ブロックとを備え、第１の遅延ブロック及び第２の遅延ブロックはそれぞれ、入力信号を受け取り、入力信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを有し、第２の遅延制御ブロックは、第１の遅延ブロックに入力される信号を分岐して受け取り、遅延量を制御するための遅延設定データを、第１の遅延ブロックに入力される信号に応じて取り込むフリップフロップと、フリップフロップが取り込んだ遅延設定データに基づいて、第２の遅延ブロックにおける遅延量を制御する遅延制御部とを有する遅延回路を提供する。

第１の遅延ブロック及び第２の遅延ブロックはそれぞれ、バッファが出力する遅延信号を受け取り、遅延信号を遅延させて出力する第２の遅延素子を更に有してよい。遅延回路は、第１の遅延ブロックにおける遅延量を制御する第１の遅延制御ブロックを更に備え、第１の遅延制御ブロック及び第２の遅延制御ブロックは、第１の遅延ブロック及び第２の遅延ブロックにおける遅延量を略同一の値に制御してよい。

第１の遅延制御ブロックは、遅延設定データを、与えられるトリガ信号に応じて取り込むフリップフロップと、フリップフロップが取り込んだ遅延設定データに基づいて、第１の遅延ブロックにおける遅延量を制御する遅延制御部とを有し、第２の遅延制御ブロックのフリップフロップは、第１の遅延制御ブロックのフリップフロップが出力する遅延設定データを、第１の遅延ブロックに入力される信号に応じて取り込んでよい。

本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験パターンを生成するパターン発生器と、被試験デバイスに供給する試験信号を、試験パターンに基づいて成形し、被試験デバイスに供給する波形成形器と、波形成形器が、試験信号を被試験デバイスに供給するタイミングを制御するタイミング信号を生成するタイミング発生器とを備え、タイミング発生器は、基準信号を受け取り、基準信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを有する試験装置を提供する。

本発明の第４の形態においては、被試験デバイスを試験する試験装置に用いられるテストモジュールであって、信号を受け取り、信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを備えるテストモジュールを提供する。

本発明の第５の形態においては、動作回路と、動作回路と信号の授受を行う遅延回路とを備える電子デバイスであって、遅延回路は、信号を受け取り、信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを有する電子デバイスを提供する。

本発明の第６の形態においては、基準信号に基づいてタイミング信号を生成するタイミング発生器であって、基準信号を受け取り、基準信号を遅延させて出力する第１の遅延素子と、第１の遅延素子が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力するバッファとを備えるタイミング発生器を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、入力信号を精度よく遅延させることができる。特に、入力信号に対して大きな遅延を生じさせるべく、複数段の遅延素子を従属接続した場合において、入力信号の遅延量を精度よく制御することができる。また、タイミングを精度よく制御した信号を用いて、被試験デバイスを精度よく試験することができる。

本発明の実施形態に係る遅延回路３００の構成の一例を示す図である。 入力信号及び遅延信号の波形の一例を示す図である。図２（ａ）は、従来の遅延回路における波形を示し、図２（ｂ）は、第１の遅延素子３１０における波形を示す。 第２の遅延素子３３０の負荷容量における信号の波形の一例を示す図である。図３（ａ）は、第２の遅延素子３３０において、負荷容量を充電する電流波形の例を示し、図３（ｂ）は、当該負荷容量における電圧波形の例を示す。 本発明の実施形態に係る遅延回路４００の構成の一例を示す図である。 本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 図４において説明した遅延制御部４２４及び第１の遅延素子３１０の構成の一例を示す図である。 第１の遅延素子３１０の構成の他の例を示す図である。 基本電流源２２の構成の他の例を示す図である。 基本電流源２２の構成の更なる他の例を示す図である。 電流電圧変換部２４の構成の他の例を示す図である。 電流電圧変換部２４の構成の更なる他の例を示す図である。 遅延回路３００又は４００が設けられる電子デバイス５００の回路構成の概要を示す図である。

符号の説明

１０・・・パターン発生器、１２・・・波形整形器、１４・・・判定部、２０・・・タイミング発生器、２２・・・基本電流源、２４・・・電流電圧変換部、３４・・・オフセット電流生成回路、４０・・・遅延量変換電流生成回路、４８・・・インバータ回路、４９・・・電圧変換回路、５０・・・ダミートランジスタ、５２・・・変換トランジスタ、６８・・・遅延素子、７０・・・電流源、７１・・・基準電流源、７２・・・基本電流変換部、８０・・・増幅部、９０・・・スイッチ、９４・・・電流源、９６・・・電流分流部、９８・・・ミラー回路、１００・・・試験装置、１０２・・・電流分流部、１３２・・・オフセット電流生成回路、１３４・・・増幅部、１５４・・・粗オフセット電流生成回路、１５６・・・精オフセット電流生成回路、１５８・・・粗増幅部、１６０・・・精増幅部、２００・・・被試験デバイス、３００・・・遅延回路、３１０・・・第１の遅延素子、３１２・・・ソース側電流源、３１４・・・第１のインバータ、３１６・・・ソース側電流源、３２０・・・バッファ、３２２、３２４・・・インバータ、３３０・・・第２の遅延素子、３３２・・・ソース側電流源、３３４・・・第２のインバータ、３３６・・・シンク側電流源、４００・・・遅延回路、４０２・・・パルサー、４１０・・・遅延制御ブロック、４１６、４１８・・・フリップフロップ、４２４・・・遅延制御部、５００・・・電子デバイス、５１０・・・動作回路

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る遅延回路３００の構成の一例を示す図である。遅延回路３００は、入力信号を遅延させて出力する回路であって、第１の遅延素子３１０、第２の遅延素子３３０、及びバッファ３２０を備える。

第１の遅延素子３１０は、入力信号を受け取り、入力信号を遅延させて出力する。また、第１の遅延素子３１０は、与えられる遅延設定データに応じて入力信号の波形をなまらせることにより、入力信号を遅延させる。本例において第１の遅延素子３１０は、ソース側電流源３１２、シンク側電流源３１６、及び第１のインバータ３１４を有する。

第１のインバータ３１４は、入力信号を受け取り、入力信号を遅延及び反転させた遅延信号を出力する。ソース側電流源３１２及びシンク側電流源３１６は、与えられる遅延設定データに応じた電源電流を第１のインバータ３１４に供給し、第１のインバータ３１４における遅延量を制御する。

例えば、第１のインバータ３１４は、入力信号をゲート端子に受け取るＣＭＯＳトランジスタを有し、ＣＭＯＳトランジスタのオン／オフに応じて、負荷容量を充電／放電し、負荷容量の電圧波形を遅延信号の電圧波形として出力する。ソース側電流源３１２は、負荷容量を充電する電源電流を第１のインバータ３１４に供給し、シンク側電流源３１６は、負荷容量を放電する電源電流を第１のインバータ３１４から引き込む。

例えば、第１の遅延素子３１０において大きな遅延を生じさせる場合、ソース側電流源３１２が第１のインバータ３１４に与える電源電流を小さくし、第１のインバータ３１４が出力する遅延信号の波形の立ち上がりエッジをなまらせる。このような制御により、第１の遅延素子３１０において、所望の遅延を生じさせる。

バッファ３２０は、第１の遅延素子３１０が出力する遅延信号を受け取り、第１の遅延素子において生じる遅延信号の波形のなまりを補正して出力する。ここで、バッファ３２０は、第１の遅延素子３１０において生じた遅延を保持した状態で、遅延信号の波形のなまりを補正することが好ましい。

例えば、入力信号に対する遅延信号の遅延量は、入力信号の立ち上がりエッジの電圧値が所定の閾電圧を越えるタイミングと、遅延信号の立ち上がりエッジの電圧値が当該閾電圧を越えるタイミングとの差分により与えられる。このとき、バッファ３２０は、受け取った遅延信号を、当該遅延信号の立ち上がりエッジの電圧値が当該閾電圧を越えるタイミングにおいて、立ち上がり時間が零に近似できる立ち上がりエッジを有する信号に補正する。また、バッファ３２０は、受け取った遅延信号を、当該遅延信号の立ち上がりエッジの電圧値が当該閾電圧を越えるタイミングにおいて、入力信号の立ち上がりエッジと略同一の立ち上がり時間の立ち上がりエッジを有する信号に補正してもよい。

本例において、バッファ３２０は、直列に接続された２つのインバータ（３２２、３２４）を有する。バッファ３２０は、第１の遅延素子３１０から遅延信号を、２つのインバータ（３２２、３２４）を介して第２の遅延素子３３０に出力する。また、バッファ３２０は、直列に接続された、２より多数の偶数段のインバータを有してもよい。

第２の遅延素子３３０は、バッファ３２０が出力する遅延信号を受け取り、遅延信号を遅延させて出力する。また、第２の遅延素子３３０は、第１の遅延素子３１０と同様に、与えられる遅延設定データに応じて入力信号の波形をなまらせることにより、入力信号を遅延させる。また、第２の遅延素子３３０は、第１の遅延素子３１０と同一の構成を有してよい。本例において、第２の遅延素子３３０は、ソース側電流源３３２、シンク側電流源３３６、及び第２のインバータ３３４を有する。第２の遅延素子３３０におけるソース側電流源３３２、シンク側電流源３３６、及び第２のインバータ３３４は、第１の遅延素子３１０におけるソース側電流源３１２、シンク側電流源３１６、及び第１のインバータ３１４とそれぞれ同一の特性及び機能を有してよい。

このような構成により、第１の遅延素子３１０において生じる波形のなまりを補正し、第２の遅延素子３３０において精度よく遅延を生成することができる。また、遅延回路３００は、第１の遅延素子３１０及び第２の遅延素子３３０における遅延量を略同一に制御してよい。本例においては、第１の遅延素子３１０及び第２の遅延素子３３０には、同一の遅延設定データが与えられ、それぞれの電流源は、当該遅延設定データに応じた電源電流を生成する。この場合、第１の遅延素子３１０及び第２の遅延素子３３０は、遅延回路３００において生成するべき遅延量を略二分割した遅延をそれぞれ生成する。

また、遅延回路３００に与える遅延設定データを制御することにより、遅延回路３００において所望の遅延を生じさせることができる。この場合、第１の遅延素子３１０及び第２の遅延素子３３０は、予め設定される遅延設定データに応じた遅延量をそれぞれ生成する可変遅延回路として機能する。また、バッファ３２０は、当該遅延設定データによらず略一定の遅延量を生成する。このとき、遅延設定データに対して期待される遅延量と、遅延回路３００において生じる遅延量との間に、バッファ３２０における遅延により誤差が生じる場合がある。しかし、バッファ３２０における遅延量は、遅延設定データによらず一定であるため、遅延回路３００において生じる遅延のリニアリティは劣化しない。このため、例えば予めバッファ３２０における遅延量を測定することにより、遅延回路３００における遅延を、遅延設定データにより精度よく制御することができる。

図２は、入力信号及び遅延信号の波形の一例を示す図である。図２（ａ）は、従来の遅延回路における波形を示し、図２（ｂ）は、第１の遅延素子３１０における波形を示す。図２（ａ）に示すように、一段の遅延素子により大きな遅延を生成する場合、遅延波形の立ち上がり及び立ち下がりのなまりを大きくする必要がある。このため、遅延信号の電圧が所定の閾電圧Ｖｔｈを越えるタイミングが遅れ、遅延信号のセットリング時間を十分に確保することができない場合がある。

これに対し、遅延回路３００における第１の遅延素子３１０は、遅延回路３００において生成するべき遅延量Ｔを二分割した遅延を生成する。このため、遅延信号の立ち上がりエッジの始点から、遅延信号の電圧が所定の閾電圧Ｖｔｈを越えるまでの時間は、図２（ａ）に示した例に対し、略半分となる。このため、第１の遅延素子３１０が出力する遅延信号においては、セットリング時間を確保することができる。

また、図１においては、２つの遅延素子を備える遅延回路３００を示したが、遅延回路３００において生じるべき遅延量を二分割した場合であっても、それぞれの遅延素子における遅延信号のセットリング時間を確保できない場合、遅延回路３００は、第１の遅延素子３１０又は第２の遅延素子３３０と同一の構成を有する遅延素子を、第２の遅延素子３３０に従属して更に備えてよい。遅延回路３００は、生成するべき遅延量を各段の遅延素子において分割して生成した場合に、各段の遅延素子における遅延量が、遅延信号のパルスがセットリングする範囲となるように、複数の遅延素子を備えてよい。

図３は、第２の遅延素子３３０の負荷容量における信号の波形の一例を示す図である。図３（ａ）は、第２の遅延素子３３０において、負荷容量を充電する電流波形の例を示し、図３（ｂ）は、当該負荷容量における電圧波形の例を示す。第２の遅延素子３３０のソース側電流源３３２は、遅延設定データに応じた電源電流Ｉ_０を生成するが、第２のインバータ３３４が有するＣＭＯＳトランジスタの特性、及び入力される遅延信号の電圧波形によって、負荷容量に供給される充電電流がＩ_０に達するまでの時間に遅れが生じる。

例えば、ＣＭＯＳトランジスタのゲート端子に電圧Ｖｇが印加されたときに、ＣＭＯＳトランジスタが充電電流Ｉ_０を出力する場合について説明する。このとき、ＣＭＯＳトランジスタのゲート端子に入力される遅延信号の立ち上がりエッジの電圧値がＶｇに達するまでの時間が零で近似できれば、図３（ａ）の理想波形に示すように、充電電流がＩ_０に達する時間（ｔ２−ｔ０）は、零で近似できる。このとき、負荷容量における電圧波形の電圧値は、図３（ｂ）の理想波形に示すように、略一定の傾きで増加する。この場合、第２の遅延素子３３０における遅延のリニアリティは劣化しない。

しかし、図２（ｂ）の遅延波形に示したように、ＣＭＯＳトランジスタのゲート端子に入力される遅延信号の立ち上がりがなまっている場合、ＣＭＯＳトランジスタのゲート電圧がＶｇに達するまでに時間がかかる。係る場合、図３（ａ）の実波形に示すように、負荷容量の充電電流がＩ_０に達するまでの時間（ｔ１−ｔ０）に遅れが生じる。このとき、負荷容量における電圧波形は、図３（ｂ）の実波形に示すように、非線形に増加する領域（ｔ０〜ｔ１）と、線形に増加する領域（ｔ１〜）とを有する。このため、第２の遅延素子３３０における遅延のリニアリティが劣化してしまう。

図１に示した遅延回路３００によれば、第２の遅延素子３３０の前段にバッファ３２０を設け、第１の遅延素子３１０において生成した遅延を維持した状態で、第２の遅延素子３３０に入力する遅延信号の波形のなまりを補正する。このため、図３において説明した遅延のリニアリティの劣化を低減することができる。このため、精度のよい遅延を生成することができる。

図４は、本発明の実施形態に係る遅延回路４００の構成の一例を示す図である。本例における遅延回路４００は、入力信号を遅延させて出力する回路であって、パルサー４０２、第１の遅延ブロック３００−１、第２の遅延ブロック３００−２、第１の遅延制御ブロック４１０−１、及び第２の遅延制御ブロック４１０−２を備える。パルサー４０２は、入力信号を受け取り、入力信号におけるパルスを整形して出力する。

第１の遅延ブロック３００−１は、パルサー４０２から入力信号を受け取り、当該入力信号を遅延して出力する。また、第２の遅延ブロック３００−２は、第１の遅延ブロック３００−１が出力する遅延信号を受け取り、当該遅延信号を遅延して出力する。

第１の遅延ブロック３００−１及び第２の遅延ブロック３００−２は、図１に関連して説明した遅延回路３００の構成に加え、それぞれインバータ３４０〜３４６を更に有する。インバータ３４０及びインバータ３４６は、バッファ３２０が有するインバータと同様に、遅延ブロック間を伝送する遅延信号の波形のなまりを補正する。本例において、インバータ３４０は、第１の遅延素子３１０の前段に設けられ、インバータ３４６は、第２の遅延素子３３０の後段に設けられる。各遅延ブロックにおけるインバータ３４６と、次段の遅延ブロックにおけるインバータ３４０とにより、バッファ３２０と同一の機能を奏する。インバータ３４０及びインバータ３４６は、図１において説明したインバータ３２２及び３２４と同一の機能及び構成を有してよい。また、他の例においては、インバータ３４０及びインバータ３４６は、共に第１の遅延素子３１０の前段に設けられてよく、共に第２の遅延素子３３０の後段に設けられていてもよい。

図４においては、２段の遅延ブロックを接続した例について説明したが、更に多くの遅延ブロックを接続することができる。このような構成により、複数の遅延ブロックを従属接続した構成において、遅延素子間を伝送する信号のなまりを補正し、多段の遅延素子を用いて入力信号を遅延させることができる。このため、遅延素子一段当たりで生成する遅延量を小さくすることができ、より大きな遅延を生成する場合であっても、各遅延素子において波形のセットリングを容易にすることができる。また、遅延回路４００が備える遅延ブロックは、それぞれ同一の構成を有するので、遅延ブロックの段数を容易に調整することができる。

また、各遅延ブロックのインバータ３４２及びインバータ３４４は、各遅延ブロックの第１の遅延素子３１０に入力される信号を、次段の遅延ブロックに対応する遅延制御ブロック４１０に入力する。各遅延制御ブロック４１０は、前段の遅延ブロックから受け取る信号をトリガ信号として、遅延制御データを取り込み、対応する遅延ブロックにおける遅延量を制御する。また、初段の遅延制御ブロック４１０は、パルサー４０２から与えられるトリガ信号に応じて、遅延制御データを取り込み、第１の遅延ブロック３００−１における遅延量を制御する。

このような構成により、各遅延ブロックにおける遅延量をリアルタイムに制御することができる。このため、入力信号に対して多様な遅延を与えることができる。また、パルサー４０２は、第１の遅延ブロック３００−１に入力信号を入力する前に、第１の遅延制御ブロックが遅延量を設定できるように、トリガ信号を出力することが好ましい。

各遅延制御ブロック４１０は、遅延ブロックに対応して設けられる。図４における遅延回路４００は、２段の遅延ブロック及び２段の遅延制御ブロック４１０を備えるが、他の例においては、更に多段の遅延ブロック及び同数の遅延制御ブロック４１０を備えてよい。各遅延制御ブロック４１０はそれぞれ、複数のインバータ（４１２、４１４、４２０、４２２）、複数のフリップフロップ（４１６、４１８）、及び遅延制御部４２４を有する。

インバータ４１２及びインバータ４１４は、遅延設定データを受け取る。例えば、インバータ４１２は、遅延設定データのうち、予め定められた上位ビットを受け取り、インバータ４１４は、遅延設定データのうち、他の下位ビットを受け取る。フリップフロップ４１６及びフリップフロップ４１８は、与えられるトリガ信号に応じて、インバータ４１２及びインバータ４１４が出力する遅延設定データを取り込み、保持する。

遅延制御部４２４は、フリップフロップ４１６及びフリップフロップ４１８が保持した遅延設定データに基づいて、対応する遅延ブロックにおける遅延量を制御する。本例において遅延制御部４２４は、受け取った遅延設定データをアナログの制御電圧に変換するデジタルアナログ変換器であってよい。この場合、遅延制御部４２４は、当該制御電圧を用いて、対応する第１の遅延素子３１０及び第２の遅延素子３３０が有する電流源が生成する電源電流を制御する。

インバータ４２０及びインバータ４２２は、フリップフロップ４１６及びフリップフロップ４１８が保持する遅延設定データを、次段の遅延制御ブロック４１０に受け渡す。次段の遅延制御ブロック４１０は、受け取った遅延設定データに基づいて、対応する遅延ブロックの遅延量を同様に制御する。

例えば、第２の遅延制御ブロック４１０のフリップフロップ（４１６、４１８）は、第１の遅延ブロック３００−１に入力される信号を分岐して受け取り、遅延量を制御するための遅延設定データを、第１の遅延ブロック３００−１に入力される信号に応じて取り込む。そして、第２の遅延制御ブロック４１０の遅延制御部４２４は、フリップフロップ（４１６、４１８）が取り込んだ遅延設定データに基づいて、第２の遅延ブロック３００−２における遅延量を制御する。

また、各遅延制御ブロック４１０が対応する遅延ブロックに設定する遅延量は、略同一である。即ち、各遅延制御ブロック４１０は、同一の遅延設定データに基づいて、対応する遅延ブロックにおける遅延量を制御する。例えば、本例のように２つの遅延制御ブロック４１０を有する場合、第１の遅延制御ブロック４１０−１及び第２の遅延制御ブロック４１０−２は、第１の遅延ブロック３００−１及び第２の遅延ブロック３００−２における遅延量を略同一の値に制御する。

各遅延ブロックでは、素子バラツキ等により、各遅延設定データに対して遅延誤差を有する場合がある。このため、各遅延ブロックに対して異なる遅延設定データを用いて遅延量を制御した場合、各遅延ブロックにおける遅延誤差の最悪値の和の誤差が生じる場合、ある遅延ブロックにおける遅延誤差の影響が大きくなる場合等が生じてしまい、精度のよい遅延を生成することができない。これに対し、本例における遅延回路４００によれば、各遅延ブロックにおいて略均等な遅延を生成するため、各遅延ブロックにおける遅延誤差を平均化することができ、遅延誤差の最悪値となる可能性を低減することができる。

図５は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、例えば半導体素子等の被試験デバイス２００を試験する。本例において試験装置１００は、パターン発生器１０、波形整形器１２、タイミング発生器２０、及び判定部１４を備える。

パターン発生器１０は、被試験デバイス２００を試験するための試験パターンを生成し、波形整形器１２に供給する。波形整形器１２は、受け取った試験パターンを整形した試験信号を、タイミング発生器２０から与えられるタイミングに応じて被試験デバイス２００に供給する。

タイミング発生器２０は、例えば遅延回路であって、与えられる基準クロックを所望の遅延量だけ遅延させて波形整形器１２に供給することにより、波形整形器１２が試験信号を供給するタイミングを制御する。本例において、タイミング発生器２０は、図１から図４において説明した、遅延回路３００又は遅延回路４００である。この場合、遅延回路３００又は遅延回路４００は、入力信号として基準クロックを受け取り、当該入力信号を予め設定される遅延量で遅延して、波形整形器１２に供給する。

また、判定部１４は、被試験デバイスが試験信号に応じて出力する出力信号と、パターン発生器１０から与えられる期待値信号とを比較することにより、被試験デバイス２００の良否を判定する。

本例における試験装置１００によれば、図１から図４において説明したように、基準クロックを精度よく遅延して波形整形器１２に供給できるため、被試験デバイス２００の良否を精度よく判定することができる。

図６は、図４において説明した遅延制御部４２４及び第１の遅延素子３１０の構成の一例を示す図である。図６においては、遅延制御部４２４及び第１の遅延素子３１０以外の構成については省略する。本例において遅延制御部４２４は、基本電流源２２及び電流電圧変換部２４を有する。また、本例においては、第１の遅延素子３１０の構成を示すが、第２の遅延素子３３０も同一の構成を有してよい。

基本電流源２２及び電流電圧変換部２４は、遅延設定データ（Ｓ０〜Ｓ５）に応じた基本電圧を生成する。基本電流源２２は、予め定められた直流の基本電流を生成する。そして、電流電圧変換部２４は、基本電流源２２が生成した基本電流に基づいて基本電圧を生成し、第１の遅延素子３１０に供給する。このとき、電流電圧変換部２４は、タイミング発生器２０における所望の遅延設定データが与えられ、当該遅延設定データに応じたレベルの基本電圧を生成する。本例においては、電流電圧変換部２４は、基本電流のｋ倍〜ｋ＋６３倍の任意の整数倍の大きさの電流を生成し、生成した電流を電圧に変換することにより、基本電圧を生成する。図６に示すように、電流電圧変換部２４は、Ｓ０〜Ｓ５までの６ビットの２進数で表される０〜６３までの倍率を、遅延設定データとして受け取る。

第１の遅延素子３１０は、与えられる基本電圧に応じた遅延量だけ入力信号を遅延させて出力する。次に、基本電流源２２、電流電圧変換部２４、及び第１の遅延素子３１０の詳細な構成及び動作について説明する。

基本電流源２２は、ｐ−ＭＯＳトランジスタ２８、及びｎ−ＭＯＳトランジスタ３２を有する。ここで、ｐ−ＭＯＳトランジスタとは、ｐチャネル型のＭＯＳ（metal-oxide-semiconductor）トランジスタであり、ｎ−ＭＯＳトランジスタとは、ｎチャネル型のＭＯＳトランジスタである。

ｐ−ＭＯＳトランジスタ２８は、ソース端子に予め定められたソース電圧VDが与えられ、ゲート端子とドレイン端子とが接続される。また、ｎ−ＭＯＳトランジスタ３２は、ゲート端子に予め定められたゲート電圧ＶＧが与えられ、ドレイン端子がｐ−ＭＯＳトランジスタ２８のドレイン端子に接続され、ソース端子に予め定められたソース電圧ＶＳが与えられる。このような構成により、基本電流源２２は、予め定められた基本電流を生成し、ｐ−ＭＯＳトランジスタ２８のドレイン電圧及びゲート電圧を、予め定められた電圧として電流電圧変換部２４に出力する。

電流電圧変換部２４は、オフセット電流生成回路３４、複数の遅延量変換電流生成回路（４０−０〜４０−５、以下４０と総称する）、及び電圧変換回路４９を有し、基本電流から、遅延設定データに応じた基本電圧を生成する。

また本例において、電流電圧変換部２４は、６個の遅延量変換電流生成回路４０を有しているが、遅延量変換電流生成回路４０の個数は６個に限定されない。電流電圧変換部２４は、必要な遅延設定データ範囲及び遅延設定データ分解能に応じた数の遅延量変換電流生成回路４０を有する。

オフセット電流生成回路３４、及び複数の遅延量変換電流生成回路４０は、ソース電圧ＶＤが与えられる端子に対してそれぞれ並列に設けられる。オフセット電流生成回路３４は、基本電流のｋ倍の大きさのオフセット電流を生成する。本例においては、オフセット電流生成回路３４は、ｋ個並列に設けられたｐ−ＭＯＳトランジスタ３６、及びｋ個並列に設けられたｐ−ＭＯＳトランジスタ３８を有する。それぞれのｐ−ＭＯＳトランジスタ３６は、ソース端子にソース電圧ＶＤが与えられ、ドレイン端子がｐ−ＭＯＳトランジスタ３８のソース端子と接続される。本明細書におけるｐ−ＭＯＳトランジスタは、それぞれ略同一の特性を有し、ｐ−ＭＯＳトランジスタは、それぞれ略同一の導電特性を有する。また、ｐ−ＭＯＳトランジスタ３６のゲート端子は、ｐ−ＭＯＳトランジスタ２８のゲート端子に接続される。このような構成により、オフセット電流生成回路３４には、基本電流のｋ倍の大きさのオフセット電流が流れる。

それぞれの遅延量変換電流生成回路４０−ｘは、基本電流をそれぞれ異なる倍率で増幅する。本例においてそれぞれの遅延量変換電流生成回路４０−ｘは、それぞれ基本電流の２^ｘ倍の大きさの電流を生成する。また、それぞれの遅延量変換電流生成回路４０−ｘには、それぞれ遅延設定データのＳ_ｘのビットが与えられる。それぞれの遅延量変換電流生成回路４０−ｘは、ダミー電流路と遅延量変換電流路とを有しており、与えられるビットが０の場合に、生成した電流をダミー電流路に流し、与えられるビットが１の場合に、生成した電流を遅延量変換電流路に流す。

本例においてそれぞれの遅延量変換電流生成回路４０−ｘは、２^ｘ個並列に設けられたｐ−ＭＯＳトランジスタ４２−ｘ、２^ｘ個並列に設けられ、前述したダミー電流路として機能するｐ−ＭＯＳトランジスタ４４−ｘ、２^ｘ個並列に設けられ、前述した遅延量変換電流路として機能するｐ−ＭＯＳトランジスタ４６−ｘ、及びインバータ回路４８−ｘを有する。

ｐ−ＭＯＳトランジスタ４２−ｘは、ｐ−ＭＯＳトランジスタ３６と同様に、ソース端子にソース電圧ＶＤが与えられ、ゲート端子がｐ−ＭＯＳトランジスタ２８のゲート端子に接続される。つまり、２^ｘ個並列に設けられたｐ−ＭＯＳトランジスタ４２−ｘに流れる電流の総和は、基本電流の２^ｘ倍となる。

ｐ−ＭＯＳトランジスタ４４−ｘと、ｐ−ＭＯＳトランジスタ４６−ｘとは、ｐ−ＭＯＳトランジスタ４２−ｘに対して並列に設けられ、ｐ−ＭＯＳトランジスタ４４−ｘのゲート端子には遅延設定データのＳ_ｘのビットが入力され、ｐ−ＭＯＳトランジスタ４６−ｘのゲート端子には、インバータ回路４８−ｘを介して遅延設定データＳ_ｘの反転ビットが入力される。つまり、ｐ−ＭＯＳトランジスタ４２−ｘに流れる電流は、遅延設定データＳ_ｘに応じて、ｐ−ＭＯＳトランジスタ４４−ｘ、又はｐ−ＭＯＳトランジスタ４６−ｘのいずれかを流れる。

つまり、複数のインバータ回路４８は、所望の遅延設定データに基づいて、複数の遅延量変換電流生成回路４０においてそれぞれ増幅された複数の電流から、１つ又は複数の電流を選択し、選択した電流を遅延量変換電流路に流し、選択しなかった電流をダミー電流路に流す選択部として機能する。

電圧変換回路４９は、それぞれの遅延量変換電流生成回路４０の、遅延量変換電流路を流れる電流の総和に基づいて、基本電圧を生成する。電圧変換回路４９は、ダミートランジスタ５０及び変換トランジスタ５２を有する。ダミートランジスタ５０のドレイン端子には、それぞれの遅延量変換電流生成回路４０の、ダミー電流路を流れた電流の総和が供給され、変換トランジスタ５２には、それぞれの遅延量変換電流生成回路４０の、遅延量変換電流路を流れた電流の総和が供給される。また、変換トランジスタ５２は、ソース端子に予め定められたソース電圧ＶＳが与えられ、ドレイン端子とゲート端子とが接続される。

このような構成により、変換トランジスタ５２のゲート電圧は、遅延設定データに応じた電圧となり、電圧変換回路４９は、変換トランジスタ５２のゲート電圧を基本電圧として、第１の遅延素子３１０に供給する。本例における電流電圧変換部２４によれば、所望の遅延設定データに応じた基本電圧を生成することができる。また、複数の遅延量変換電流生成回路４０における消費電流は、遅延設定データによらず一定となる。また、オフセット電流生成回路３４に流れるオフセット電流は、第１の遅延素子３１０の特性に応じて予め定められた一定値である。このため、実動作時に遅延設定データを変化させる場合であっても、電流電圧変換部２４における消費電流の総和を一定とすることができ、発熱量等を一定に保つことができる。このため、それぞれのトランジスタの特性が遅延設定データによって変動せず、遅延設定データに応じた基本電圧を精度よく生成することができる。

第１の遅延素子３１０は、遅延素子６８、遅延素子６８に電流を供給する電流供給部、及び電流供給部を制御する制御部を有する。本例において、制御部は、ｐ−ＭＯＳトランジスタ５４（第４のＭＯＳトランジスタ）、ｎ−ＭＯＳトランジスタ５８、及びｎ−ＭＯＳトランジスタ６４（第３のＭＯＳトランジスタ）から構成され、電流供給部は、ｐ−ＭＯＳトランジスタ５６（第１のＭＯＳトランジスタ）、及びｎ−ＭＯＳトランジスタ６６（第２のＭＯＳトランジスタ）から構成される。

本例において遅延素子６８は、ｐ−ＭＯＳトランジスタ６０及びｎ−ＭＯＳトランジスタ６２から構成されるインバータであって、入力信号に応じて出力容量を充放電することにより、入力信号を遅延させて出力する。また、遅延素子６８における遅延時間は、出力容量の充放電時間に依存するため、電流供給部から与えられる供給電流に基づく遅延時間、入力信号を遅延させて出力する。本例においては、ｐ−ＭＯＳトランジスタ５６は、遅延素子６８の出力容量を充電するための充電電流を供給し、ｎ−ＭＯＳトランジスタ６６は、遅延素子６８の出力容量を放電するための放電電流を供給する。

本例においては、入力信号として基準クロックが遅延素子６８に与えられる。また、遅延素子６８は、インバータと出力端子との間に、インバータと並列に設けられ、可変容量を有するコンデンサを更に有していてもよい。この場合、所望の遅延設定データの可変範囲に基づいて、コンデンサの容量を制御することが好ましい。

制御部には、与えられる基本電圧に応じた制御電流が流れる。また電流供給部のそれぞれのトランジスタは、制御部のトランジスタとカレントミラー接続されており、制御電流と略同一の供給電流を生成する。このため、電流電圧変換部２４において、所望の遅延設定データに応じた基本電圧を生成することにより、遅延素子６８における遅延量を容易に制御することができる。

制御部は、電流供給部に供給電流を発生させるべく、電流供給部の特性に応じて、電流電圧変換部２４から与えられる基本電圧を制御電圧に変換し、電流供給部に供給する。制御部のそれぞれのトランジスタには、与えられる基本電圧に応じた制御電流が流れ、当該制御電流に基づいた制御電圧を生成する。このとき、制御部は、ｐ−ＭＯＳトランジスタ５６が飽和領域で動作する第１の制御電圧を生成し、ｐ−ＭＯＳトランジスタ５６のゲート端子に供給することが好ましい。また制御部は、ｎ−ＭＯＳトランジスタ６６が飽和領域で動作する第２の制御電圧を生成し、ｎ−ＭＯＳトランジスタ６６のゲート端子に供給することが好ましい。

ｐ−ＭＯＳトランジスタ５４のソース端子には、予め定められたソース電圧ＶＤが与えられ、ゲート端子とドレイン端子とが電気的に接続される。つまり、ｐ−ＭＯＳトランジスタ５４は、ドレイン端子とソース端子との間に、制御電流に応じた電位差が生じる抵抗として機能する。ｐ−ＭＯＳトランジスタ５４は、当該電位差に基づいて、ｐ−ＭＯＳトランジスタ５６が生成する供給電流を制御する第１の制御電圧を生成する。また、ｐ−ＭＯＳトランジスタ５４のドレイン端子は、ｎ−ＭＯＳトランジスタ５８を介してｎ−ＭＯＳトランジスタ６４のドレイン端子と電気的に接続される。

ｎ−ＭＯＳトランジスタ６４のソース端子には、予め定められたソース電圧ＶＳが与えられる。また、変換トランジスタ５２のゲート端子とドレイン端子とは電気的に接続される。ｎ−ＭＯＳトランジスタ６４のゲート端子には、変換トランジスタ５２から基本電圧が与えられ、当該基本電圧に応じて、制御電流の大きさを制限する。つまり、ｎ−ＭＯＳトランジスタ６４は、変換トランジスタ５２と同様に、ドレイン端子とソース端子との間に、制御電流に応じた電圧が生じる抵抗として機能する。変換トランジスタ５２は、当該電位差に基づいて、ｎ−ＭＯＳトランジスタ６６が生成する供給電流を制御する第２の制御電圧を生成する。

ｐ−ＭＯＳトランジスタ５４とｐ−ＭＯＳトランジスタ５６、及びｎ−ＭＯＳトランジスタ６４とｎ−ＭＯＳトランジスタ６６は、図６に示すようにそれぞれカレントミラー接続され、それぞれ略同一のドレイン電流を生成する。また、第１の遅延素子３１０において、それぞれのｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとは、同一のゲート電圧及びドレイン電圧が与えられた場合に、ドレイン電流が略同一となるような特性を有することが好ましい。例えば、それぞれのトランジスタは、当該条件においてドレイン電流が略同一となるようなゲート幅、ゲート長を有していてよく、また並列に設けたｐ−ＭＯＳトランジスタ群を一つのｐ−ＭＯＳトランジスタとして用いてもよい。

また、他の例においては、例えばｎ−ＭＯＳトランジスタ６４は、ｎ個並列に設けられたｎ−ＭＯＳトランジスタ群であり、ｎ−ＭＯＳトランジスタ６６は、ｍ個並列に設けられたｎ−ＭＯＳトランジスタ群であってもよい。このように、カレントミラー接続されたそれぞれのＭＯＳトランジスタの並列数を調整することにより、制御電流と供給電流との比をｎ：ｍとすることができ、所望の供給電流を生成することができる。

また、電流電圧変換部２４のオフセット電流生成回路３４は、遅延設定データの範囲において、ｐ−ＭＯＳトランジスタ（５４、５６）及びｎ−ＭＯＳトランジスタ（６４、６６）が飽和領域で動作する大きさの前記オフセット電流を生成することが好ましい。ここで、飽和領域とは、例えばＭＯＳトランジスタのドレイン端子−ソース端子間の電位差が、ゲート端子−ソース端子間の電位差からＭＯＳトランジスタの特性により定まる閾電圧を引いたものより大きい状態で動作する領域を指す。電流供給部のそれぞれのトランジスタを飽和領域で動作させることができるため、遅延設定データの変動に対し、供給電流の大きさが直線的に変動する。このため、遅延素子６８における遅延量を精度よく制御することができる。それぞれのトランジスタを飽和領域で動作させるためのオフセット電流値は、予め測定することにより、容易に定めることができる。

図７は、第１の遅延素子３１０の構成の他の例を示す。本例における第１の遅延素子３１０は、図６において説明した第１の遅延素子３１０の構成に比べ、ｐ−ＭＯＳトランジスタ５４、ｎ−ＭＯＳトランジスタ６４、ｐ−ＭＯＳトランジスタ５６、及びｎ−ＭＯＳトランジスタ６６のそれぞれのゲートの接続が異なる。他の構成については、図６において説明した第１の遅延素子３１０と同一であるため、説明を省略する。

本例において、ｎ−ＭＯＳトランジスタ６４のゲート端子及びｐ−ＭＯＳトランジスタ５６のゲート端子は電気的に接続される。つまり、ｎ−ＭＯＳトランジスタ５８は、制御電流によって生じる、ドレイン端子とソース端子との間の電位差に基づいて、ｐ−ＭＯＳトランジスタ５６を制御するための第１の制御電圧を生成する。

また、ｐ−ＭＯＳトランジスタ５４のゲート端子とドレイン端子、及びｎ−ＭＯＳトランジスタ６６のゲート端子は電気的に接続される。つまり、ｐ−ＭＯＳトランジスタ５４は、ドレイン端子とソース端子との間の電位差に基づいて、ｎ−ＭＯＳトランジスタ６６を制御するための第２の制御電圧を生成する。

図６においては、制御部に流れる制御電流と、電流供給部が生成する供給電流とが略同一であったが、本例において電流供給部は、制御電流とは異なる供給電流を生成する。また、本例においては、オフセット電流生成回路３４は、遅延設定データの範囲において、ｎ−ＭＯＳトランジスタ６４及びｐ−ＭＯＳトランジスタ５４をリニア領域で動作させ、且つｐ−ＭＯＳトランジスタ５６及びｎ−ＭＯＳトランジスタ６６を飽和領域で動作させる大きさのオフセット電流を生成する。ここで、リニア領域とは、例えばＭＯＳトランジスタのドレイン端子−ソース端子間の電位差が、ゲート端子−ソース端子間の電位差からＭＯＳトランジスタの特性により定まる閾電圧を引いたものより小さい状態で動作する領域を指す。

本例によれば、電流供給部のそれぞれのトランジスタを飽和領域で動作させることができるため、遅延設定データの変動に対し、供給電流の大きさが直線的に変動する。このため、遅延素子６８における遅延量を精度よく制御することができる。また、制御部のそれぞれのトランジスタをリニア領域で動作させるため、制御部における消費電流量を低減することができる。

図８は、基本電流源２２の構成の他の例を示す図である。本例における基本電流源２２は、遅延設定データの分解能に応じて、異なる大きさの複数の前記基本電流を生成する。本例における基本電流源２２を用いる場合、電流電圧変換部２４は、図１０又は図１１において後述する構成を有することが好ましい。図６において説明した基本電流源２２及び電流電圧変換部２４は、一つの基本電流に基づいて基本電圧を生成している。このため、基本電圧の分解能は、予め定められた基本電流の大きさによって定まる。これに対し、本例における基本電流源２２は、大きさが任意に調整できる複数の基本電流を生成する。この場合、電流電圧変換部２４は、大きさの異なる複数の基本電流を分解能として基本電圧を生成することができるため、より広い範囲において細かい分解能で基本電圧を生成することができる。すなわち、より広い範囲において細かい分解能で第１の遅延素子３１０における遅延量を制御することができる。

本例における基本電流源２２は、大きさが任意に調整できる電流源７０、及び複数の基本電流変換部（７２−１〜７２−３、以下７２と総称する）を有する。電流源７０は、それぞれ異なる大きさの基準電流を生成する複数の基準電流源を有する。本例においては、電流源７０は、第１の基準電流源７１−１、第２の基準電流源７１−２、及び第３の基準電流源７１−３を有する。第１の基準電流源７１−１は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−１、及びａ個並列に設けられたｎ−ＭＯＳトランジスタ７８−１を有する。また、第２の基準電流源は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−２、及びｂ個並列に設けられたｎ−ＭＯＳトランジスタ７８−２を有する。また、第３の基準電流源は、ａ個並列に設けられたｐ−ＭＯＳトランジスタ７４−３、及びｃ個並列に設けられたｎ−ＭＯＳトランジスタ７８−３を有する（但し、ａ、ｂ、ｃは、ａ＜ｂ＜ｃを満たす整数）。

それぞれのｐ−ＭＯＳトランジスタ７４は、カレントミラー接続されており、それぞれの基準電流源には略同一の電流ａ×I_０が流れる。第１の基準電流源７１−１は、第１の基準電流ａ×Ｉ_０を、並列に設けられたａ個のｎ−ＭＯＳトランジスタ７８−１のそれぞれに分流し、第１の基準電流Ｉ_０を生成する。

また、第２の基準電流源７１−２は、電流ａ×Ｉ_０を並列に設けられたｂ個のｎ−ＭＯＳトランジスタ７８−２のそれぞれに分流し、第１の基準電流のｂ分のａ倍の第２の基準電流を生成する。つまり、一つのｎ−ＭＯＳトランジスタ７８−２に流れる電流Ｉ_０×ａ／ｂを第２の基準電流とする。

また、第３の基準電流源７１−３は、電流ａ×Ｉ_０を並列に設けられたｃ個のｎ−ＭＯＳトランジスタ７８−３のそれぞれに分流し、第１の基準電流のｃ分のａ倍の第３の基準電流を生成する。つまり、一つのｎ−ＭＯＳトランジスタ７８−２に流れる電流Ｉ_０×ａ／ｃを第３の基準電流とする。

そして、複数の基本電流変換部７２は、第１の基準電流、第２の基準電流、及び第３の基準電流に基づいて、それぞれ異なる大きさの基本電流を生成する。それぞれの基本電流変換部７２は、複数の基準電流源に対応する複数の増幅部、及びｐ−ＭＯＳトランジスタを有する。本例において、基本電流変換部７２は、第１の増幅部８０−１、第２の増幅部８０−２、及び第３の増幅部８０−３を有する。

第１の増幅部８０−１は、複数のｎ−ＭＯＳトランジスタ（９２−１〜９２−ｍ、以下９２と総称する）と、複数のスイッチ（９０−１〜９０−ｍ、以下９０と総称する）とを有する。ｎ−ＭＯＳトランジスタ９２は、それぞれｎ−ＭＯＳトランジスタ７８−１とカレントミラー接続される。また、スイッチ９０は、それぞれのｎ−ＭＯＳトランジスタ９２と対応して設けられ、対応するｎ−ＭＯＳトランジスタ９２に電流を流すか否かを切り替える。複数のスイッチ９０を制御して、第１の基準電流と同一の大きさの電流が流れるｎ−ＭＯＳトランジスタ９２の個数を制御することにより、第１の基準電流を任意の整数倍の大きさに増幅した電流を生成することができる。

また、第２の増幅部８０−２及び第３の増幅部８０−３は、第１の増幅部８０−１と同様の構成を有し、第２の基準電流及び第３の基準電流を任意の整数倍の大きさに増幅した電流をそれぞれ生成する。

そして、ｐ−ＭＯＳトランジスタ８１は、第１の増幅部８０−１、第２の増幅部８０−２、及び第３の増幅部８０−３がそれぞれ生成した電流の和を基本電流として生成し、基本電流に応じた電圧を出力する。このような構成により、基本電流変換部７２は、任意の大きさの基本電流を生成することができる。また、複数の基本電流変換部７２がそれぞれ独立に動作することにより、基本電流源２２は、それぞれ任意の大きさを有する複数の基本電流を容易に生成することができる。基本電流源２２が生成する基本電流の大きさにより、第１の遅延素子３１０における遅延量の分解能が定まるが、本例における基本電流源２２によれば、必要な遅延量の分解能に適した基本電流を生成することができる。また、大きさの異なる複数の基本電流を生成するため、遅延設定データとして広範囲において細かい分解能が必要となる場合であっても対応することができる。

図９は、基本電流源２２の構成の更なる他の例を示す図である。本例における基本電流源２２においても、図８における基本電流源２２と同様に、遅延設定データの分解能に応じて、異なる大きさの複数の前記基本電流を生成する。また本例における基本電流源２２を用いる場合も、電流電圧変換部２４は、図１０又は図１１において後述する構成を有することが好ましい。

本例における基本電流源２２は、電流源９４、複数の電流分流部（９６、１０２）、ミラー回路９８を有する。電流源９４は、ｐ−ＭＯＳトランジスタ１０４と、ｎ−ＭＯＳトランジスタ１０８を有する。ｐ−ＭＯＳトランジスタ１０４と、ｎ−ＭＯＳトランジスタ１０８とは、予め定められたドレイン電位ＶＤと、予め定められたソース電位ＶＳとの間に、直列に設けられており、予め定められた大きさの第１の基本電流を生成する。

第１の電流分流部９６は、第１の基本電流を、並列に設けられた複数のトランジスタに分流し、第１の基本電流の整数分の１倍の大きさの第２の基本電流を生成する。本例において、第１の電流分流部９６は、ｐ−ＭＯＳトランジスタ１１０、複数のｎ−ＭＯＳトランジスタ１１２、及び複数のｎ−ＭＯＳトランジスタ１１４を有する。

ｐ−ＭＯＳトランジスタ１１０は、ｐ−ＭＯＳトランジスタ１０４とカレントミラー接続され、第１の基本電流を流す。そして、複数のｎ−ＭＯＳトランジスタ１１４は、ｐ−ＭＯＳトランジスタ１１０に対してそれぞれ並列に設けられ、第１の基本電流を分流する。また、複数のｎ−ＭＯＳトランジスタ１１２は、複数のｎ−ＭＯＳトランジスタ１１４と対応して設けられ、対応するｎ−ＭＯＳトランジスタ１１４に第１の基本電流を分流させるか否かを切り替える。但し、本例においてｎ−ＭＯＳトランジスタ１１２は、常に対応するｎ−ＭＯＳトランジスタ１１４に分流させ、第２の基本電流を生成する。図８において説明した増幅部８０と同様に、第１の基本電流を分流させるｎ−ＭＯＳトランジスタ１１４の個数を制御することにより、ｎ−ＭＯＳトランジスタ１１４−０に流れる第２の基本電流を、第１の基本電流の１／ｗ（但し、ｗは任意の整数）倍の大きさに制御することができる。

ミラー回路９８は、ｎ−ＭＯＳトランジスタ１１４とカレントミラー接続され、第２の基本電流を流すｎ−ＭＯＳトランジスタ１２４と、ｎ−ＭＯＳトランジスタ１２４と直列に接続され、第２の基本電流が流れるｐ−ＭＯＳトランジスタ１１８とを有する。そして、ｐ−ＭＯＳトランジスタ１１８は、図１０及び図１１において後述する電流電圧変換部２４のｐ−ＭＯＳトランジスタとカレントミラー接続される。

図１０及び図１１に示すように、基本電流源２２と電流電圧変換部２４とは、ｐ−ＭＯＳトランジスタ同士をカレントミラー接続することにより、基本電流を受け渡している。本例におけるミラー回路９８を用いることにより、第１の電流分流部９６のように、ｎ−ＭＯＳトランジスタを用いて基本電流を生成した場合であっても、電流電圧変換部２４におけるｐ−ＭＯＳトランジスタに基本電流を容易に受け渡すことができる。

また、第２の電流分流部１０２は、第１の電流分流部９６と同様に、第２の基本電流を、並列に設けられた複数のトランジスタに分流し、第２の基本電流の整数分の１倍の大きさの第３の基本電流を生成する。本例において、第２の電流分流部１０２は、ｎ−ＭＯＳトランジスタ１３０、複数のｐ−ＭＯＳトランジスタ１２８、及び複数のｐ−ＭＯＳトランジスタ１２６を有する。

ｎ−ＭＯＳトランジスタ１３０は、ｎ−ＭＯＳトランジスタ１１４とカレントミラー接続され、第２の基本電流を流す。そして、複数のｐ−ＭＯＳトランジスタ１２６は、複数のｎ−ＭＯＳトランジスタ１１２と同様に、第２の基本電流を分流し、複数のｐ−ＭＯＳトランジスタ１２８は、対応するｐ−ＭＯＳトランジスタ１２６に第２の基本電流を分流させるか否かを切り替える。本例における基本電流源２２によれば、大きさの異なる複数の基本電流を小さな回路規模で生成することができる。

図１０は、電流電圧変換部２４の構成の他の例を示す図である。本例における電流電圧変換部２４は、大きさの異なる複数の基本電流を受け取り、遅延設定データに応じて、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、第１の遅延素子３１０に与える基本電圧を発生する。

本例における電流電圧変換部２４は、複数のオフセット電流生成回路（１３２−１〜１３２−３、以下１３２と総称する）、増幅部１３４、ダミートランジスタ５０、及び変換トランジスタ５２を有する。ダミートランジスタ５０及び変換トランジスタ５２の機能は、図６において説明したダミートランジスタ５０及び変換トランジスタ５２と同一である。

それぞれのオフセット電流生成回路１３２は、図８又は図９において説明した基本電流源２２から、異なる大きさの基本電流を受け取り、受け取った基本電流をそれぞれ増幅し、増幅したオフセット電流の和を変換トランジスタ５２に供給する。例えば、複数のオフセット電流生成回路１３２は、図８において説明した複数の基本電流変換部７２と対応して設けられていてよく、また図９において説明した電流源９４、第２の電流分流部１０２、及びミラー回路９８とそれぞれ対応して設けられていてもよい。本例においては、オフセット電流生成回路（１３２−１〜１３２−３）が、基本電流変換部（７２−１〜７２−３）と対応して設けられる場合について説明する。

それぞれのオフセット電流生成回路１３２は、複数のｐ−ＭＯＳトランジスタ（１３６−１〜１３６−ｍ、以下１３６と総称する）、及び複数のｐ−ＭＯＳトランジスタ（１３８−１〜１３８−ｍ、以下１３８と総称する）を有する。

複数のｐ−ＭＯＳトランジスタ１３６は、対応する基本電流変換部７２のｐ−ＭＯＳトランジスタ８１とそれぞれカレントミラー接続される。そして、複数のｐ−ＭＯＳトランジスタ１３８は、複数のｐ−ＭＯＳトランジスタ１３６と対応して設けられ、対応するｐ−ＭＯＳトランジスタ１３６に電流を流すか否かを切り替える。電流を流すｐ−ＭＯＳトランジスタ１３６の個数を制御することにより、対応する基本電流の任意の整数倍の大きさのオフセット電流を生成することができる。

本例における複数のオフセット電流生成回路１３２によれば、複数の基本電流をそれぞれ任意に増幅して足すことにより、最も大きい基本電流の増幅範囲で、最も小さい基本電流を分解能として変化することのできるオフセット電流を生成することができる。

また、増幅部１３４は、複数の基本電流変換部７２のうちのいずれかが生成した基本電流を受け取り、受け取った基本電流を遅延設定データに応じて増幅する。増幅部１３４は、図６において説明した電流電圧変換部２４から、オフセット電流生成回路３４、ダミートランジスタ５０、及び変換トランジスタ５２を除いた構成及び機能を有してよい。また、増幅部１３４は、複数の基本電流のうち最も小さい基本電流を、遅延設定データに基づいて増幅してよい。本例における電流電圧変換部２４によれば、オフセット電流を所望の電流に設定することができる。

図１１は、電流電圧変換部２４の構成の更なる他の例を示す。本例における電流電圧変換部２４は、大きさの異なる複数の基本電流を受け取り、遅延設定データに応じて、それぞれの基本電流を増幅し、増幅した複数の基本電流の和に基づいて、第１の遅延素子３１０に与える基本電圧を発生する。つまり、本例における電流電圧変換部２４は、オフセット電流及び基本電圧を、複数の階調で設定する。

本例における電流電圧変換部２４は、粗オフセット電流生成回路１５４、精オフセット電流生成回路１５６、粗増幅部１５８、精増幅部１６０、ダミートランジスタ５０、及び変換トランジスタ５２を有する。ダミートランジスタ５０及び変換トランジスタ５２の機能は、図６において説明したダミートランジスタ５０及び変換トランジスタ５２と同一である。また本例では、基本電流源２２が図９に示した構成である場合について説明する。

粗オフセット電流生成回路１５４、及び精オフセット電流生成回路１５６は、複数の基本電流のうち、最も大きい基本電流を少なくとも含む、一つ又は複数の基本電流を増幅してオフセット電流を生成し、それぞれ異なる基本電流を任意の整数倍に増幅したオフセット電流を生成し、変換トランジスタ５２に供給する。例えば、粗オフセット電流生成回路１５４は、第１の基本電流を増幅し、精オフセット電流生成回路１５６は、第３の基本電流を増幅する。本例においては、粗オフセット電流生成回路１５４は、第１の基本電流を分解能としたオフセット電流を生成し、精オフセット電流生成回路１５６は、第１の基本電流より十分小さい第３の基本電流を分解能としてオフセット電流を生成する。

粗オフセット電流生成回路１５４は、複数の基本電流のうち、最も大きい基本電流を受け取り、受け取った基本電流を任意の整数倍に増幅したオフセット電流を生成する。粗オフセット電流生成回路１５４は、図１０において説明したオフセット電流生成回路１３２と同一の機能及び構成を有しており、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される複数のｐ−ＭＯＳトランジスタ１６２を有し、第１の基本電流を受け取る。

また、精オフセット電流生成回路１５６は、粗オフセット電流生成回路１５４が受け取った基本電流より小さい基本電流を受け取り、受け取った基本電流を任意の整数倍に増幅したオフセット電流を生成する。但し、本例における精オフセット電流生成回路１５６が生成するオフセット電流は、粗オフセット電流生成回路１５４が受け取る第１の基本電流より小さい。本例における精オフセット電流生成回路１５６は、ｐ−ＭＯＳトランジスタ１６６、複数のｐ−ＭＯＳトランジスタ１６８、複数のｐ−ＭＯＳトランジスタ１７０、及び複数のｐ−ＭＯＳトランジスタ１７１を有する。

ｐ−ＭＯＳトランジスタ１６６は、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される。つまり、ｐ−ＭＯＳトランジスタ１６６は、複数のｐ−ＭＯＳトランジスタ１６８に流れる電流の和の最大値を、第１の基本電流に制限する。また、複数のｐ−ＭＯＳトランジスタ１６８は、ｐ−ＭＯＳトランジスタ１６６に対して並列に接続されており、それぞれ第２の電流分流部１０２のｐ−ＭＯＳトランジスタ１２６−０とカレントミラー接続され、それぞれ第３の基本電流と同一の電流が流れる。

また、複数のｐ−ＭＯＳトランジスタ１７６は、複数のｐ−ＭＯＳトランジスタ４４と同一の機能を有し、複数のｐ−ＭＯＳトランジスタ１７８は、複数のｐ−ＭＯＳトランジスタ４６と同一の機能を有する。複数のｐ−ＭＯＳトランジスタ１７０は、それぞれダミートランジスタ５０に接続され、複数のｐ−ＭＯＳトランジスタ１７１は、それぞれ変換トランジスタ５２に接続される。そして、与えられるオフセット時間設定（ｓｂ１〜ｓｂｊ）に応じて、それぞれのｐ−ＭＯＳトランジスタ１６８が受け取った基本電流を、ダミートランジスタ５０に供給するか、変換トランジスタ５２に供給するかを選択する。これにより、精オフセット電流生成回路１５６における消費電流を一定にしつつ、オフセット時間設定に応じた電流を変換トランジスタ５２に供給することができる。本例における粗オフセット電流生成回路１５４及び精オフセット電流生成回路１５６によれば、粗オフセット電流生成回路１５４が増幅する第１の基本電流の最小増幅範囲から最大増幅範囲までの間において、精オフセット電流生成回路１５６が増幅する第３の基本電流を分解能として変化することのできるオフセット電流を容易に生成することができる。この場合、精オフセット電流生成回路１５６が生成することのできる電流の最大値は、粗オフセット電流生成回路１５４が生成する電流の分解能と略同一であってよい。

粗増幅部１５８及び精増幅部１６０は、複数の基本電流のうち、最も小さい基本電流を少なくとも含む、一つ又は複数の基本電流を遅延設定データに基づいて増幅し、変換トランジスタ５２に供給する。本例において粗増幅部１５８及び精増幅部１６０は同一の構成を有する。例えば、粗増幅部１５８は、第２の基本電流を受け取り、精増幅部１６０は、第３の基本電流を受け取り、それぞれ遅延設定データに基づいて増幅する。つまり、複数の階調の遅延設定データに対応することができる。例えば、粗増幅部１５８が増幅する第２の基本電流の最小増幅範囲から最大増幅範囲までの間において、精増幅部１６０が増幅する第３の基本電流を分解能として変化することのできる電流を生成することができる。この場合、精増幅部１６０が生成することのできる電流の最大値は、粗増幅部１５８が生成する電流の分解能と略同一であってよい。また、本例における粗増幅部１５８及び精増幅部１６０がそれぞれ生成する電流は、粗オフセット電流生成回路１５４が受け取る第１の基本電流より小さい。

粗増幅部１５８及び精増幅部１６０は、ｐ−ＭＯＳトランジスタ１７２、複数のｐ−ＭＯＳトランジスタ１７４、複数のｐ−ＭＯＳトランジスタ１７６、及び複数のｐ−ＭＯＳトランジスタ１７８を有する。

ｐ−ＭＯＳトランジスタ１７２は、電流源９４のｐ−ＭＯＳトランジスタ１０４とカレントミラー接続される。また、複数のｐ−ＭＯＳトランジスタ１７４は、図６において説明した複数のｐ−ＭＯＳトランジスタ４２と同一の機能を有し、複数のｐ−ＭＯＳトランジスタ１７６は、複数のｐ−ＭＯＳトランジスタ４４と同一の機能を有し、複数のｐ−ＭＯＳトランジスタ１７８は、複数のｐ−ＭＯＳトランジスタ４６と同一の機能を有する。それぞれのｐ−ＭＯＳトランジスタ１７４は、ミラー回路９８のｐ−ＭＯＳトランジスタ１１８、又は第２の電流分流部１０２のｐ−ＭＯＳトランジスタ１２６−０とカレントミラー接続され、第２の基本電流又は第３の基本電流を受け取る。

そして、複数のｐ−ＭＯＳトランジスタ１７６及び複数のｐ−ＭＯＳトランジスタ１７８は、与えられる遅延設定データに応じて、それぞれのｐ−ＭＯＳトランジスタ１７４が受け取った基本電流を、ダミートランジスタ５０に供給するか、変換トランジスタ５２に供給するかを選択する。これにより、増幅部における消費電流を一定にしつつ、遅延設定データに応じた電流を変換トランジスタ５２に供給することができる。また、本例における粗増幅部１５８及び精増幅部１６０によれば、遅延設定データに応じて、大きい基本電流の増幅範囲で、小さい基本電流を分解能として変化することのできる電流を変換トランジスタ５２に供給することができる。

また、それぞれの基本電流の大きさは、階調間のリニアリティがとれるように、予めイニシャライズされることが好ましい。また以上においては、試験装置１００のタイミング発生器２０に遅延回路３００又は４００を用いた実施形態を説明したが、遅延回路３００又は４００は、試験装置１００の他のテストモジュールにおいても用いることができる。即ち、遅延回路３００又は４００は、試験装置１００内部のいずれの遅延回路としても用いてよい。例えば、図５において説明したパターン発生器１０、波形成形器１２、又は判定部１４の内部に遅延手段が設けられる場合、当該遅延手段として遅延回路３００又は４００を用いてよい。当該テストモジュールは、遅延回路３００又は４００に対する遅延設定データを外部から受け取る端子を有してよい。

また、遅延回路３００又は４００が設けられるテストモジュールは、パターン発生器１０、波形成形器１２、判定部１４、又はタイミング発生器２０のような構成単位とは限らない。複数のテストモジュールにより、パターン発生器１０、波形成形器１２、判定部１４、又はタイミング発生器２０のいずれかの機能を実現するものであってよく、また一つのテストモジュールがパターン発生器１０、波形成形器１２、判定部１４、又はタイミング発生器２０のうちの複数の機能を実現するものであってもよい。また試験装置１００が有する他の機能を実現するテストモジュールであってもよい。また、遅延回路３００又は４００は、試験装置１００に限らず、他の用途の電子デバイス内の遅延手段として用いられてもよい。

図１２は、遅延回路３００又は４００が設けられる電子デバイス５００の回路構成の概要を示す図である。例えば電子デバイス５００は、通信機器に用いられる回路であってよい。電子デバイス５００は、動作回路５１０及び遅延回路３００を備える。動作回路５１０及び遅延回路３００は、同一の半導体基板上に形成される。また電子デバイス５００は、動作回路５１０、遅延回路３００、及び当該半導体基板を内包するパッケージ部を更に備えてよい。当該パッケージ部は、例えば樹脂又はセラミック等により、動作回路５１０、遅延回路３００、及び半導体基板を外部から絶縁してよい。また電子デバイス５００は、遅延回路３００に代えて遅延回路４００を備えてもよい。

遅延回路３００は、電子デバイス５００に入力される信号を遅延させ、動作回路５１０に入力する。動作回路５１０は、当該信号に応じて動作し、当該信号に応じた出力信号を出力する。動作回路５１０は、デジタル回路又はアナログ回路のいずれであってもよく、またデジタル回路及びアナログ回路が混在する回路であってもよい。本例における電子デバイス５００によれば、動作回路５１０への入力信号を精度よく遅延させることができる。

また、遅延回路３００は、動作回路５１０の出力信号を遅延させ、外部に出力してもよい。係る構成により、当該出力信号を精度よく遅延させることができる。また、遅延回路３００は、動作回路５１０の内部に設けられ、動作回路５１０の内部を伝送する信号を遅延させてもよい。係る構成により、動作回路５１０の内部における信号を精度よく遅延させ、動作回路５１０を精度よく動作させることができる。また、電子デバイス５００は、遅延回路３００に対する遅延設定データを外部から受け取る端子を有してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、入力信号を精度よく遅延させることができる。特に、入力信号に対して大きな遅延を生じさせるべく、複数段の遅延素子を従属接続した場合において、入力信号の遅延量を精度よく制御することができる。また、タイミングを精度よく制御した信号を用いて、被試験デバイスを精度よく試験することができる。

Claims (14)

1. 入力信号を遅延させて出力する遅延回路であって、
   前記入力信号を受け取り、前記入力信号を遅延させて出力する第１の遅延素子と、
   前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
   を備える遅延回路。
2. 前記バッファが出力する前記遅延信号を受け取り、前記遅延信号を遅延させて出力する第２の遅延素子を更に備える請求項１に記載の遅延回路。
3. 前記第１の遅延素子及び前記第２の遅延素子は、予め設定される遅延設定データに応じた遅延量をそれぞれ生成する可変遅延素子であり、
   前記バッファは、前記遅延設定データによらず略一定の遅延量を生成する素子である
   請求項２に記載の遅延回路。
4. 前記第１の遅延素子は、前記入力信号を遅延及び反転させた前記遅延信号を出力する第１のインバータを有し、
   前記第２の遅延素子は、前記遅延信号を遅延及び反転させて出力する第２のインバータを有し、
   前記バッファは、前記遅延信号を、直列に接続された２つのインバータを介して前記第２の遅延素子へ出力する
   請求項３に記載の遅延回路。
5. 前記第１の遅延素子は、前記第１のインバータの電源電流を制御することにより、前記第１のインバータにおける遅延量を制御する第１の電流源を更に有し、
   前記第２の遅延素子は、前記第２のインバータの電源電流を制御することにより、前記第２のインバータにおける遅延量を制御する第２の電流源を更に有し、
   前記遅延回路は、前記第１の電流源及び前記第２の電流源が生成する前記電源電流を制御する遅延制御ブロックを更に備える
   請求項４に記載の遅延回路。
6. 前記遅延制御ブロックは、
   与えられる遅延設定データに応じた基本電圧を生成する電圧生成部と、
   前記第１の電流源及び前記第２の電流源に前記電源電流を生成させるべく、前記第１の電流源及び前記第２の電流源の特性に応じて、前記基本電圧を制御電圧に変換し、前記第１の電流源及び前記第２の電流源に供給する電圧変換部と
   を有する請求項５に記載の遅延回路。
7. 入力信号を遅延させて出力する遅延回路であって、
   前記入力信号を受け取り、前記入力信号を遅延させて出力する第１の遅延ブロックと、
   前記第１の遅延ブロックが出力する遅延信号を遅延させて出力する第２の遅延ブロックと、
   前記第２の遅延ブロックにおける遅延量を制御する第２の遅延制御ブロックと
   を備え、
   前記第１の遅延ブロック及び前記第２の遅延ブロックはそれぞれ、
   前記入力信号を受け取り、前記入力信号を遅延させて出力する第１の遅延素子と、
   前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
   を有し、
   前記第２の遅延制御ブロックは、
   前記第１の遅延ブロックに入力される信号を分岐して受け取り、遅延量を制御するための遅延設定データを、前記第１の遅延ブロックに入力される信号に応じて取り込むフリップフロップと、
   前記フリップフロップが取り込んだ前記遅延設定データに基づいて、前記第２の遅延ブロックにおける遅延量を制御する遅延制御部と
   を有する遅延回路。
8. 前記バッファが出力する前記遅延信号を受け取り、前記遅延信号を遅延させて出力する第２の遅延素子を更に備える請求項７に記載の遅延回路。
9. 前記遅延回路は、前記第１の遅延ブロックにおける遅延量を制御する第１の遅延制御ブロックを更に備え、
   前記第１の遅延制御ブロック及び前記第２の遅延制御ブロックは、前記第１の遅延ブロック及び前記第２の遅延ブロックにおける遅延量を略同一の値に制御する
   請求項８に記載の遅延回路。
10. 前記第１の遅延制御ブロックは、
    前記遅延設定データを、与えられるトリガ信号に応じて取り込むフリップフロップと、
    前記フリップフロップが取り込んだ前記遅延設定データに基づいて、前記第１の遅延ブロックにおける遅延量を制御する遅延制御部と
    を有し、
    前記第２の遅延制御ブロックの前記フリップフロップは、前記第１の遅延制御ブロックの前記フリップフロップが出力する前記遅延設定データを、前記第１の遅延ブロックに入力される信号に応じて取り込む
    請求項９に記載の遅延回路。
11. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスを試験する試験パターンを生成するパターン発生器と、
    前記被試験デバイスに供給する試験信号を、前記試験パターンに基づいて成形し、前記被試験デバイスに供給する波形成形器と、
    前記波形成形器が、前記試験信号を前記被試験デバイスに供給するタイミングを制御するタイミング信号を生成するタイミング発生器と
    を備え、
    前記タイミング発生器は、
    基準信号を受け取り、前記基準信号を遅延させて出力する第１の遅延素子と、
    前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
    を有する試験装置。
12. 被試験デバイスを試験する試験装置に用いられるテストモジュールであって、
    信号を受け取り、信号を遅延させて出力する第１の遅延素子と、
    前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
    を備えるテストモジュール。
13. 動作回路と、動作回路と信号の授受を行う遅延回路とを備える電子デバイスであって、
    前記遅延回路は、
    前記信号を受け取り、信号を遅延させて出力する第１の遅延素子と、
    前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
    を有する電子デバイス。
14. 基準信号に基づいてタイミング信号を生成するタイミング発生器であって、
    基準信号を受け取り、前記基準信号を遅延させて出力する第１の遅延素子と、
    前記第１の遅延素子が出力する遅延信号を受け取り、前記第１の遅延素子において生じる前記遅延信号の波形のなまりを補正して出力するバッファと
    を備えるタイミング発生器。
    

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