JPH03171812A - 温度自動補償一定時間遅延回路 - Google Patents

温度自動補償一定時間遅延回路

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JPH03171812A
JPH03171812A JP2277598A JP27759890A JPH03171812A JP H03171812 A JPH03171812 A JP H03171812A JP 2277598 A JP2277598 A JP 2277598A JP 27759890 A JP27759890 A JP 27759890A JP H03171812 A JPH03171812 A JP H03171812A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、包括的に、電気時間遅延回路に関するもの
であり、さらに詳述すれば、温度変化を感じず、かつ、
直流電力を消費しない集積時間遅延回路からなる半導体
集積回路に関するものである。
これまで、先行技術分野では、所望の時間遅延を制御す
るためにインダクタンス、キャパシタンスおよび抵抗か
ら形成される従来の遅延線回路が公知である。さらに、
時間遅延を制御するためにインバータおよび論理回路の
ような電子回路を利用する形式の先行技術の遅延線回路
も存在する。
しかしながら、これら先行技術の遅延線回路のすべては
、時間遅延の量について高い精度を提供することができ
ないという不利益を負っている。さらに、そのような従
来の遅延線回路には、使用者が時間遅延の量を変更また
は変化できるようにプログラムできる能力がない。
さらに、先行技術の遅延線回路において遭遇する別の問
題は、それらすべてが、遅延線回路をその構成において
大変複雑にする比較的多数の構成要素を利用しており、
したがって、所望の遅延機能および遅延性能を達成する
ためのカスケード接続の目的には適していないというこ
とであった。
これら従来の遅延線回路に関連するまた別の問題は、遅
延時間が温度変化を大変感じ易いということであった。
遭遇するさらにまた別の問題は、高電力消失の問題であ
った。
それゆえに、温度変化を感じず、かつ、直流電力消失の
ない集積時間遅延回路を提供することが望まれるであろ
う。さらに、高精度かつ高い安定性のある遅延時間を有
する時間遅延回路を提供することが好都合であろう。さ
らに、使用者により容易に再プログラム可能になり得る
遅延時間を持つことが望ましいであろう。
発明の概要 したがって、この発明の包括的な目的は、比較的単純か
つ経済的に製造および組立てができ、しかもなお先行技
術の遅延線回路の不利を克服する、改善された集積時間
遅延回路を提供することである。
この発明の１つの目的は、温度変化を感じず、かつ、直
流電力消失のない一定時間遅延回路を提供することであ
る。
この発明のもう１つの目的は、一定の時間遅延を生ずる
ために容量性負荷をダイナミックに充電しかつ放電する
ための不感温性基準電流源を含む、一定時間遅延回路を
提供することである。
この発明のまた１つの目的は、不感温性基準電流と、基
準電流の量を調整するようにその抵抗値が電気的に消去
可能でかつプログラム可能なポリシリコン抵抗器とを含
む、一定時間遅延回路を提供することである。
この発明のさらにまた別の目的は、不感温性基準電流源
と、所望の総遅延時間を与えるために複数個の縦続接続
された時間遅延制御回路とを含む、一定時間遅延回路網
を提供することである。
この発明のまたさらに別の目的は、Ｐ型ＭＯＳトランジ
スタおよびＮ型ＭＯＳトランジスタ、ならびにその抵抗
値が電気的に消去可能でかつプログラム可能なポリシリ
コン抵抗器から形成される、自動補償の不感温性基準電
流源を提供し、それによって、作動温度範囲にわたるプ
ロセス変動を補償することである。
これらの狙いと目的に従えば、この発明は、基準電流源
、ポリシリコン抵抗器および少なくとも１つの時間遅延
制御回路を含む、温度自動補償一定遅延回路の提供に関
するものである。基準電流源は、１対の第１および第２
のＮチャネルトランジスタ、ならびに第１および第２の
Ｐチャネルトランジスタより形成きれるカレントミラー
配列を含む。第１および第２のＮチャネルトランジスタ
のゲートは、互いに接続され、かつ、第１のＮチャネル
トランジスタのドレインに接続される。第１のＮチャネ
ルトランジスタは、そのドレインが第１のノードに接続
され、そのソースが接地電位に接続される。第２のＮチ
ャネルトランジスタは、そのドレインが第２のノードに
接続され、そのソースが第３のノードに接続される。第
１および第２のＰチャネルトランジスタのゲートは、互
いに接続され、かつ、第２のＰチャネルトランジスタの
ドレインに接続される。第１のＰチャネルトランジスタ
は、そのソースが電源電位に接続され、そのドレインが
第１のノードに接続される。第２のＰチャネルトランジ
スタは、そのソースがまた電源電位に接続され、そのド
レインは第２のノードに接続される。ポリシリコン抵抗
器は、その一方端が第３のノードに接続され、その他方
端が接地電位に接続される。
時間遅延制御回路は、ＰチャネルＭＯＳ電流流し込みト
ランジスタ、第１のスイッチングトランジスタ、第２の
スイッチングトランジスタ、およびＮチャネルＭＯＳ電
流吸い込みトランジスタを含む。電流流し込みトランジ
スタは、そのソースが電源電位に接続され、そのゲート
が第２のノードに接続され、そのドレインが第１のスイ
ッチングトランジスタのソースに接続される。電流吸い
込みトランジスタは、そのドレインが第２のスイッチン
グトランジスタのソースに接続され、そのゲートが第１
のノードに接続され、そのソースが接地電位に接続され
る。第１および第２のスイッチングトランジスタのゲー
トは互いに接続され、かつ、入力論理信号を受けるよう
に入力端子に接続される。第１および第２のスイッチン
グトランジスタのドレインは、互いに接続され、かつ、
第４のノードに接続される。時間遅延制御回路はさらに
、第４のノードと接地電位との間に結合された容量性負
荷手段を含む。容量性負荷手段は、その電流が第１の基
準電流から、鏡のように写し出される電流流し込みトラ
ンジスタにより充電され、かつ、その電流が第２の基準
電流から鏡のように写し出される電流吸い込みトランジ
スタにより放電され、第４のノードにおいて一定遅延時
間を生ずる。
この発明の別の局面では、基準電流源、電気的にプログ
ラム可能な抵抗器手段および少なくとも１つの時間遅延
制御回路より形成される温度自動補償プログラム可能遅
延回路が提供される。プログラム可能な抵抗器手段は総
抵抗値を調整するために基準電流源に結合される。
この発明のこれらおよび他の目的および利点は、全体を
とおして同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。
好ましい実施例の説明 図面を参照して、第１図には、この発明の温度自動補償
一定遅延回路１０の概略回路図が示される。一定遅延回
路１０は基準電流源１２および時間遅延制御回路１４か
らなる。基準電流源１２は、広い温度範囲にわたり変化
を感じない基準電流■ＲＥＦＩおよびＩＲＥＦ２を与え
る。基準電流源１２からの基準電流は、所望の一定時間
遅延を得るために、制御回路１４の中のＭＯＳトランジ
ス夕から形成される容量性負荷を正確に充電および放電
するために利用される。
基準電流源１２は、１対の第１および第２のＮチャネル
ＭＯＳトランジスタＭＮ１、ＭＮ２、ならびに第１およ
び第２のＰチャネルトランジスタＭＰ１、ＭＰ２、から
形成されるカレントミラー配列を含む。第１のＮチャネ
ルトランジスタＭＮ１および第２のＮチャネルトランジ
スタＭＮ２のゲートは互いに接続され、かつ、第１のＮ
チャネルトランジスタＭＮＩのドレインに接続される。
第１のトランジスタＭＮＩのドレインはまたノード１０
４に接続され、第２のトランジスタＭＮ２のドレインは
ノード１０２に接続される。第１のトランジスタＭＮＩ
のソースは接地電位に接続され、第２のトランジスタＭ
Ｎ２のソースはノード１０６に接続される。値Ｒを持つ
ポリシリコン抵抗器１６の一方端はまた、第２のトラン
ジスタＭＮ２のソースに接続され、抵抗器１６の他方端
は接地電位に接続される。
第１のＰチャネルトランジスタＭＰＩおよび第２のＰチ
ャネルトランジスタＭＰ２のゲートは、互いに接続され
、かつ、第２のＰチャネルトランジスタＭＰ２のドレイ
ンに接続される。第２のトランジスタＭＰ２のドレイン
はまたノード１０２に接続される。第１のトランジスタ
ＭＰＩのドレインはまたはノード１０４に接続される。
トランジスタＭＰＩおよびＭＰ２のソースは互いに接続
され、かつ、ノードｌ００において電源電圧または電源
電位ＶＤＤに接続される。電源電位ＶＤＤは、典型的に
は＋５．０ボルトである。
一般に知られるように、ポリシリコン抵抗器１６の値は
、正の温度係数を持つので温度とともに増加するが、Ｍ
ＯＳトランジスタ電流は、チャージキャリャの易動度の
低下のために、温度とともに減少する。このように、Ｍ
ＯＳトランジスタ電流は負の温度係数を持つ。したがっ
て、温度が上がると、ポリシリコン抵抗器１６の値が温
度につれて増加するので、ノード１０４におけるトラン
ジスタＭＮＩおよびトランジスタＭＮ２のゲート電圧は
増加するであろう。しかしながら、より高いゲート電圧
がノード１０４にある状態では、Ｎチャネルトランジス
タＭＮ２は、より多くの電流を伝導するようにされるで
あろう。これによって順に、ノード１０２におけるＰチ
ャネルトランジスタＭＰＩおよびＭＰ２のゲート電圧は
、そこを介してより多くの電流が流れるように、温度が
より高くなるに従って減少するだろう。
ポリシリコン抵抗器１６を介して流れる電流は正の温度
計数を持つが、これは、負の温度係数を持つ、ＭＯＳト
ランジスタＭＮ２を介して流れる電流により補償される
。結果として、ＰチャネルトランジスタＭＰ２を介して
流れる基準電流ＩＲＥＦＩは、温度変化を感じない、安
定した電流である。ＭＯＳトランジスタは飽和領域で動
作するように設計され、かつ、１対のトランジスタＭＰ
１、ＭＰ２および１対のトランジスタＭＮ１、ＭＮ２が
釣り合った配置をもつように接近して配置され、それに
よってプロセス変動によるパラメータの差を最小にする
。適切に寸法を決めることにより、トランジスタＭＰ１
を介して流れる基準電流ＩＲＥＦ２はトランジスタＭＰ
２を介して流れる基準電流ＩＲＥＦＩに等しくされるで
あろう。
時間遅延制御回路１４は、入力段１８、タイミング手段
２０および出力段２２を含む。入力段１８は、Ｐチャネ
ルＭＯＳ電流流し込みトランジスタＭ１、第１のスイッ
チングトランジスタＭ２、第２のスイッチングトランジ
スタＭ３およびＮチャネル電流吸い込みトランジスタＭ
４からなる。
電流流し込みトランジスタＭ１は、そのソースが電源電
位ＶＤＤに接続され、そのゲートがノード１０２に接続
され、かつ、そのドレインが第１のスイッチングトラン
ジスタＭ２のソースに接続される。第工のスイッチング
トランジスタＭ２および第２のスイッチングトランジス
タＭ３のゲートは互いに接続され、かつ、０ボルトと＋
５ボルトとの間を揺れ動く入力論理信号ＶＩＮを受ける
ように出力端子１０８に接続される。第１のスイッチン
グトランジスタＭ２および第２のスイッチングトランジ
スタＭ３のドレインは互いに接続され、かつ、ノード１
１０に接続される。電流吸い込みトランジスタＭ４は、
そのドレインが第２のスイッチングトランジスタＭ３の
ソースに接続され、そのゲートがノード１０４に接続さ
れ、かつ、そのソースが接地電位に接続される。
トランジスタＭ１およびＭＰ２は、トランジスタＭ１を
介して流れる電流がトランジスタＭＰ２を介して流れる
基準電流ＩＲＥＦＩに等しくなるように、第２のカレン
トミラー配列として作用する。同様に、トランジスタＭ
４およびＭＰＩは、トランジスタＭ４を介して流れる電
流がトランジスタＭＰＩを介して流れる基準電流ＩＲＥ
Ｆ２に等しくなるように、第３のカレントミラー配列と
して機能する。
タイミング手段２０はＭＯＳトランジスタＭ５およびノ
ード１１０に関連する他のキャパシタンスから形成され
る容量性負荷を含む。公知のように、ＭＯＳトランジス
タのシリコンゲート酸化物は、ＭＯＳトランジスタのゲ
ート電極をキャパシタプレートとして利用し、かつ、他
のキャパシタプレートを形成するようにドレイン電極と
ソース電極とを互いに結ぶことによって、キャパシタを
形成するのに利用され得る。見られるように、キャパシ
タの一方のプレートはノード１１０に接続され、キャパ
シタの他方のプレートは接地電位に接続される。
出力段２２は第１のインバータ２４および第２のインバ
ータ２６からなる。第１のインバータ２４の入力はまた
ノード１１０に接続され、かつ、その出力はノード１１
２に接続される。第２のインバータ２６の入力は、第１
のインバータの出力にノード１１２で接続される。第２
インバータ２６の出力は、出力端子１１４に接続される
。第１のインバータはＰチャネルＭＯＳトランジスタＭ
６およびＮチャネルＭＯＳトランジスタＭ７から形成さ
れる。トランジスタＭ６およびトランジスタＭ７のゲー
トは、互いに接続され、第１のインバータ２４の入力を
規定する。トランジスタＭ６およびトランジスタＭ７の
ゲート容量は、このように、ノード１１０と関連するキ
ャパシタンスに対応する。トランジスタＭ６およびトラ
ンジスタＭ７のドレインは、互いに接続され、第１のイ
ンバータ２４の出力を規定する。
第２のインバータはＰチャネルＭＯＳトランジスタＭ８
およびＮチャネルＭＯＳトランジスタＭ９から形成され
る。トランジスタＭ８およびトランジスタＭ９のゲート
は、互いに接続され、第２のインバータ２６の入力を規
定する。トランジスタＭ８およびトランジスタＭ９のド
レインは互いに接続され、時間遅延制御回路１４の出力
である、第２のインバータ２６の出力を規定する。トラ
ンジスタＭ６およびトランジスタＭ８のソースは電源電
位ＶＤＤに接続され、トランジスタＭ７およびトランジ
スタＭ９のソースは接地電位に接続される。出力段２２
は、ノード１１０における、時間遅延された信号の波形
整形と高い駆動能力とを提供するのに役立つ。このよう
に、出力端子１１４では所望の時間遅延をもつ出力信号
が与えられる。
一定遅延回路１０の動作が今、説明される。入力信号Ｖ
ＩＮは低い論理レベルにあると仮定する。
これは第１のスイッチングトランジスタＭ２を導通にし
、第２のスイッチングトランジスタＭ３を非導通にする
だろう。結果として、電流流し込みトランジスタＭ１を
介して流れる基準電流ＩＲＥＦ１に対応する電流は、容
量性負荷Ｍ５をダイナミックにチャージアップするため
第１のスイッチングトランジスタＭ２をも通るだろう。
入力信号ＶＩＮが高い論理レベルに遷移すると、これに
よって第１のスイッチングトランジスタＭ２はオフにさ
れ、第２のスイッチングトランジスタＭ３はオンにされ
る。したがって、トランジスタＭ４を介して流れる基準
電流ＩＲＥＦ２に対応する電流は、容量性負荷Ｍ５をダ
イナミックに放電するため電流吸い込みトランジスタＭ
３をも通るだろう。
この態様で、ノード１１０で生じる時間遅延は基準電流
の量および容量性負荷の量にのみ依存する。
ノード１１０における時間遅延信号は、第１のインバー
タ２４および第２のインバータ２６により２度反転され
、出力端子１１４において出力信号を提供するが、その
出力信号は、時間遅延信号に似ているが高い駆動能力を
持っているだろう。
ＭＯＳトランジスタＭ６−Ｍ９は、ノード１１０での時
間遅延信号と出力端子１１４での出力信号との間で最小
の遅延を提供するように設計される。
第２図には、ブロック図形式で、縦続接続された時間遅
延回路網２１０が図示される。遅延回路網２１０は、基
準電流源１２ａおよび互いに縦続接続された複数個の時
間遅延制御回路１４ａ・・・１４ｎからなる。各制御回
路１４ａ・・・１４ｎは第１図の制御回路１４と同一で
あるので、出力端子１８０における所望の総時間遅延は
、抵抗器１６の抵抗値を、基準電流源１２ａに必要な電
流量を与えるように変化させることで、第１図の基準電
流源を単に調整することにより得られるかもしれない。
第３図には、所望の遅延時間を得るように基準電流を調
整するために、電気的に消去可能でかつプログラム可能
なこの発明の温度自動補償プログラム可能時間遅延回路
１０ａの概略回路図が示される。プログラム可能な遅延
回路１０ａは、基準電流源１２中の固定値Ｒのポリシリ
コン抵抗器１６が、抵抗はしご形回路網３２と、抵抗は
しご形回路網中の抵抗の量を変えるためのプログラミン
グ手段３４とから形成される、電気的にプログラム可能
な抵抗器手段３０で置き換えられたことを除けば、実質
的に、第１図の温度自動補償一定遅延回路１０と同一で
ある。それゆえに、第３図の構成要素および動作はこれ
らの変化に関してのみ説明されるだろう。
見られるように、温度自動補償プログラム可能遅延回路
１０ａは、基準電流源１２ｂおよび時間遅延制御回路２
１４を含む。時間遅延制御回路２１４は、第１図の制御
回路１４と同一である。基準電流［１２ｂは、１対のＮ
チャネルＭＯＳトランジスタＭＮＩ，ＭＮ２と、第１図
と似た態様で相互に接続されたＰチャネルトランジスタ
ＭＰ１、ＭＰ２から形威されるカレントミラー配列を含
む。
基準電流源１２ｂはさらに、抵抗はしご形回路網３２と
、抵抗はしご形回路網中の抵抗の量を変えるためのプロ
グラミング手段３４とから形成される電気的にプログラ
ム可能な抵抗器手段３０を含む。
抵抗はしご形回路網３２は、固定部分および調整可能部
分からなる。固定部分は、ＲＯの抵抗値をもつ固定抵抗
器３６を含む。調整可能部分は、１／４Ｒ，１／２Ｒお
よびＩＲのようなそれぞれ異なる抵抗値をもつ複数個の
抵抗器Ｇ１、Ｇ２、Ｇ３・・・の直列接続を含む。固定
抵抗器３６の一方端は、抵抗器の直列接続の一方端に接
続され、固定抵抗器３６の他方端は接地電位ＧＮＤに接
続される。直列接続の他方端は、ノード１０６でＮチャ
ネルトランジスタのソースに接続される。
プログラミング手段３４は、複数個のＮチャネルＭＯＳ
プログラミングトランジスタＴ１、Ｔ２、Ｔ３・・・と
、複数個の電気的に消去可能でかつプログラム可能なヒ
ューズＦ１、Ｆ２、Ｆ３・・・とを含む。各プログラミ
ングトランジスタＴ１、Ｔ２，．Ｔ３・・・は、その導
通経路電極（ドレインーソース）が抵抗器Ｇ１、Ｇ２、
Ｇ３●・・の対応する１つと並列に接続される。各プロ
グラミングトランジスタＴ１、Ｔ２、Ｔ３・・・のゲー
ト電極は、プログラミングヒューズＦ１、Ｆ２、Ｆ３・
・・の対応する１つと接続される。電気的に消去可能で
かつプログラム可能なヒューズが閉じられると、＋９．
０ボルトの電源電圧ｖＣＣが、対応するプログラミング
トランジスタのゲート電極に与えられる。これによって
対応するプログラミングトランジスタはオンにされ、そ
れによって、そこと並列に接続された対応する抵抗器を
“短絡させる”。第３図に示されるように、電気的に消
去可能でかつプログラム可能なヒューズが開かれると、
接地電位が、対応するプログラミングトランジスタのゲ
ート電極に与えられる。これによって、順に、対応する
プログラミングトランジスタはオフにされ、それによっ
て調整可能部分の抵抗値は増加する。
したがって、この態様で、調整可能部分の総抵抗は、電
気的に消去可能でかつプログラム可能なヒューズのうち
の所望のものの開閉を選択的に制御することにより決定
し得る。任意の数の抵抗器も、同じ対応する番号のプロ
グラミングトランジスタおよびプログラミングヒューズ
を備えた調整可能部分で利用され得たことが、当業者に
は理解されるであろう。ノード１０６と接地電位との間
の総抵抗値が減少すると、基準電流は増加するであろう
し、逆も同様である。しかしながら、これらの基準電流
はまた温度変化を感じないであろう。
それゆえに、制御回路２１４から発生した時間遅延は同
様に不感温性であろう。
第４図には、ブロック図形式で、縦続接続されたプログ
ラム可能遅延回路網３１０が示される。
遅延回路網３１０は基準電流源３１２ａと、複数個の時
間遅延制御回路２１４ａｍ・●２１４ｎとからなる。基
準電流源３１２ａが基準電流源１２ｂと同一で、かつ、
各制御回路２１４ａ・・・２１４ｎが制御回路２１４と
同一なので、出力端子１８０における所望の総時間遅延
は、電流源３１２ａに必要とされる電流の量を与えるよ
うに第３図の小抵抗の値を調整することにより、プログ
ラム可能となり得る。
前述の詳細な説明から、このように、この発明が、温度
変化を感じず、かつ、直流電力消失のない改善された温
度自動補償一定遅延回路を提供するということがわかる
。さらに、代替の実施例において総抵抗値を調整するた
めの電気的にプログラム可能な抵抗器手段を含む、温度
自動補償プログラム可能遅延回路が提供される。
現在、この発明の好ましい実施例と考えられるものが例
示され、説明されたが、当業者には、様々の変更および
修正がなされてもよく、また、均等物が、発明の真の範
囲を外れることなくそれらの要素に代わって用いられて
もよい、ということが理解されるであろう。さらに、特
定の状態または材料をその中心の範囲を外れることなく
発明の教示に適合させるために、多くの修正がなされて
もよい。それゆえに、この発明は、発明の実施を意図し
たべストモードとして示された特定の実施例だけに限ら
れるのではなく、添付された特許請求の範囲に含まれる
すべての実施例を含むことを意図する。
【図面の簡単な説明】
第１図は、この発明の原理に従って構成された温度自動
補償一定遅延回路の概略回路図である。 第２図は、所望の総遅延時間を提供するように、第１図
の複数個の時間遅延制御回路を利用した、この発明の縦
続接続された遅延網のブロック図である。 第３図は、基準電流が所望の遅延時間を得るように調整
するために電気的に消去可能でかつプログラム可能な、
この発明の温度自動補償遅延回路の第２の実施例の概略
回路図である。 第４図は、所望の総遅延時間を提供するように、第３図
の複数個の時間遅延制御回路を利用した、この発明の縦
続接続されたプログラム可能遅延回路網のブロック図で
ある。 図において、１０は温度自動補償一定遅延回路、１０ａ
は温度自動補償プログラム可能時間遅延回路、１２は基
準電流源、１４は時間遅延制御回路、１６はポリシリコ
ン抵抗器、１８は入力段、２０はタイミング手段、２２
は出力段、２４および２６はインバータ、３０は電気的
にプログラム可能な抵抗器手段、３２は抵抗はしご形回
路網、３４はプログラミング手段、３６は固定抵抗器で
ある。

Claims (1)

  1. 【特許請求の範囲】 （１）温度自動補償一定時間遅延回路であって、 １対の第１および第２のＮチャネルトランジスタ（ＭＮ
    １、ＭＮ２）と、第１および第２のＰチャネルトランジ
    スタ（ＭＰ１、ＭＰ２）のためのカレントミラー配列と
    を含む基準電流源（１２）を含み、前記第１および第２
    のＮチャネルトランジスタ（ＭＮ１、ＭＮ２）のゲート
    は互いに接続され、かつ、前記第１のＮチャネルトラン
    ジスタ（ＭＮ１）のドレインに接続され、前記第１のＮ
    チャネルトランジスタ（ＭＮ１）は、そのドレインが第
    １のノード（１０４）に接続され、そのソースが接地電
    位に接続され、前記第２のＮチャネルトランジスタ（Ｍ
    Ｎ２）はそのドレインが第２のノード（１０２）に接続
    され、そのソースが第３のノード（１０６）に接続され
    、 前記第１および第２のＰチャネルトランジスタ（ＭＰ１
    、ＭＰ２）のゲートは互いに接続され、かつ、第２のＰ
    チャネルトランジスタ（ＭＰ２）のドレインに接続され
    、前記第１のＰチャネルトランジスタ（ＭＰ１）は、そ
    のソースが電源電位に接続され、そのドレインが第１の
    ノード（１０４）に接続され、前記第２のＰチャネルト
    ランジスタ（ＭＰ２）は、そのソースがまた電源電位に
    接続され、そのドレインが第２のノード（１０２）に接
    続され、 その一方端が第３のノード１０６に接続され、かつ、そ
    の他方端が接地電位に接続されるポリシリコン抵抗器（
    １６）、ならびに ＰチャネルＭＯＳ電流流し込みトランジスタ（Ｍ１）、
    第１のスイッチングトランジスタ（Ｍ２）、第２のスイ
    ッチングトランジスタ（Ｍ３）およびＮチャネルＭＯＳ
    電流吸い込みトランジスタ（Ｍ４）を含む、少なくとも
    １つの時間遅延制御回路（１４）をさらに含み、前記電
    流流し込みトランジスタ（Ｍ１）は、そのソースが電源
    電位に接続され、そのゲートが第２のノード（１０２）
    に接続され、そのドレインが前記第１のスイッチングト
    ランジスタ（Ｍ２）のソースに接続され、前記電流吸い
    込みトランジスタ（Ｍ４）は、そのドレインが前記第２
    のスイッチングトランジスタ（Ｍ３）のソースに接続さ
    れ、そのゲートが第１のノード（１０４）に接続され、
    かつ、そのソースが接地電位に接続され、前記第１およ
    び第２のスイッチングトランジスタ（Ｍ２、Ｍ３）のゲ
    ートは互いに接続され、かつ、入力論理信号（ＶＩＮ）
    を受けるために入力端子に接続され、前記第１および第
    ２のスイッチングトランジスタ（Ｍ２、Ｍ３）のドレイ
    ンは互いに接続され、かつ、第４のノード（１１０）に
    接続され、かつ 前記時間遅延制御回路（１４）は、前記第４のノード（
    １１０）と接地電位との間に結合される容量性負荷手段
    （Ｍ５）をさらに含み、前記容量性負荷手段は一定遅延
    時間を前記第４のノード（１１０）で生成するために、
    第１の基準電流によって前記第２のノードから充電され
    、かつ、第２の基準電流によって前記第１のノードから
    放電される、温度自動補償一定時間遅延回路。 （２）高い駆動能力および前記第４のノードに置ける時
    間遅延信号の波形整形を生成するために、前記第４のノ
    ードに結合された出力段手段（２２）をさらに含む、請
    求項１に記載の一定遅延回路。 （３）前記出力段手段（２２）は、第１および第２のイ
    ンバータ（２４、２６）を含み、前記第１のインバータ
    （２４）は、その入力が第４のノード（１１０）に結合
    され、その出力が前記第２のインバータ（２６）の入力
    に結合され、前記第２のインバータ（２６）は、出力が
    前記時間遅延制御回路（１４）の出力を規定する、請求
    項２に記載の一定遅延回路。 （４）前記第１および第２のインバータ（２４、２６）
    の各々は、そのゲートが互いに接続されてその入力を規
    定し、そのドレインが互いに接続されてその出力を規定
    するＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
    ＯＳトランジスタからなる、請求項３に記載の一定遅延
    回路。 （５）前記容量性負荷手段は、そのゲート電極が一方の
    キャパシタプレートを形成し、そのドレイン電極および
    ソース電極が互いに接続され他方のキャパシタプレート
    を形成するＭＯＳトランジスタ（Ｍ５）を含む、請求項
    １に記載の一定遅延回路。 （６）温度自動補償プログラム可能時間遅延回路であぅ
    て、 １対の第１および第２のＮチャネルトランジスタ（ＭＮ
    １、ＭＮ２）と、第１および第２のＰチャネルトランジ
    スタ（ＭＰ１、ＭＰ２）のためのカレントミラー配列と
    を含む基準電流源（１２）を含み、前記第１および第２
    のＮチャネルトランジスタ（ＭＮ１、ＭＮ２）のゲート
    は互いに接続され、かつ、前記第１のＮチャネルトラン
    ジスタ（ＭＮ１）のドレインに接続され、前記第１のＮ
    チャネルトランジスタ（ＭＮ１）は、そのドレインが第
    １のノード（１０４）に接続され、そのソースが接地電
    位に接続され、前記第２のＮチャネルトランジスタ（Ｍ
    Ｎ２）は、そのドレインが第２のノード（１０２）に接
    続され、そのソースが第３のノード（１０６）に接続さ
    れ、 前記第１および第２のＰチャネルトランジスタ（ＭＰ１
    、ＭＰ２）のゲートは互いに接続され、かつ、第２のＰ
    チャネルトランジスタ（ＭＰ２）のドレインに接続され
    、前記第１のＰチャネルトランジスタ（ＭＰ１）は、そ
    のソースが電源電位に接続され、そのドレインが第１の
    ノード（１０４）に接続され、前記第２のＰチャネルト
    ランジスタ（ＭＰ２）は、そのソースがまた電源電位に
    接続され、そのドレインが第２のノード（１０２）に接
    続され、 総抵抗値を調整するために前記第３のノード（１０６）
    と接地電位との間に結合された電気的にプログラム可能
    な抵抗器手段（３０）をさらに含み、 ＰチャネルＭＯＳ電流流し込みトランジスタ（Ｍ１）、
    第１のスイッチングトランジスタ（Ｍ２）、第２のスイ
    ッチングトランジスタ（Ｍ３）およびＮチャネルＭＯＳ
    電流吸い込みトランジスタ（Ｍ４）を含む、少なくとも
    １つの時間遅延制御回路（１４）をさらに含み、前記電
    流流し込みトランジスタ（Ｍ１）は、そのソースが電源
    電位に接続され、そのゲートが第２のノード（１０２）
    に接続され、そのドレインが前記第１のスイッチングト
    ランジスタ（Ｍ２）のソースに接続され、前記電流吸い
    込みトランジスタ（Ｍ４）は、そのドレインが前記第２
    のスイッチングトランジスタ（Ｍ３）のソースに接続さ
    れ、そのゲートが第１のノード（１０４）に接続され、
    そのソースが接地電位に接続され、前記第１および第２
    のスイッチングトランジスタ（Ｍ２、Ｍ３）は、そのゲ
    ートが互いに接続され、かつ、入力論理信号（ＶＩＮ）
    を受けるために入力端子に接続され、前記第１および第
    ２のスイッチングトランジスタ（Ｍ２、Ｍ３）のドレイ
    ンが互いに接続され、かつ、第４のノード（１１０）に
    接続され、かつ 前記時間遅延制御回路（１４）は、前記第４のノード（
    １１０）と接地電位との間に結合された容量性負荷手段
    （Ｍ５）をさらに含み、前記容量性負荷手段は一定遅延
    時間を前記第４のノード（１１０）で生成するために、
    第１の基準電流によって前記第２のノードから充電され
    、かつ、第２の基準電流によって前記第１のノードから
    放電される、温度自動補償プログラム可能時間遅延回路
    。 （７）前記プログラム可能抵抗器手段（３０）は、抵抗
    回路網手段（３２）と、プログラミングトランジスタ手
    段と、前記第３のノードに結合された抵抗の量を制御す
    るための電気的に消去可能でプログラム可能なヒューズ
    手段とを含む、請求項６に記載のプログラム可能遅延回
    路。 （８）前記抵抗回路網手段（３２）は、固定抵抗器（３
    ６）を有する固定部分と、異なる値を有する複数個の抵
    抗器（Ｇ１、Ｇ２、Ｇ３・・・）の直列接続を有する調
    整可能抵抗器はしご形部分とからなり、前記調整可能部
    分の抵抗の量が前記プログラミングトランジスタ手段を
    導通または非導通にする前記ヒューズ手段により決定さ
    れる、請求項７に記載のプログラム可能遅延回路。 （９）前記プログラミングトランジスタ手段は、その導
    通経路電極が、複数個の抵抗器（Ｇ１、Ｇ２、Ｇ３・・
    ・）のうちの対応するものと並列に接続される複数個の
    ＭＯＳトランジスタ（Ｔ１、Ｔ２、Ｔ３・・・）からな
    り、前記ＭＯＳトランジスタのゲート電極が前記ヒュー
    ズ手段に応答する、請求項８に記載のプログラム可能遅
    延回路。 （１０）前記ヒューズ手段は複数個の電気的に消去可能
    でかつプログラム可能なヒューズ（Ｆ１、Ｆ２、Ｆ３・
    ・・）を含み、前記のヒューズのうちあるものが選択的
    に開閉されて各前記プログラミングトランジスタ（Ｔ１
    、Ｔ２、Ｔ３・・・）を導通または非導通にする、請求
    項９に記載のプログラム可能遅延回路。 （１１）各前記プログラミングトランジスタが非導通に
    されたときに総抵抗値が増加する、請求項１０に記載の
    プログラム可能遅延回路。 （１２）高い駆動能力および前記第４のノードにおける
    時間遅延信号の波形整形を生成するために、前記第４の
    ノードに結合された出力段手段（２２）をさらに含む、
    請求項６に記載のプログラム可能遅延回路。 （１３）前記出力段手段（２２）は、第１および第２の
    インバータ（２４、２６）を含み、前記第１のインバー
    タ（２４）は、その入力が第４のノード（１１０）に結
    合され、その出力が前記第２のインバータ（２６）の入
    力に結合され、前記第２のインバータ（２６）は、出力
    が前記時間遅延制御回路（１４）の出力を規定する、請
    求項１２に記載のプログラム可能遅延回路。 （１４）前記第１および第２のインバータ （２４、２６）の各々はそのゲートが互いに接続されて
    その入力を規定し、そのドレインが互いに接続されてそ
    の出力を規定するＰチャネルＭＯＳトランジスタおよび
    ＮチャネルＭＯＳトランジスタからなる、請求項１３に
    記載のプログラム可能遅延回路。 （１５）前記容量性負荷手段は、そのゲート電圧が一方
    のキャパシタプレートを形成し、そのドレイン電極およ
    びソース電極が互いに接続されて他方のキャパシタプレ
    ートを形成するＭＯＳトランジスタ（Ｍ５）を含む、請
    求項６に記載のプログラム可能遅延回路。 （１６）広い範囲にわたり温度変化を感じない安定した
    基準電流を発生するための電気的にプログラム可能な基
    準電流源であって、前記基準電流源は、 １対の第１および第２のＮチャネルトランジスタ（ＭＮ
    １、ＮＭ２）と、 第１および第２のＰチャネルトランジスタ（ＭＰ１、Ｍ
    Ｐ２）のためのカレントミラー配列とを含み、 前記第１および第２のＮチャネルトランジスタ（ＭＮ１
    、ＭＮ２）のゲートは互いに接続され、かつ、前記第１
    のＮチャネルトランジスタ（ＭＮ１）のドレインに接続
    され、前記第１のＮチャネルトランジスタ（ＭＮ１）は
    、そのドレインが第１のノード（１０４）に接続され、
    そのソースが接地電位に接続され、前記第２のＮチャネ
    ルトランジスタ（ＭＮ２）は、そのドレインが第２のノ
    ード（１０２）に接続され、そのソースが第３のノード
    （１０６）に接続され、 前記第１および第２のＰチャネルトランジスタ（ＭＰ１
    、ＭＰ２）のゲートは互いに接続され、かつ、第２のＰ
    チャネルトランジスタ（ＭＰ２）のドレインに接続され
    、前記第１のＰチャネルトランジスタ（ＭＰ１）は、そ
    のソースが電源電位に接続され、そのドレインが第１の
    ノード（１０４）に接続され、前記第２のＰチャネルト
    ランジスタ（ＭＰ２）は、そのソースがまた電源電位に
    接続され、そのドレインが第２のノード（１０２）に接
    続され、かつ 総抵抗値を調整するために、前記第３のノード（１０６
    ）と接地電位との間に結合された、電気的にプログラム
    可能な抵抗器手段（３０）をさらに含む、電気的にプロ
    グラム可能な基準電流源。 （１７）前記プログラム可能な抵抗器手段 （３０）は、抵抗回路網（３２）と、プログラミングト
    ランジスタ手段と、前記第３のノードに結合された抵抗
    の量を制御するための電気的に消去可能でかつプログラ
    ム可能なヒューズ手段とを含む、請求項１６に記載のプ
    ログラム可能遅延回路。 （１８）前記抵抗回路網手段（３２）は、固定抵抗器（
    ３６）を有する固定部分と、異なる値を有する複数個の
    抵抗器（Ｇ１、Ｇ２、Ｇ３・・・）の直列接続を有する
    調整可能抵抗器はしご形部分とからなり、前記調整可能
    部分の抵抗の量が前記プログラミングトランジスタ手段
    を導通または非導通にする前記ヒューズ手段により決定
    される、請求項１７に記載のプログラム可能遅延回路。 （１９）前記プログラミングトランジスタ手段は、その
    導通経路電極が、複数個の抵抗器（Ｇ１、Ｇ２、Ｇ３・
    ・・）のうちの対応するものと並列に接続される複数備
    のＭＯＳトランジスタ（Ｔ１、Ｔ２、Ｔ３・・・）から
    なり、前記ＭＯＳトランジスタのゲート電極が前記ヒュ
    ーズ手段に応答する、請求項１８に記載のプログラム可
    能遅延回路。 （２０）前記ヒューズ手段は、複数個の電気的に消去可
    能でかつプログラム可能なヒューズ（Ｆ１、Ｆ２、Ｆ３
    ・・・）を含み、前記のヒューズのうちあるものが選択
    的に開閉されて各前記プログラミングトランジスタ（Ｔ
    １、Ｔ２、Ｔ３・・・）を導通または非導通にする、請
    求項１９に記載のプログラム可能遅延回路。
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