JP3476465B2 - Ｃｍｏｓｂｔｌ互換バス及び伝送線路ドライバ - Google Patents

Ｃｍｏｓｂｔｌ互換バス及び伝送線路ドライバ

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JP3476465B2
JP3476465B2 JP50182095A JP50182095A JP3476465B2 JP 3476465 B2 JP3476465 B2 JP 3476465B2 JP 50182095 A JP50182095 A JP 50182095A JP 50182095 A JP50182095 A JP 50182095A JP 3476465 B2 JP3476465 B2 JP 3476465B2
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Description

【発明の詳細な説明】 関連する出願 本出願は、これと同日に出願されて本出願と共にナシ
ョナル・セミコンダクタ・コーポレイション（在カリフ
ォルニア州、サンタ・クララ）に譲渡された以下の同時
係属出願に関連するものである。
James Kuoの「Programmable CMOS Current Source Ha
ving Positive Temperature Coefficient」と題する米
国特許出願第08/073939号； James Kuoの「CMOS Bus and Transmission Line Driv
er Having Compensated Edge Rate Control」と題する
米国特許出願第08/073304号； James Kuoの「Programmable CMOS Bus and Transmiss
ion Line Driver」と題する米国特許出願第08/073679
号； James Kuoの「Programmable CMOS Bus and Transmiss
ion Line Receiver」と題する米国特許出願第08/073927
号 上記出願は、それらの引用をもって、本発明に関する
技術的背景の情報を提供するよう本書中に包含させたも
のとする。
発明の背景 1.発明の分野 本発明は、ラインインターフェイス装置に関し、特
に、CMOSディジタル回路と伝送線路とのインターフェイ
スを取るのに使用されるバックプレイン・トランシーバ
・ロジック（BTL）に関する規格を満たすCMOSドライバ
に関する。
2.関連技術の説明 ディジタルシステムは一般に、幾つかの超大規模集積
（VLSI）回路を備えている。これらのVLSI回路は、互い
に通信を行って所望の仕事を実行する。図１は典型的な
ディジタルシステムを示すものである。VLSI回路は、
「ドーターボード」と称される幾つかの回路基板上に取
り付けられる。各ドーターボードは、幾つかのVLSI回路
を備えることができる。次いで、それらのドーターボー
ドが「マザーボード」によって受容される。「マザーボ
ード」は、個々のドーターボード間の通信を容易にする
ための回路を有している。
個々のVLSI回路は、２値信号のために伝送媒体によっ
て相互に接続される。それらの伝送媒体は一般に１つに
集められてバスが形成される。ディジタルシステムで使
用されるバスの数、サイズ、及びタイプは、汎用的な用
途向けに設計することが可能であり、又は、特定の工業
規格上のデータ通信構成に従って設計することが可能で
ある。かかる工業規格の１つとして、いわゆるIEEE896.
1フューチャバス＋規格がある。このフューチャバス＋
規格は、内部コンピュータバスアーキテクチャを実施す
るためのプロトコルを提供するものである。
図１は、フューチャバス＋のシステムで利用可能な幾
つかの異なるバス・レベルの階層を示している。「コン
ポーネントレベルバス」は、単一のドーターボード上に
配設された幾つかのVLSI回路を相互に接続するために使
用され、「バックプレインバス」は、或るドーターボー
ドのVLSI回路と他のドーターボードのVLSI回路とを相互
に接続するために使用される。従って、コンポーネント
レベルバスは各ドーターボード上に構成され、バックプ
レインバスはマザーボード上に構成される。
コンポーネントレベルバス及びバックプレインバスを
形成する伝送媒体は、一般には、ドーターボード及びマ
ザーボードのプリント回路基板（PCB）上に形成された
トレースとなる。マイクロストリップトレース及びスト
リップライントレースを用いて、約50Ω〜70Ωというオ
ーダーの特性インピーダンスを有する伝送線路を形成す
ることができる。かかる伝送線路は通常は、その特性イ
ンピーダンスで終端する両端を有している。これらの並
列の抵抗性の終端のため、伝送線路の有効抵抗は、25Ω
〜35Ω程度の低くものとすることができる。
VLSI回路と伝送媒体とのインターフェースを取るため
に、データトランシーバ（トランスミッタ／レシーバ）
が使用される。図２は、フューチャバス＋システムのバ
ックプレインバスとVLSI回路のデータバスとの間にデー
タトランシーバを配設してVLSI回路とそのディジタルシ
ステムの残りの部分との間の通信を容易にしたものが示
されている。
データトランシーバは、伝送媒体への情報の送信及び
伝送媒体からの情報の受信を行うことが可能なリード／
ライトターミナルである。トランシーバは一般に、線路
ドライバ段（又は単に「ドライバ」）及びレシーバ段
（又は単に「レシーバ」）を備えている。伝送線路ドラ
イバ及びレシーバの共通の目的は、電気的な長距離にわ
たる種々の環境を介してデータを迅速に且つ高信頼性を
もって伝送することにある。この仕事は、外部から導入
されるノイズ及び接地シフトによってデータがひどく劣
化されるという事実により困難なものとなる。
ドライバは、VLSI回路からのディジタル信号出力を増
幅して、その信号を伝送媒体上で適切に伝送させること
ができるようにする。レシーバは一般には差動増幅器で
あり、この差動増幅器は、伝送媒体からの信号を受信し
て、その伝送媒体から受信したディジタル情報を表す出
力をVLSI回路に提供するものである。
従来のドライバは通常は、異なる集積回路技術との互
換性を提供するレベルシフト能力を備えている。詳細に
は、ドライバは、伝送媒体を越えて信号を送信する前
に、VLSI回路（例えばCMOS,TTL,ECL等）により利用され
る公称電圧スイング（swing:揺れ）（又は「動的信号範
囲（dynamic signal range）」）を、伝送媒体により利
用される異なる電圧スイングに変更する。従って、ドラ
イバは、ディジタル信号の増幅だけでなくその信号の公
称電圧スイングの変更も行う。
異なる公称電圧スイングは、電力を維持するために、
伝送媒体を越えてデータを送信する際に使用されるのが
普通である。詳細には、ドライバにより内部的に消費さ
れた電力は、そのドライバが伝送線路へ加える２値信号
の公称電圧スイングに比例する。従って、ドライバが比
較的小さな電圧スイングを有する信号を伝送線路を介し
て送信すれば、電力消費は低減される。
BTL（バックプレイントランシーバロジック）信号レ
ベルで伝送線路を介して信号を送信するのが通例となっ
ている。この信号レベル規格は「バックプレイン」と称
される。これは、BTLが主にマザーボードのバックプレ
インバスで使用されてきたからである。BTLの公称電圧
スイングが1.0V（論理低レベル）〜2.1V（論理高レベ
ル）であるため、電力消費は、信号がCMOS（0V〜3.3V又
は0V〜5.0V）又はTTL（0V〜3.5V）信号レベルで伝送線
路を介して送信される場合よりも小さくなる。
信号はまた、いわゆる「GTL」信号レベル（Gunningの
米国特許第5023488号を参照のこと）で伝送線路を介し
て送信されてきた。GTLの公称電圧スイングは、ほぼ0.3
V（論理低レベル）〜1.2V（論理高レベル）である。
図３は、従来のBTLドライバ20を示すものである。こ
のドライバ20は、入力VINでCMOSレベル信号を受信し、
出力VOUTでBTLレベル信号を出力する。ドライバ20は、
バイポーラトランジスタQ1,Q2,Q3,Q4,Q5により実施され
る。バイポーラ技術は、その固有の高電流利得特性のた
め、線路又はバスドライバ等のI/O装置の実施に魅力的
なものである。高電流利得は、フューチャバス＋システ
ムのバックプレイン等のバスシステムで重要なものであ
る。これは、ドライバ20が、無負荷状態又は負荷状態の
両方で伝送線路を駆動することができなければならない
からである。
無負荷状態の伝送線路を駆動するためにドライバ20に
より生成されなければならない電流IDUを決定するため
に、無負荷状態の伝送線路のインピーダンスZUを考慮し
なければならない。上述のように、バスの両端は一般
に、バス特性インピーダンスZ0（典型的には50Ω）で終
端される。従って、並列のバス端部の終端により、無負
荷状態のバックプレインバスのインピーダンスZUは、ほ
ぼ次の通りとなる。
ZU＝（Z0）（Z0）／（Z0＋Z0） ＝Z0/2 ＝50/2 ＝25Ω ドライバ20が無負荷状態のバックプレインバスを介し
てデータを伝送するためには、ドライバ20は、ほぼ次に
示すものと等しい電流IDUを伝送することができなけれ
ばならない。
IDU＝ΔVOUT/ZU ＝（VT−VOL）/ZU ＝（2.1−1.1）/25 ＝40mA ここで、 VT＝BTL「高レベル」＝2.1V VOL＝BTL「低レベル」＝1.0V である。
負荷状態の伝送線路を駆動するためにドライバ20によ
り生成されなければならない電流IDLを決定するため
に、負荷状態の伝送線路のインピーダンスZLを考慮しな
ければならない。プラグインされたドーターボードのキ
ャパシタンスが短い間隔をおいてバックプレインバスに
均等に負荷されている場合には、負荷状態のバックプレ
インバスのインピーダンスZLは、次式で与えられる。
ここで、 Ｃ＝単位長さ当たりの無負荷状態のバスの分散キャパシ
タンス ＝（20pF＋４×101pF） ＝60pF/ft（pF＝ピコファラッド） であり、及び、 CL＝単位長さあたりの分散無負荷キャパシタンス （トランシーバ、pcトレース、及びコネクタを含む） 1foot当たり10スロットを有するIEEE896等のシステムの
場合、CLは、ほぼ次の値と等しい。
CL＝10×10＝100pF/ft また、ZLは、ほぼ次の値と等しい。
負荷状態のバックプレインバスを駆動するのに必要な駆
動電流は、ほぼ次の値と等しい。
従って、BTLドライバ20は、無負荷状態のバックプレ
インバスを駆動するためにほぼ40mAを生成し、負荷状態
のバックプレインバスを駆動するためにほぼ65mAを生成
しなければならない。バイポーラNPNトランジスタQ1
は、その高電流利得のため、BTLドライバ20の駆動装置
とするのに特に適していると思われる。
BTLドライバ20は、バックプレインバスを駆動するた
めに必要な電流を生成することはできるが、そのバイポ
ーラ構成に起因して数々の欠点を有するものとなる。
第１に、トランジスタQ1のコレクタキャパシタンスが
大きいので、ドライバ20の出力キャパシタンスを2.0pF
未満に低下させるためにブロッキングショットキーダイ
オードD1が必要となる。
第２に、ドライバ20の出力VOUTは、非常に速いアップ
エッジ及びダウンエッジを有する。制御を行わなけれ
ば、その速いアップエッジ及びダウンエッジにより、接
地バウンス、出力のオーバー／アンダーシュート、及
び、バス導体間のクロストークが生じることになる。こ
れらの悪影響は、レシーバのノイズマージンを大幅に低
下させ得るものとなる。この速いアップエッジ及びダウ
ンエッジにより生成され得る悪影響の制御を行うため
に、フューチャバス＋は、電圧スイングレベルの20％〜
80％の間で1nsec測定された最小上昇時間tr及び下降時
間tfを指定している。
tr及びtfに関するフューチャバス＋の仕様を満たすた
めに、BTLドライバ20は、トランジスタQ1のコレクタと
トランジスタQ2のベースとの間のミラー（miller）キャ
パシタンスCMを用いてtfを増大させる。詳細には、tfは
次式で与えられる。
ここで、IbQ2はトランジスタQ2のベース電流である。同
様に、BTLドライバ20は、トランジスタQ1のコレクタ−
ベース接合におけるキャパシタンスCobを用いてtrを制
御する。詳細には、trは次式で与えられる。
ここで、IbQ1はトランジスタQ1のベース電流である。
しかし、このようにしてtf,trを制御する場合の問題点
として、IbQ2及びIbQ1の両者が電源電圧及び温度に依存
するものである、ということがある。温度が低下して電
源電圧が上昇すると、IbQ2及びIbQ1の両者が増大し、そ
の結果としてtr,tfが短くなる。従って、温度及び電源
電圧が変化する場合にはBTLドライバ20のtr,tfの制御が
困難になる。制御が行われなければ、tr,tfはフューチ
ャバス＋の仕様の最小値を下回る可能性がある。
バイポーラBTLドライバ20の別の欠点は、そのターン
オン及びターンオフ遅延間のスキューにある。温度が上
昇して電源電圧が上昇すると、トランジスタQ1のベース
ターンオン電流IbQ1ON及び電流利得の増大により、トラ
ンジスタQ1のベースオーバードライブが大幅に増大す
る。温度が100℃上昇すると、トランジスタQ1のベース
ターンオン電流IbQ1ON及び電流利得が100％だけ増大す
る。トランジスタQ1のベースオーバードライブのかかる
増大により、trひいてはターンオン時間が、大幅に短く
なる。
しかし、温度及び電源電圧の上昇に起因するトランジ
スタQ1のベースターンオン電流IbQ1ONの増大により、ト
ランジスタQ1のコレクタおよびベース領域に一層多くの
蓄電荷が蓄積されることになる。この蓄電荷の蓄積によ
り、トランジスタQ1のベースターンオフ電流IbQ1OFF（V
BEQ1/R1）が減少し、このIbQ1OFFの減少により、トラン
ジスタQ1のtf及びターンオフ時間が極めて長くなる。従
って、温度及び電源電圧が上昇する場合には、ターンオ
ン時間とターンオフ時間との間のスキューが悪化する傾
向がある。
バイポーラによる実施に起因するBTLドライバ20の別
の欠点は、ゲート密度の低さ及びコストの高さに起因す
る、高電力消費及び大規模集積化の非効率性にある。こ
れらの欠点は、BiCMOSによる実施においても現れるもの
となる。
従って、上述の従来のバイポーラBTLドライバの欠点
を克服したBTLドライバが必要とされている。
発明の概要 本発明は、データシステムからの２値信号を伝送線路
へと出力するためのドライバを提供する。このドライバ
は、第１の電界効果トランジスタ（FET）を備えてお
り、この第１のFETは、出力ノードから接地へと電流を
伝えるために出力ノードと接地との間に接続されたもの
である。その出力ノードは、伝送線路へ接続可能となっ
ている。第１の入力段は、第１の電源から第１のFETの
ゲートへ電流を伝える。この第１の入力段は電圧検知増
幅器を備えており、その電圧検知増幅器は、基準電圧と
出力ノードの電位とを比較し、その比較に応じて第１の
FETのゲートへ伝える電流の量を制御するものである。
第２の入力段は、第１のFETのゲートから接地へ電流を
伝える。
代替的な実施例では、ドライバは、前記第１及び第２
の入力段に接続された温度補償回路を備えており、その
温度補償回路は、第１のFETのゲートへ送られる電流の
レベルと、その第１のFETのゲートから送られる電流の
レベルとを調節して、温度の変化に関して補償を行うも
のである。
本発明の特徴及び利点は、以下に示す本発明の詳細な
説明と、本発明の原理を利用した例示的な具体例を示す
添付図面とを参照することにより、一層良好に理解され
よう。
図面の簡単な説明 図１は、フューチャバス＋システムにおけるバスレベ
ルの階層を示す説明図である。
図２は、フューチャバス＋システムのバックプレイン
バスとそのフューチャバス＋システム内のプロセッサの
データバスとの間のデータトランシーバの配置を示すブ
ロック図である。
図３は、従来のバイポーラトランジスタによるBTL伝
送線路ドライバを示す概略図である。
図４は、本発明によるCMOS BTL伝送線路ドライバを
示す概略図である。
図５は、図４に示すCMOS BTL伝送線路ドライバで使
用可能な電圧検知増幅器を示す概略図である。
図６は、図４に示すCMOS BTL伝送線路ドライバで使
用可能なプログラマブルCMOS温度補償回路を示す概略図
である。
図7Aは、図６に示す温度補償回路をプログラムするた
めに使用可能な制御論理回路を示す概略図であり、図7B
は、図7Aに示す制御論理回路の真理値表である。
図８は、図４に示すCMOS BTL伝送線路ドライバを一
層詳細に示す概略図である。
図９は、図８に示すCMOS BTL伝送線路ドライバで使
用可能なCMOS温度補償回路を示す概略図である。
好適実施例の詳細な説明 図４は、本発明によるCMOS BTLドライバ30を示すも
のである。このドライバ30は、VLSI等のデータシステム
により生成されたデータ信号を伝送媒体へ送るために使
用される。このドライバ30は、伝送媒体へ送られたデー
タ信号が伝送動的信号範囲内で動作するようにレベルシ
フト能力を備えている。ここで説明する本発明の実施例
の場合、伝送媒体により利用される伝送動的信号範囲
は、バックプレイントランシーバロジック（BTL）規格
のものである。
ドライバ30は、ｎチャネル及びｐチャネル電界効果ト
ランジスタ（FET）で実施され、即ちCMOSデバイスであ
り、バイポーラトランジスタは使用しない。CMOSによる
実施は、上述のバイポーラ式ドライバ20の大規模集積化
に伴う問題、即ち、低ゲート密度及び高コストという問
題を克服するものとなる。
このドライバ30は、CMOSレベル２値信号、即ちほぼ0V
（論理低レベル）〜3.3V（論理高レベル）という電圧ス
イングを有するディジタル信号を入力VINでデータシス
テムから受信するように設計される。BTLレベル２値信
号、即ちほぼ1.0V（論理低レベル）〜2.1V（論理高レベ
ル）という電圧スイングを有するディジタル信号が、出
力VOUTで伝送線路31に供給される。伝送線路31の両端
は、伝送線路31の特性インピーダンスRTを介して電圧レ
ベルVTへと終端される。ここで説明する実施例では、VT
は2.1V、即ちBTL論理高レベルの電圧と等しくなる。
ドライバ30は一般に、出力段32、第１の入力段34、及
び第２の入力段36を備えている。ドライバ30は、データ
システムにより生成されたデータ信号をVINで受信し、
それらのデータ信号の補数を第１及び第２の入力段34,3
6へ供給する。次いで、第１及び第２の入力段34,36が、
出力段32に、BTL低レベル又はBTL高レベル信号を出力ノ
ードVOUTに生成させる。次いで、VOUTが伝送媒体を介し
て伝送される。
出力段32の機能の１つとして、伝送媒体とのインター
フェイスを取りその伝送媒体にデータ信号を送る、とい
うものがある。出力段32は、伝送媒体との接続のための
出力ノードVOUTを有している。
第１の入力段34は、VINで受信された、データシステ
ムにより生成されたデータ信号に応答する。この第１の
入力段34の機能は、BTL低レベル信号、即ちほぼ1.1Vを
出力ノードVOUTに生じさせることである。第１の入力段
34は、実質的にBTL論理低レベル電圧と等しい電圧が出
力ノードVOUTに現れるように第１の電源電圧VTを出力段
32内で分圧させることにより、前記機能を達成する。V
OUTがBTL論理低レベル電圧とほぼ等しいときを検知する
ために、電圧検知増幅器38が使用される。
また第２の入力段36は、VINで受信された、データシ
ステムにより生成されたデータ信号に応答する。この第
２の入力段36の機能は、BTL高レベル信号、即ちほぼ2.1
Vを出力ノードVOUTに生じさせることである。第２の入
力段36は、実質的にBTL論理高レベルと等しい電圧、即
ちVTが出力ノードVOUTに現れるように第１の電源電圧VT
を出力ノードVOUTに加えることにより、前記機能を達成
する。
好適には、VINと第１及び第２の入力段34,36との間に
CMOSインバータ39が挿入される。従って、ここで、デー
タシステムにより生成されたデータ信号に第１及び第２
の入力段34,36が応答する、という場合には、入力段34,
36が、データシステムにより生成されたデータ信号、即
ちその補数に応答する、ということを意図している。
出力段32の特定の構成では、大きなオープンドレーン
のｎチャネルトランジスタM1は、そのドレーンが出力ノ
ードVOUTに接続され、そのソースが接地に接続されてい
る。トランジスタM1のゲートは、第１の入力段34の出力
VOS1及び第２の入力段36の出力VOS2に接続されている。
トランジスタM1は好適には、チャネル幅＝1200μｍ、及
びチャネル長＝１μｍを有するものとなる。しかし、こ
れは単なる好適なチャネルサイズであり、特定用途の必
要性に合致するように変更することが可能である、とい
うことが理解されよう。第１の入力段34は、ｐチャネル
スイッチングトランジスタM2を備えており、そのソース
は電源電圧VDDに接続され、そのゲートはインバータ39
の出力に接続され、そのドレーンはｐチャネル電流源ト
ランジスタM5のソースに接続されている。その電流源ト
ランジスタM5のドレーンは、電圧検知増幅器38の入力V
VSAINに接続され、その電圧検知増幅器38の出力V
OS1は、トランジスタM1のゲートに直接接続されてい
る。
電圧検知増幅器38は、簡単で周知の単一段CMOS差動増
幅器である。この電圧検知増幅器38は、BTL論理低レベ
ル電圧（＝1V）よりも僅かに小さい基準入力電圧VRとド
ライバ30の出力電圧VOUTとを比較する。従って、この電
圧検知増幅器38は、出力ノードVOUTにおける電圧が実質
的にBTL論理低レベルと等しい場合を検知することがで
きる。
図５は、電圧検知増幅器38の詳細構造を示すものであ
る。２つのｐチャネルトランジスタM6,M7は、VVSAIN、
即ちトランジスタM5のドレーンに接続されたソースをそ
れぞれ有している。トランジスタM6,M7のドレーンは、
２つのｎチャネルトランジスタM9,M8のドレーンにそれ
ぞれ接続され、それらのトランジスタM9,M8のソースは
接地される。トランジスタM9,M8のゲートは、互いに１
つに接続されてトランジスタM7のドレーンに接続され
る。トランジスタM6のゲートは、基準電圧VRに接続さ
れ、トランジスタM7のゲートは、出力ノードVOUTに接続
される。最後に、トランジスタM6のドレーンは、VOS1、
即ちトランジスタM1のゲートに接続される。
ここで図４を再び参照する。電流源トランジスタM5の
ゲートは、プログラマブルCMOS温度補償回路40の出力V
OPに接続されている。この温度補償回路40は、電流源ト
ランジスタM5と相まって、温度変化に関する補償を行う
ようにトランジスタM2によって送られるソース−ドレー
ン電流ISDを調節する手段を提供する。MOSFETトランジ
スタに対する温度変化による影響、並びに、温度補償回
路40の動作について、図６及び図７を参照して以下で詳
細に説明することとする。しかしながら、ドライバ30の
基本的動作に関する本論述の場合には、トランジスタM2
がオンにスイッチングされた際に必ず電流を通すよう
に、出力VOPがトランジスタM5のソース−ゲート電位VSG
を維持するものと仮定することができる。
第２の入力段36は、ｎチャネルスイッチングトランジ
スタM3を備えており、そのソースは接地され、そのゲー
トはインバータ39の出力に接続され、そのドレーンはｎ
チャネル電流源トランジスタM4のソースに接続されてい
る。その電流源トランジスタM4は、そのドレーンがトラ
ンジスタM1のゲートに直接接続され、そのゲートがプロ
グラマブルCMOS温度補償回路40の別の出力VONに接続さ
れている。出力VOP及びトランジスタM5と同様に、本論
述の場合には、トランジスタM3がオンにスイッチングさ
れた際に必ず電流を通すように、出力VONがトランジス
タM4のゲート−ソース電位VGSを維持するものと仮定す
ることができる。
ドライバ30の動作を説明するために、入力VINは、最
初に、低レベル又は論理「０」レベルのCMOS信号を受信
し、即ち、VIN＝0Vであるものと仮定する。CMOSインバ
ータ39は、「高レベル」出力を生成し、これにより、ｐ
チャネルトランジスタM2がオフにスイッチングされる。
ｐチャネルトランジスタM2がオフにスイッチングされる
ので、電流源トランジスタM5はソースからドレーンへ電
流を送らない。トランジスタM5が電流を送らないので、
電圧検知増幅器38が付勢されず、その出力VOS1はトラン
ジスタM1に影響を与えない。従って、第１の入力段34
は、出力ノードVOUTに生成される信号に影響を与えな
い。
CMOSインバータ39の高レベル出力は、第２の入力段36
のｎチャネルトランジスタM3をオンにスイッチングす
る。トランジスタM3がオンにスイッチングされると、電
流源トランジスタM4がそのドレーンからソースへと電流
を送ることが可能となる。従って、トランジスタM4,M3
は、トランジスタM1を非導通状態へと切り換えるため
に、トランジスタM1のゲートから接地へと電流を導通さ
せ、即ち、トランジスタM1のゲートを放電させる。この
放電によって、出力トランジスタM1のゲートが低レベル
にプルダウンされる。このゲートの低レベルへのプルダ
ウンにより、出力トランジスタM1がオフにスイッチング
される。トランジスタM1のドレーン即ち出力ノードVOUT
は、抵抗RTを流れる電流が存在しないので、高レベルに
プルアップされてVT＝2.1Vとなる。このようにして、BT
L高レベル信号を出力ノードVOUT及び伝送線路31に生成
するという第２の入力段36の機能が達成される。
ドライバ30の入力VINが、高レベル又は論理「１」レ
ベルのCMOS信号、即ちVIN＝3.3Vに切り換わると、CMOS
インバータ39は「低レベル」出力を生成し、これにより
ｐチャネルトランジスタM2がオンにスイッチングされ
る。トランジスタM2がオンにスイッチングされると、電
流源トランジスタM5がそのソースからドレーンへと電流
ISDM5を送る。従って、電圧検知増幅器38の入力VVSAIN
が付勢される。電圧検知増幅器38は、ドライバ30の入力
VINが論理「１」（高レベル）にセットされた際にトラ
ンジスタM2,M5によってのみ付勢される、ということに
留意されたい。
図４と共に図５を参照する。基準電圧VRがVOUTよりも
低いので（VINが高レベルになる前はVOUT＝VT＝2.1
V）、ｐチャネルトランジスタM6が、トランジスタM5に
より導通された電流ISDM5を導通させる。そのトランジ
スタM6により導通された電流ISDM5は、出力VOS1を介し
てISDM5/CgM1という割合で線形的上昇的にトランジスタ
M1のゲートを充電する。ここで、CgM1は、トランジスタ
M1のゲートにおける総ノードキャパシタンスである。
トランジスタM1のゲート−ソース電圧VGSM1が、ｎチ
ャネルしきい値電圧VTH（VTH≒0.8V）まで上昇すると
き、トランジスタM1がそのドレーンからソースへと電流
を導通し始め、これにより、出力電圧VOUTが徐々に低レ
ベルに向かってプルダウンされる。電流が抵抗RTを流れ
初めてその両端に電圧降下が生じるので、VOUTが低レベ
ルにプルダウンされる。抵抗RTの両端に電圧降下が生じ
る結果、抵抗RTと出力ノードVOUTとの間の出力段32内で
電圧VTが分圧されることになる。
VOUTが、実質的にVR（即ちVR≒1V）と等しいポイント
まで降下すると、トランジスタM6は、トランジスタM1の
ゲートへの電流の導通を停止する。電圧VOUTから何らか
の理由で1V未満まで降下した場合には、トランジスタM7
が電流を導通し始める。これは、トランジスタM7が、ト
ランジスタM6よりも低いゲート電圧を有するからであ
る。トランジスタM8が電流を導通し始め、これにより、
トランジスタM9が実質的に等しい電流を導通し始める。
これは、トランジスタM8,M9が、互いに等しいチャネル
サイズを有しており、電流ミラーを形成するからであ
る。トランジスタM9は、トランジスタM1のゲートを放電
させる傾向にあり、これにより電圧VOUTが上昇する。電
圧VOUTが1Vまで上昇すると、トランジスタM7は電流の導
通を停止する。このようにして、出力ノードVOUT及び伝
送線路31にBTL低レベル信号を生成するという第１の入
力段34の機能が達成される。
図４に示した実施例では、トランジスタM2は、チャネ
ル幅＝400μｍ及びチャネル長＝１μｍであり、トラン
ジスタM3は、チャネル幅＝100μｍ及びチャネル長＝１
μｍであり、トランジスタM4は、チャネル幅＝80μｍ及
びチャネル長＝１μｍであり、トランジスタM5は、チャ
ネル幅＝180μｍおよびチャネル長＝１μｍである。ま
た、図５に示した実施例では、トランジスタM6,M7は、
チャネル幅＝200μｍ及びチャネル長＝１μｍであり、
トランジスタM8,M9は、チャネル幅＝５μｍ及びチャネ
ル長＝２μｍである。これらは好適なチャネルサイズに
過ぎず、特定用途の必要性に合致するように変更するこ
とが可能である、ということが理解されよう。
上述のように、プログラマブルCMOS温度補償回路40
は、電流源トランジスタM5,M4と相まって、温度変化に
関する補償を行うように、トランジスタM2を通るソース
−ドレーン電流ISD、及びトランジスタM3を通るドレー
ン−ソース電流IDSを調節する手段を提供する。ドライ
バ30に温度補償回路40を使用することにより、図３に示
すバイポーラドライバ20の欠点である、温度及び電源V
DDの変化に起因する上昇時間tr及び下降時間tfの問題と
なる変化が防止される。
温度の変化は、FETの性能に影響を与える。温度の変
化は、周囲温度の変化、即ち集積回路を取り囲む空気の
温度の変化、及び／又は、接合温度の変化、即ち集積回
路におけるシリコンの温度の変化という形を取ることが
可能である。周囲温度の変化は接合温度の変化を生じさ
せ得るものとなり、接合温度の変化は周囲温度の変化を
生じさせ得るものとなる。
温度の変化はトランジスタの相互コンダクタンスgmを
変化させる傾向にあるので、FETの性能が影響を受ける
ことになる。トランジスタの電流導通チャネルにより通
される電流の量、即ち、ドレーン及びソース間を通る電
流（ｎチャネルの場合にはIDS、ｐチャネルの場合にはI
SD）は、部分的にはgmによって決定される。MOSFETの場
合には、温度が上昇すると相互コンダクタンスgmが低下
し、これにより電流IDS,ISDが減少する。一方、温度が
下降すると相互コンダクタンスgmが上昇し、これにより
電流IDS,ISDが増大する。従って、MOSFETのチャネルに
より導通された電流は、負の温度係数を有するというこ
とができる。更に、IDS,ISD,gmは温度の変化と共に線形
的に変化する。
ドライバ30等の論理ゲートは、典型的には幾つかのト
ランジスタから構成される。論理ゲートの速度は部分的
には、個々のトランジスタのIDSによって決定され、そ
の結果、ゲート速度がgmに比例することになる。論理ゲ
ート中の各トランジスタのgmが温度により変化する場合
には、各トランジスタのIDSもまた変化し、これによ
り、論理ゲートの速度が温度によって変化することにな
る。例えば、温度が上昇するとゲート速度が低下し、温
度が下降するとゲート速度が上昇する。
温度変化に起因するゲート速度の変化は、望ましくな
い特性である。何故なら、かかる変化が、ディジタルシ
ステムの同期が取られたタイミング動作に悪影響を与え
得るからである。設計者は、ゲート速度が一定に維持さ
れるものと仮定することができれば、一層効率的に動作
するようにディジタルシステムを設計することができ
る。温度が一定に保たれていれば、ゲート速度を比較的
一定に保つことができる。しかし、ディジタルシステム
は様々な環境で動作しなければならないので、周囲温度
及び接合温度を常に制御することはできない。論理ゲー
トのMOSFETトランジスタの導通チャネルにより導通され
た電流が、温度変化にも関わらず比較的一定レベルに維
持されれば、温度が変化する際にも比較的一定の論理ゲ
ート速度を維持することができる。
図６は、プログラマブルCMOS温度補償回路40の詳細構
造を示すものである。この温度補償回路40は、温度変化
に対する補償を行うために、トランジスタM4,M5によっ
て生成された電流IDS,ISDを調節することができるもの
である。
一般に、この温度補償回路40は、温度変化に応じてト
ランジスタM5のゲート電圧を調節することにより、トラ
ンジスタM5によって生成された電流ISDを調節して温度
変化に対する補償を行う。トランジスタM5がｐチャネル
MOSFETである場合、温度が上昇すると、温度補償回路40
は、ソース−ゲート電圧VSGM5が上昇するように出力VOP
を介してトランジスタM5のゲート電圧を調節する。ソー
ス−ゲート電圧VSGM5を上昇させることにより、トラン
ジスタM5の導通チャネルによって一層多くの電流ISDが
導通され、これにより、温度の上昇に起因する電流ISD
の減少が補償される。一方、温度が低下すると、温度補
償回路40は、ソース−ゲート電圧VSGM5が低下するよう
にトランジスタM5のゲート電圧を調節する。ソース−ゲ
ート電圧VSGM5を低下させることにより、トランジスタM
5の導通チャネルによって一層少ない電流ISDが導通さ
れ、これにより、温度の低下に起因する電流ISDの増大
が補償される。
出力VONは、温度変化の補償のためにｎチャネルMOSFE
T M4のゲート電圧を調節するためのものである。温度が
上昇すると、VONが電圧VGSM4を上昇させ、これにより、
トランジスタM4の導通チャネルが一層多くの電流IDSを
導通するようになる。この電流IDSの増大によって、温
度の上昇に起因する電流IDSの減少が補償される。一
方、温度が低下すると、VONが電圧VGSM4を低下させ、こ
れにより、トランジスタM4の導通チャネルが一層少ない
電流IDSを導通するようになる。この電流IDSの減少によ
り、温度の低下に起因する電流IDSの増大が補償され
る。
電圧VSGM5,VGSM4は、温度が変化する際に電流ISDM5,I
DSM4が比較的一定レベルに維持されるように（VOP,VON
をそれぞれ介して）調節することができる。しかし、好
適には、電圧VSGM5,VGSM4は、電流ISDM5,IDSM4が実際に
温度の上昇時に増大し温度の低下時に減少するように調
節される。上記の後者の場合には、電圧VSGM5,V
GSM4は、前者の場合よりも僅かに多く単に増減される。
後者の場合による電流ISDM5,IDSM4の増減は、電圧検知
増幅器38内のトランジスタやトランジスタM1等の直接的
な温度補償システムを有さないドライバ30中の他のトラ
ンジスタの補償を行う傾向にある。例えば、温度の上昇
に応じた電流ISDM5,IDSM4の増大は、回路中の他の無補
償のMOSFETにより導通される電流を増大させる傾向にあ
る。
温度補償回路40は、正の温度係数の電流生成段42と、
プログラマブル電流変換及び修正段44と、出力段46と、
開始段48とをを備えている。
電流生成段42は、回路40の重要な構成要素である。何
故なら、電流生成段42は、正の温度係数を有するドレー
ン−ソース電流IM54をMOSFET内に生成するからである。
換言すれば、温度が上昇すると電流IM54が増大し、温度
が低下すると電流IM54が減少する。上述のように、MOSF
ETのチャネルによって導通される電流は、負の温度係数
を有している。電流IM54が正の温度係数を有しているの
で、電流変換及び修正段44及び出力段46は、電流IM54を
用いて、温度変化を補償する出力VOP及びVONを生成する
ことができる。
電流生成段42は、ｎチャネルトランジスタM54と、監
視回路80と、電流生成器82とを備えている。一般に、正
の温度係数の電流IM54は次のように生成される。電流生
成器82は、２つの実質的に等しい電流IM54,IM56を生成
及び維持し、それらの電流がトランジスタM54のドレー
ン及び監視回路80にそれぞれ供給される。これらの電流
の一方の強さ（strength）が変化すると、電流生成器82
が他方の電流の強さを変化させて、２つの電流IM54,I
M56が実質的に等しく維持されるようにする。監視回路8
0は、トランジスタM54のゲート及びソース間の電位差を
監視し、温度の上昇に応じて電流IM56の強さを増大さ
せ、温度の低下に応じて電流IM56の強度を減少させる。
監視回路80により電流IM56が増大されようと減少されよ
うと、電流生成器82は、前記２つの電流が実質的に等し
く維持されるように電流IM54を調節する。従って、電流
IM54は、温度が上昇した際に増大し、温度が低下した際
に減少する。
監視回路80はｎチャネルトランジスタM56を備えてお
り、そのゲートはトランジスタM54のゲートに接続され
ている。抵抗R30は、トランジスタM54のソースと共通で
ある第１のノードと、トランジスタM56のソースと共通
である第２のノードとの間に接続されている。図６に示
す実施例では、前記第１のノードは接地されている。
図６に示すように、トランジスタM56は、トランジス
タM54の電流導通チャネルよりも大きな電流導通チャネ
ルを有している。好適には、トランジスタM56のチャネ
ルは160μｍの幅及び２μｍの長さを有し、トランジス
タM54のチャネルは40μｍの幅及び２μｍの長さを有し
ている。以下で述べるように、トランジスタM54の方が
チャネルサイズが小さい結果、トランジスタM54,M56の
チャネルが等しい電流を通す場合にはVGSM54がVGSM56よ
りも大きくなる。
電流生成器82は、ｐチャネルトランジスタM50,M52を
備えており、それらのゲートは互いに接続されている。
トランジスタM50のドレーンは、トランジスタM54のドレ
ーンに接続されている。トランジスタM52のドレーン
は、そのゲート及びトランジスタM56のドレーンに接続
されている。トランジスタM50,M52のソースは、それら
のトランジスタが電流ミラーとして機能するように共通
のノードに接続されている。図６に示す実施例では、そ
の共通のノードは電源電圧VDDとなる。
図６に示すように、トランジスタM50,M52は、実質的
に同一のサイズの電流導通チャネルを有している。好適
には、トランジスタM50,M52のチャネルは、80μｍの幅
及び２μｍの長さを有している。更に、電流IM54はトラ
ンジスタM50のドレーンから流れ、電流IM56はトランジ
スタM52のドレーンから流れる。
動作時に、電流生成器82により生成された等しい電流
IM54,IM56により、トランジスタM54,M56を通る電流が等
しくなる。トランジスタM54が（一層小さな導通チャネ
ルを有していることに起因して）トランジスタM56より
も高い電流密度を有しているので、トランジスタM54のV
GS、即ちVGSM54は、トランジスタM56のVGS、即ちVGSM56
よりも大きくなる。
MOSFETのドレーン−ソース電流IDSは、次の値と等し
いものとなる。
ここで、 Ｗ＝導通チャネル幅 Ｌ＝導通チャネル長 VTH＝しきい値電圧 Ｔ＝温度 である。
この等式より次の通りとなる。MOSFETの電流IDSが一定
に保持される場合には、温度が上昇した際に電圧VGSが
増大し、温度が低下した際に電圧VGSが減少する。従っ
て、電流生成器82が両方の電流IM54,IM56を比較的一定
のレベルに維持するので、温度が上昇した際に電圧V
GSM54,VGSM56が両方とも上昇し、温度が低下した際には
電圧VGSM54,VGSM56が両方とも低下する。更に、トラン
ジスタM54がトランジスタM56よりも高い電流密度を有し
ているため、電圧VGSM54は電圧VGSM56よりも多く増減す
ることになる。
抵抗R30を通る電流は次の値に等しくなる。
IR30＝（VGSM54−VGSM56）/R30 更に、 IR30＝IM56 温度が上昇すると、電圧VGSM54,VGSM56が両方とも上昇
し、電圧VGSM54は電圧VGSM56よりも多く上昇する。従っ
て、温度が上昇する際に電圧VGSM54,VGSM56間の差が増
大し、これにより、電流IR30、従って電流IM56が増大す
ることになる。トランジスタM50,M52が電流ミラーとし
て動作するように接続されているので、電流IM54は、実
質的に電流IM56と等しいままとなる。従って、温度が上
昇して電流IM56が増大すると、電流IM54も増大する。逆
に、温度が低下して電流IM56が減少すると、電流IM54も
減少する。
短く要約すれば、MOSFETのドレーン−ソース電流IDS
は、通常は負の温度係数を有しており、即ち、温度が上
昇すると電流IDSが減少する。しかし、トランジスタM54
のドレーン−ソース電流IM54は正の温度係数を有してお
り、即ち、温度が上昇すると電流IM54が増大する。電流
生成段42で生じるこの現象は、温度変化を補償するよう
MOSFETのゲート電圧を調節するために回路40の他の構成
要素が出力VOPを提供することを可能にする。
また、正の温度係数の電流生成段42は、通常はVDDの
変化による影響を受けることがない、ということに留意
されたい。詳細には、トランジスタM50,M52が飽和領域
で動作する一方、電流IM54,IM56を導通させる。電圧電
源VDDが変化する場合には、各トランジスタM50,M52のソ
ース−ドレーン電圧VSDも変化する。これは、トランジ
スタM54,M56のドレーンのインピーダンスが非常に高い
からである。しかし、電流IM54,IM56は変化しない。こ
れは、トランジスタM50,M52が飽和状態で動作するから
である。従って、正の温度係数を有する電流IM54は、V
DDの変化による影響を受けることがない。
ｎチャネルトランジスタM54,M56はｐチャネルトラン
ジスタに置換可能であり、ｐチャネル電流生成トランジ
スタM50,M52はｎチャネルトランジスタに置換可能であ
ることが分かる。この場合には、ｐチャネルトランジス
タM54,M56は、異なるサイズの導通チャネルを有し、そ
れらのソースはVDDに接続され、ｎチャネルトランジス
タM50,M52は、等しいサイズの導通チャネルを有し、そ
れらのソースは接地される。
ｎチャネルトランジスタM57（随意選択のもの）は、
接地線路上に現れるノイズをフィルタリング除去するの
に使用される。トランジスタM57は、接地とトランジス
タM54,M56のゲートとの間に容量接続（capacitor conne
ct）され、即ち、トランジスタM57は、そのソース及び
ドレーンが接地され、そのゲートがトランジスタM54,M5
6のゲートに接続される。
接地線路上に現れるノイズは、トランジスタM54,M56
へと、それらの接地への接続部を介して到達する。容量
接続されたトランジスタM57は、トランジスタM54,M56の
ゲートへとノイズを通過させる。そのノイズは、トラン
ジスタM54,M56のゲート及びソースの両方に現れるの
で、各トランジスタのVGSは、比較的一定に維持され
る。
プログラマブル電流変換及び修正段は、電流IM58を生
成する。この電流IM58は、トランジスタM54のチャネル
により導通される電流IM54に線形的に比例する幾つかの
値のうちの任意の１つとなるように選択的にプログラム
することが可能なものである。このプログラム可能性に
より、所望の値を有するように電流IM54を「修正」する
ことが可能となり、どのような値が選択されようと、電
流IM58は正の温度係数を有することになる。従って、出
力VOP及びVONにより提供される温度補償は、電流IM54の
分数又は倍数の電流をトランジスタM4,M5に導くことが
可能なものである。
電流交換及び修正段44は、異なるサイズの電流導通チ
ャネルを各々が有する４つのｎチャネルトランジスタM6
0,M62,M64,M66を備えている。トランジスタM60,M62,M6
4,M66の各々は、そのゲートがトランジスタM54のゲート
に接続され、そのドレーンがトランジスタM58のドレー
ンに接続されている。更に、トランジスタM60,M62,M64,
M66の各々は、トランジスタM54と電流ミラーを形成して
おり、換言すれば、トランジスタM54のVGSは、トランジ
スタM60,M62,M64,M66の各々のVGSと実質的に等しくな
る。
電流変換及び修正段44はまた、４つのｎチャネルトラ
ンジスタM70,M72,M74,M76を備えており、そのそれぞれ
がトランジスタM60,M62,M64,M66の各々のソースを接地
に接続している。トランジスタM70,M72,M74,M76を配設
した目的は、一度にトランジスタM60,M62,M64,M66のう
ちの１つのみのチャネルにより導通されるように電流I
M58を選択的にプログラムすることを可能にすることに
ある。トランジスタM70,M72,M74,M76を「オン」及び
「オフ」にそれぞれ切り換えるゲート入力VGH70,VGH72,
VGH74,VGH76は通常は、トランジスタM60,M62,M64,M66の
うちの１つのみが電流を導通するように設定される。ト
ランジスタM60は、トランジスタM70が「オン」である際
に電流を導通し、トランジスタM62は、トランジスタM72
が「オン」である際に電流を導通する（他も同様）。
図６に示す実施例では、トランジスタM60は、チャネ
ル幅＝80μｍ及びチャネル長＝２μｍを有し、トランジ
スタM62は、チャネル幅＝40μｍ及びチャネル長＝２μ
ｍを有し、トランジスタM64は、チャネル幅＝27μｍ及
びチャネル長＝２μｍを有し、トランジスタM66は、チ
ャネル幅＝20μｍ及びチャネル長＝２μｍを有してい
る。更に、トランジスタM70は、チャネル幅＝160μｍ及
びチャネル長＝２μｍを有し、トランジスタM72は、チ
ャネル幅＝80μｍ及びチャネル長＝２μｍを有し、トラ
ンジスタM74は、チャネル幅＝56μｍ及びチャネル長＝
２μｍを有し、トランジスタM76は、チャネル幅＝40μ
ｍ及びチャネル長＝２μｍを有している。
電流IM58は、トランジスタM70,M72,M74,M76の「オン
／オフ」状態に従って変化する。これは、それらのトラ
ンジスタが、トランジスタM60,M62,M64,M66（全て異な
るチャネルサイズを有している）のうちの何れの１つが
電流IM58を導通することになるかを決定するからであ
る。電流IM58は、その電流IM58を導通するトランジスタ
のチャネルサイズを調節することにより、IM54の分数又
は倍数と等しくすることができる。例えば、IM58がトラ
ンジスタM60を通って導通される場合には、そのトラン
ジスタM60のチャネルがトランジスタM54のチャネルの２
倍大きいため、IM58はIM54の２倍大きくなり、IM58がト
ランジスタM62を通って導通される場合には、そのトラ
ンジスタM62のチャネルがトランジスタM54のチャネルと
同じサイズであるため、IM58はIM54と等しくなる。
従って、次の通りとなる。
IM58＝2IM54（M70がオンの場合） ＝1IM54（M72がオンの場合） ＝0.67IM54（M74がオンの場合） ＝0.5IM54（M76がオンの場合） 入力VGH70,VGH72,VGH74,VGH76を選択的にプログラム
することにより、電流IM54が、電流IM58に「変換」さ
れ、IM54の分数又は倍数へと「修正」される。入力V
GH70,VGH72,VGH74,VGH76は、図7A及び図7Bを参照して以
下で説明する論理回路によって制御される。トランジス
タM70,M72,M74,M76の各々が、それぞれのトランジスタM
60,M62,M64,M66よりも２倍大きいチャネルサイズを有し
ているので、トランジスタM70,M72,M74,M76の存在が、
トランジスタM54とトランジスタM60,M62,M64,M66との間
の電流ミラー関係に大きな影響を与えることはない、と
いうことに留意されたい。
抵抗R30の値を調節することにより電流IM54を修正す
ることもできるので、ミラー効果の使用及びトランジス
タM62のチャネルサイズの調節は、電流IM54を修正する
ための複雑な方法であるように思われるかもしれない。
しかし、電流IM56の温度係数は、R30の値とトランジス
タM54,M56のチャネル幅及びチャネル長との関数とな
る、その電流レベルと共に変化する。従って、かかる変
化は、電流IM54の温度係数も変化させるので、R30の変
更により電流IM54を調節するのは望ましくない。
電流変換及び修正段44はまた、随意選択の容量接続さ
れたｐチャネルトランジスタM59を備えており、このト
ランジスタM59は、VDD線路に存在し得るノイズをフィル
タリング除去するためにVDDとトランジスタM58のゲート
との間に接続されたものである。詳細には、トランジス
タM59のソース及びドレーンはVDDに接続され、そのゲー
トはトランジスタM58のゲートに接続されている。
出力段46は、トランジスタM58のゲートに接続されて
いる。出力段46の目的は、電流IM58に線形的に比例する
２つの電流IM82,IM84を生成することにある。電流IM82
は、温度変化を補償するためにｎチャネルMOSFETのゲー
トに印加するための出力電圧VONを生成するのに使用さ
れ、電流IM84は、温度変化を補償するためにｐチャネル
MOSFETのゲートに印加するための出力電圧VOPを生成す
るのに使用される。
ｐチャネルトランジスタM80は、そのソースがVDDに接
続され、ゲートがトランジスタM58のゲートに接続さ
れ、ドレーンがｎチャネルトランジスタM82のドレーン
に接続されている。トランジスタM82は、そのゲートが
そのドレーンに接続され、そのソースは接地されてい
る。トランジスタM80,M82のチャネルは電流IM82を導通
し、トランジスタM82のゲートは出力VONを提供する。
トランジスタM80は、トランジスタM58と電流ミラーを
形成し、それら２つのトランジスタのVGSは実質的に等
しくなる。電流IM82は、電流IM58と線形的に比例し、正
の温度係数を有することになる。IM82の値は、トランジ
スタM80のチャネルサイズによって決まる。図６に示す
実施例では、トランジスタM80は、チャネル幅＝50μｍ
及びチャネル長＝１μｍを有し、トランジスタM82は、
チャネル幅＝10μｍ及びチャネル長＝１μｍを有してい
る。トランジスタM80がトランジスタM58よりも大きなチ
ャネルを有しているので、電流IM82は、電流IM58よりも
大きくなる。しかし、トランジスタM80のチャネルサイ
ズを調節することにより電流IM82の強さを調節すること
ができ、トランジスタM82のチャネルサイズを調節する
ことにより出力電圧VON（＝VGSM82）を調節することが
できる、ということが理解されよう。
出力電圧VONをｎチャネルトランジスタM4のゲートに
接続することにより、トランジスタM82とトランジスタM
4との間で電流ミラーが形成される。従って、トランジ
スタM4のチャネルにより導通される電流は、電流IM82に
線形的に比例し、正の温度係数を有するものとなる。
ｐチャネルトランジスタM84は、そのソースがVDDに接
続され、ゲートがそのドレーンに接続され、そのドレー
ンがｎチャネルトランジスタM86のドレーンに接続され
ている。トランジスタM86は、そのソースが接地され、
そのゲートがトランジスタM82のゲートに接続されてい
る。トランジスタM84,M86のチャネルは電流IM84を導通
し、トランジスタM84のゲートは出力VOPを提供する。
トランジスタM86は、トランジスタM82と電流ミラーを
形成し、それら２つのトランジスタのVGSは実質的に等
しくなる。電流IM84は、電流IM82,IM58と線形的に比例
し、正の温度係数を有することになる。IM84の値は、ト
ランジスタM86のチャネルサイズによって決まる。図６
に示す実施例では、トランジスタM86は、チャネル幅＝2
6μｍ及びチャネル長＝１μｍを有し、トランジスタM84
は、チャネル幅＝80μｍ及びチャネル長＝１μｍを有し
ている。トランジスタM86がトランジスタM82よりも大き
なチャネルを有しているので、電流IM84は電流IM82より
も大きくなる。しかし、トランジスタM86のチャネルサ
イズを調節することにより電流IM84の強さを調節するこ
とができ、トランジスタM84のチャネルサイズを調節す
ることにより出力電圧VOP（＝VGSM84）を調節すること
ができる、ということが理解されよう。
出力電圧VOPをｐチャネルトランジスタM5のゲートに
接続することにより、トランジスタM84とトランジスタM
5との間で電流ミラーが形成される。従って、トランジ
スタM5のチャネルにより導通される電流は、電流IM84に
線形的に比例し、正の温度係数を有するものとなる。
随意選択の容量接続されたｐチャネルトランジスタM8
8及びｎチャネルトランジスタM90は、VDD及び接地線路
に存在し得るノイズをそれぞれフィルタリングする。ト
ランジスタM88は、そのソース及びドレーンがVDDに接続
され、そのゲートがトランジスタM84のゲートに接続さ
れている。トランジスタM90は、そのソース及びドレー
ンが接地され、そのゲートがトランジスタM82,M86のゲ
ートに接続されている。
開始段48の目的は、トランジスタM54の導通チャネル
が電流の導通を開始できるように電源VDDが最初に接地
レベルから開始される際にトランジスタM54に電流を供
給することにある。
ｎチャネルトランジスタM94は、そのドレーンがVDDに
接続され、そのソースがトランジスタM54のドレーンに
接続されている。ダイオード接続された（diode connec
ted）ｐチャネルトランジスタM92は、VDDとトランジス
タM94のゲートとの間に接続され、２つのダイオード接
続されたｎチャネルトランジスタM96,M98は、トランジ
スタM94のゲートを接地している。図６に示す実施例で
は、トランジスタM94は、チャネル幅＝５μｍ及びチャ
ネル長＝２μｍを有し、トランジスタM92は、チャネル
幅＝３μｍ及びチャネル長＝100μｍを有し、トランジ
スタM96,M98は、チャネル幅＝60μｍ及びチャネル長＝
２μｍを有している。トランジスタM92,M94,M96,M98の
チャネルサイズは、特定用途の必要性に合致するように
変更することが可能である。
電源VDDは最初は接地レベルから開始し、トランジス
タはいずれも電流を導通しない。VDDが、トランジスタM
94のしきい値電圧の３倍、即ち3VTHを上回ると、トラン
ジスタM94は、トランジスタM54のドレーンへと電流を供
給する。トランジスタM54のチャネルが電流を導通し始
めるので、トランジスタM54のゲート及びソースにわた
り電圧降下が生じる。トランジスタM56は、電流を導通
し始め、これにより、トランジスタM52が電流を導通し
始める。電流ミラー作用により、トランジスタM50もま
た電流を導通し始め、その電流がトランジスタM54にフ
ィードバックされる。この正のフィードバックは、トラ
ンジスタM56により導通される電流がその最終的な値に
達するまで続けられる。トランジスタM94のゲートが、
ダイオード接続されたトランジスタM96,M98によりクラ
ンプされるので、最終的にはトランジスタM54のドレー
ン電位の上昇によりトランジスタM94が遮断される。
図7Aは、一度にトランジスタM60,M62,M64,M66のうち
の１つのみが電流IM58を導通するようにトランジスタM7
0,M72,M74,M76をプログラムするための制御論理回路を
示すものである。この制御論理回路は、制御信号C1,C2
をそれぞれの入力部で受信する２つのインバータ60,62
を備えている。インバータ60の出力は、インバータ64の
入力及びバッファ66の入力に接続され、インバータ62の
出力は、インバータ68の入力及びバッファ70の入力に接
続されている。
４つのANDゲート72,74,76,78は、インバータ64,68及
びバッファ66,70の出力を受信する。詳細には、ANDゲー
ト72は、インバータ64,68の出力を受信し、ANDゲート74
は、インバータ64及びバッファ70の出力を受信し、AND
ゲート76は、バッファ66及びインバータ68の出力を受信
し、ANDゲート78は、バッファ66,70の出力を受信する。
ANDゲート72,74,76,78は、それぞれの出力VGH70,VGH72,
VGH74,VGH76が、トランジスタM70,M72,M74,M76のゲート
にそれぞれ接続されている。
図7Bは、図7Aの論理回路の真理値表を示すものであ
る。制御信号C1,C2の各組み合わせにつき、出力VGH70,V
GH72,VGH74,VGH76のうちの１つのみが一度に論理「１」
になる。
幾つかのトランジスタM60,M62,M64,M66,M70,M72,M74,
M76並びに図7Aに示す制御論理回路を使用することによ
り実施される電流変換及び修正段44のプログラム可能な
特徴は、随意選択のものである、ということが理解され
よう。電流IM54は、トランジスタM60,M62,M64,M66を様
々な異なるチャネルサイズを有する様々なトランジスタ
に単に置換することにより、修正、即ち、増幅すること
ができる。
図８は、本発明によるCMOS BTL伝送線路ドライバ90
の別の実施例を詳細に示す概要図である。このドライバ
90とドライバ30との違いは、温度補償回路92がプログラ
ム可能でないことにある。図９は、ドライバ90のための
温度補償回路92を示すものである。この温度補償回路92
は、ｐチャネルトランジスタの温度補償のみを提供す
る。ｎチャネルトランジスタの温度補償を提供する回路
は、ドライバ90の回路内に組込まれている。
図４ないし図９に示し本書で説明したMOSFETの特定の
チャネルサイズは、本発明の思想から逸脱することな
く、生成された電流及び電圧の様々な異なる増幅を達成
するように調節することが可能なものである、というこ
とが十分に理解されるべきである。
図４ないし図９に示した本発明の実施例は、MOSFETを
利用したものであるが、本発明は、ジャンクションFET
（JFET）又はガリウム砒素（GaAs）等の他の技術と共に
使用することも可能である。
本書に記載の本発明の実施例の様々な代替策を用いて
本発明を実施することが可能である、ということが理解
されよう。意図するところは、以下のクレームが本発明
の範囲を規定し、それらのクレームの範囲内にある構成
及び方法及びそれと等価なものがそれらクレームに含ま
れる、ということである。
フロントページの続き (56)参考文献 特開 平１−161916（ＪＰ，Ａ) 欧州特許出願公開575676（ＥＰ，Ａ １) 欧州特許出願公開557080（ＥＰ，Ａ １) 米国特許4894561（ＵＳ，Ａ) 国際公開91／20129（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 H03K 19/003 H03K 19/0948

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】データシステムからの２値信号を伝送線路
    へと出力するためのドライバであって、 出力ノードから接地へと電流を伝えるためにその出力ノ
    ードと接地との間に接続された第１の電界効果トランジ
    スタ（FET）であって、前記出力ノードが前記伝送線路
    へ接続可能である、第１のFETと、 第１の電源から前記第１のFETのゲートへと電流を伝え
    る第１の入力段であって、基準電圧と前記出力ノードの
    電位とを比較しその比較に応じて前記第１のFETのゲー
    トへ伝える電流の量を制御する電圧検知増幅器を備えて
    いる、第１の入力段と、 前記第１のFETのゲートから接地へと電流を伝える第２
    の入力段とを備えていることを特徴とする、ドライバ。
  2. 【請求項２】前記第１のFETが第１のｎチャネルトラン
    ジスタからなり、そのドレーンが前記出力ノードに接続
    され、そのソースが接地されている、請求項１に記載の
    ドライバ。
  3. 【請求項３】前記第１の入力段が、前記第１の電源から
    前記電圧検知増幅器へと電流を伝えるように接続された
    第２のFETからなり、 前記第２の入力段が、前記第１のFETのゲートから接地
    へと電流を伝えるように接続された第３のFETからな
    る、請求項１に記載のドライバ。
  4. 【請求項４】前記電圧検知増幅器が、 第４及び第５のｐチャネルトランジスタであって、それ
    らのソースが互いに接続されている、第４及び第５のｐ
    チャネルトランジスタと、 第６及び第７のｎチャネルトランジスタであって、それ
    らのゲート及びソースが互いに接続されており、それら
    のドレーンが前記第４及び第５のｐチャネルトランジス
    タのドレーンにそれぞれ接続されている、第６及び第７
    のｎチャネルトランジスタとを備えており、 前記第４のｐチャネルトランジスタのゲートが前記基準
    電圧を受信するためのものであり、前記第５のｐチャネ
    ルトランジスタのゲートが前記出力ノードに接続され、
    前記第６のｎチャネルトランジスタのドレーンが前記第
    １のFETのゲートに接続されている、請求項１に記載の
    ドライバ。
  5. 【請求項５】温度変化を補償するように前記第１のFET
    のゲートに伝わる電流のレベルと前記第１のFETのゲー
    トから伝えられる電流のレベルとを調節するために前記
    第１及び第２の入力段に接続された温度補償回路を更に
    備えている、請求項１に記載のドライバ。
  6. 【請求項６】前記温度補償回路が、 前記第１の電源から前記電圧検知増幅器へと電流を伝え
    るように接続された第８のFETと、 前記電圧検知増幅器から接地へと電流を伝えるように接
    続された第９のFETと、 温度変化を補償するように前記第８及び第９のFETのゲ
    ート電圧を調節するための正温度係数電流生成回路とを
    備えている、請求項５に記載のドライバ。
  7. 【請求項７】前記正温度係数電流生成回路が、 第10の電界効果トランジスタ（FET）と、 前記第10のFETの電流導通チャネルよりも大きな電流導
    通チャネルを有する第11のFETであって、そのゲートが
    前記第10のFETのゲートに接続されている、第11のFET
    と、 前記第10のFETのソースと共通の第１のノードと前記第1
    1のFETのソースと共通の第２のノードとの間に接続され
    た第１の抵抗と、 前記第10及び第11のFETにおいて実質的に等しいドレー
    ン電流を生成して維持するための電流生成回路とを備え
    ている、請求項６に記載のドライバ。
  8. 【請求項８】前記温度補償回路が、前記第８及び第９の
    FETのゲート電圧を選択的にプログラムするためのプロ
    グラマブル電流変換及び修正段を更に備えている、請求
    項６に記載のドライバ。
  9. 【請求項９】データシステムからの２値信号を前記第１
    及び第２の入力段に接続するためのインバータを更に備
    えている、請求項１に記載のドライバ。
  10. 【請求項１０】ほぼ1.1Vないし2.1Vというバックプレー
    ントランシーバロジック（BTL）規格に従った動的信号
    範囲で伝送線路に２値信号が出力される、請求項１に記
    載のドライバ。
  11. 【請求項１１】データシステムからの２値信号を伝送線
    路へと出力するためのドライバであって、 第１のｎチャネルトランジスタであって、そのドレーン
    が出力ノードに接続され、そのソースが接地され、前記
    出力ノードが前記伝送線路への接続のためのものであ
    る、第１のｎチャネルトランジスタと、 前記第１のｎチャネルトランジスタを導通状態に切り換
    えるために第１の電源からその第１のｎチャネルトラン
    ジスタのゲートへと電流を伝えるための第１の入力段で
    あって、基準電圧と前記出力ノードの電位とを比較しそ
    の比較に応じて前記第１のｎチャネルトランジスタのゲ
    ートに伝える電流の量を制御するための電圧検知増幅器
    を備えている、第１の入力段と、 前記第１のｎチャネルトランジスタを非導通状態に切り
    換えるためにその第１のｎチャネルトランジスタのゲー
    トから接地へと電流を伝えるための前記第２の入力段
    と、 温度変化を補償するように前記第１のｎチャネルトラン
    ジスタのゲートに伝わる電流のレベルと前記第１のｎチ
    ャネルトランジスタのゲートから伝えられる電流のレベ
    ルとを調節するために前記第１及び第２の入力段に接続
    された温度補償回路とを備えていることを特徴とする、
    ドライバ。
  12. 【請求項１２】前記第１の入力段が第２のｐチャネルト
    ランジスタからなり、そのソース−ドレーン回路が前記
    第１の電源と前記電圧検知増幅器との間に接続され、そ
    の第２のｐチャネルトランジスタのゲートが前記データ
    システムにより生成された２値信号に応答し、 前記第２の入力段が第３のｎチャネルトランジスタから
    なり、そのドレーン−ソース回路が前記第１のｎチャネ
    ルトランジスタのゲートと接地との間に接続され、その
    第３のｎチャネルトランジスタのゲートが前記データシ
    ステムにより生成された２値信号に応答する、請求項11
    に記載のドライバ。
  13. 【請求項１３】前記電圧検知増幅器が、 第４及び第５のｐチャネルトランジスタであって、それ
    らのソースが互いに接続されている、第４及び第５のｐ
    チャネルトランジスタと、 第６及び第７のｎチャネルトランジスタであって、それ
    らのゲート及びソースが互いに接続されており、それら
    のドレーンが前記第４及び第５のｐチャネルトランジス
    タのドレーンにそれぞれ接続されている、第６及び第７
    のｎチャネルトランジスタとを備えており、 前記第４のｐチャネルトランジスタのゲートが前記基準
    電圧を受信するためのものであり、前記第５のｐチャネ
    ルトランジスタのゲートが前記出力ノードに接続され、
    前記第６のｎチャネルトランジスタのドレーンが前記第
    １のｎチャネルトランジスタのゲートに接続されてい
    る、請求項11に記載のドライバ。
  14. 【請求項１４】前記温度補償回路が、 前記第１の電源と前記電圧検知増幅器との間にソース−
    ドレーン回路が接続された第８のｐチャネルトランジス
    タと、 前記電圧検知増幅器と接地との間にドレーン−ソース回
    路が接続された第９のｎチャネルトランジスタと、 温度変化を補償するように前記第８及び第９のトランジ
    スタのゲート電圧を調節するための正温度係数電流生成
    回路とを備えている、請求項11に記載のドライバ。
  15. 【請求項１５】前記正温度係数電流生成回路が、 第10の電界効果トランジスタ（FET）と、 その第10のFETの電流導通チャネルよりも大きな電流導
    通チャネルを有する第11のFETであって、そのゲートが
    前記第10のFETのゲートに接続されている、第11のFET
    と、 前記第10のFETのソースと共通の第１のノードと前記第1
    1のFETのソースと共通の第２のノードとの間に接続され
    た第１の抵抗と、 前記第10及び第11のFETにおいて実質的に等しいドレー
    ン電流を生成して維持するための電流生成回路とを備え
    ている、請求項14に記載のドライバ。
  16. 【請求項１６】前記温度補償回路が、前記第８のｐチャ
    ネルトランジスタ及び前記第９のｎチャネルトランジス
    タのゲート電圧を選択的にプログラムするためのプログ
    ラマブル電流変換及び修正段を更に備えている、請求項
    14に記載のドライバ。
  17. 【請求項１７】ほぼ1.1Vないし2.1Vというバックプレー
    ントランシーバロジック（BTL）規格に従った動的信号
    範囲で伝送線路に２値信号が出力される、請求項11に記
    載のドライバ。
JP50182095A 1993-06-08 1994-05-20 Ｃｍｏｓｂｔｌ互換バス及び伝送線路ドライバ Expired - Lifetime JP3476465B2 (ja)

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US08/073,534 1993-06-08
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485107A (en) * 1995-01-09 1996-01-16 Unisys Corporation Backplane driver circuit
KR0149653B1 (ko) * 1995-03-31 1998-12-15 김광호 반도체 메모리장치의 건레벨신호의 입력회로
US5818260A (en) * 1996-04-24 1998-10-06 National Semiconductor Corporation Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
US5760601A (en) * 1996-08-26 1998-06-02 International Business Machines Corporation Transmission line driver circuit for matching transmission line characteristic impedance
US5815107A (en) * 1996-12-19 1998-09-29 International Business Machines Corporation Current source referenced high speed analog to digitial converter
US5923276A (en) * 1996-12-19 1999-07-13 International Business Machines Corporation Current source based multilevel bus driver and converter
US5959481A (en) * 1997-02-18 1999-09-28 Rambus Inc. Bus driver circuit including a slew rate indicator circuit having a one shot circuit
US6101561A (en) * 1998-02-06 2000-08-08 International Business Machines Corporation System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents
US6670822B2 (en) 1998-08-11 2003-12-30 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature
US6433605B1 (en) * 2000-02-03 2002-08-13 Hewlett-Packard Company Low wiring skew clock network with current mode buffer
US6392441B1 (en) 2000-06-13 2002-05-21 Ramtron International Corporation Fast response circuit
CN101674138B (zh) * 2009-10-16 2013-07-03 中兴通讯股份有限公司 差分四相相移键控发送机的驱动幅度控制装置及方法
CN103647543A (zh) * 2013-11-26 2014-03-19 苏州贝克微电子有限公司 一种高速的数据收发器
RU2680310C1 (ru) * 2018-06-06 2019-02-20 Евгений Михайлович Фёдоров Способ сборки пьезоактуатора прямого действия

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3333113A (en) * 1964-09-03 1967-07-25 Bunker Ramo Switching circuit producing output at one of two outputs or both outputs
US4080539A (en) * 1976-11-10 1978-03-21 Rca Corporation Level shift circuit
US4254501A (en) * 1979-03-26 1981-03-03 Sperry Corporation High impedance, Manchester (3 state) to TTL (2 wire, 2 state) transceiver for tapped bus transmission systems
IT1118946B (it) * 1979-10-04 1986-03-03 Cselt Centro Studi Lab Telecom Ricetrasmettitore per trasmissione bidirezionale simultanea di segnali numerici su una linea unica
US4385394A (en) * 1981-01-23 1983-05-24 Datavision, Inc. Universal interface for data communication systems
US4533842A (en) * 1983-12-01 1985-08-06 Advanced Micro Devices, Inc. Temperature compensated TTL to ECL translator
US4559458A (en) * 1984-04-06 1985-12-17 Advanced Micro Devices, Inc. Temperature tracking and supply voltage independent line driver for ECL circuits
US4683383A (en) * 1984-07-19 1987-07-28 Tandem Computers Incorporated Driver circuit for a three-state gate array using low driving current
US4598216A (en) * 1984-08-27 1986-07-01 Ncr Corporation Assist circuit for a data bus in a data processing system
NL8403693A (nl) * 1984-12-05 1986-07-01 Philips Nv Adaptief electronisch buffersysteem.
KR920006438B1 (ko) * 1985-04-22 1992-08-06 엘 에스 아이 로직 코포레이션 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼
US4647912A (en) * 1985-12-20 1987-03-03 Tektronix, Inc. Coupling discriminator and interface adaptor
US4825402A (en) * 1986-04-04 1989-04-25 Ncr Corporation Multiconfigurable interface driver/receiver circuit for a computer printer peripheral adaptor
US4760292A (en) * 1986-10-29 1988-07-26 Eta Systems, Inc. Temperature compensated output buffer
US4751404A (en) * 1986-10-31 1988-06-14 Applied Micro Circuits Corporation Multi-level ECL series gating with temperature-stabilized source current
US4774422A (en) * 1987-05-01 1988-09-27 Digital Equipment Corporation High speed low pin count bus interface
US5070256A (en) * 1987-06-29 1991-12-03 Digital Equipment Corporation Bus transmitter having controlled trapezoidal slew rate
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
FR2623674B1 (fr) * 1987-11-25 1990-04-20 Peugeot Dispositif de transmission d'informations pour vehicule automobile et procede de mise en oeuvre d'un tel dispositif
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
US4855622A (en) * 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output
US4845388A (en) * 1988-01-20 1989-07-04 Martin Marietta Corporation TTL-CMOS input buffer
NL8800741A (nl) * 1988-03-24 1989-10-16 At & T & Philips Telecomm Binair-ternair omzetter voor het samenvoegen van twee binaire signalen.
US4849661A (en) * 1988-06-16 1989-07-18 Intel Corporation CMOS input buffer with switched capacitor reference voltage generator
US4937476A (en) * 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US5118971A (en) * 1988-06-29 1992-06-02 Texas Instruments Incorporated Adjustable low noise output circuit responsive to environmental conditions
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
US4980579A (en) * 1988-08-29 1990-12-25 Motorola, Inc. ECL gate having dummy load for substantially reducing skew
JP2724872B2 (ja) * 1989-04-12 1998-03-09 三菱電機株式会社 半導体集積回路用入力回路
IT1232421B (it) * 1989-07-26 1992-02-17 Cselt Centro Studi Lab Telecom Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos
JPH088484B2 (ja) * 1989-07-27 1996-01-29 日本電気株式会社 エミッタフォロワ回路
FR2651881B1 (fr) * 1989-09-12 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de seuil de temperature.
US5023487A (en) * 1989-09-29 1991-06-11 Texas Instruments Incorporated ECL/TTL-CMOS translator bus interface architecture
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
US5015888A (en) * 1989-10-19 1991-05-14 Texas Instruments Incorporated Circuit and method of generating logic output signals from an ECL gate to drive a non-ECL gate
US4978905A (en) * 1989-10-31 1990-12-18 Cypress Semiconductor Corp. Noise reduction output buffer
US5165046A (en) * 1989-11-06 1992-11-17 Micron Technology, Inc. High speed CMOS driver circuit
US5021684A (en) * 1989-11-09 1991-06-04 Intel Corporation Process, supply, temperature compensating CMOS output buffer
US5034623A (en) * 1989-12-28 1991-07-23 Texas Instruments Incorporated Low power, TTL level CMOS input buffer with hysteresis
US5105102A (en) * 1990-02-28 1992-04-14 Nec Corporation Output buffer circuit
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5097148A (en) * 1990-04-25 1992-03-17 At&T Bell Laboratories Integrated circuit buffer with improved drive capability
US5017813A (en) * 1990-05-11 1991-05-21 Actel Corporation Input/output module with latches
US5117130A (en) * 1990-06-01 1992-05-26 At&T Bell Laboratories Integrated circuits which compensate for local conditions
DE4018754A1 (de) * 1990-06-12 1991-12-19 Bosch Gmbh Robert Schaltung zur begrenzung der signalanstiegsgeschwindigkeit von ausgangssignalen integrierter schaltkreise
US5034632A (en) * 1990-06-19 1991-07-23 National Semiconductor Corporation High speed TTL buffer circuit and line driver
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5285116A (en) * 1990-08-28 1994-02-08 Mips Computer Systems, Inc. Low-noise high-speed output buffer and method for controlling same
US5019728A (en) * 1990-09-10 1991-05-28 Ncr Corporation High speed CMOS backpanel transceiver
US5038058A (en) * 1990-11-06 1991-08-06 Motorola, Inc. BiCMOS TTL output driver
JP2623374B2 (ja) * 1991-02-07 1997-06-25 ローム株式会社 出力回路
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5168178A (en) * 1991-08-30 1992-12-01 Intel Corporation High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control
US5218239A (en) * 1991-10-03 1993-06-08 National Semiconductor Corporation Selectable edge rate cmos output buffer circuit
MY118023A (en) * 1991-10-25 2004-08-30 Texas Instruments Inc High speed, low power high common mode range voltage mode differential driver circuit
US5248907A (en) * 1992-02-18 1993-09-28 Samsung Semiconductor, Inc. Output buffer with controlled output level
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
SG52398A1 (en) * 1992-06-26 1998-09-28 Discovision Ass Logic output driver
US5313118A (en) * 1992-07-06 1994-05-17 Digital Equipment Corporation High-speed, low-noise, CMOS output driver
US5315174A (en) * 1992-08-13 1994-05-24 Advanced Micro Devices, Inc. Programmable output slew rate control
US5329184A (en) * 1992-11-05 1994-07-12 National Semiconductor Corporation Method and apparatus for feedback control of I/O characteristics of digital interface circuits
US5334882A (en) * 1992-12-14 1994-08-02 National Semiconductor Driver for backplane transceiver logic bus
US5296756A (en) * 1993-02-08 1994-03-22 Patel Hitesh N Self adjusting CMOS transmission line driver

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