JPH04225275A - Ｖｌｓｉ　ｃｍｏｓ回路を伝送路にインターフェイスするためのドライバ - Google Patents

Ｖｌｓｉ　ｃｍｏｓ回路を伝送路にインターフェイスするためのドライバ

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JPH04225275A
JPH04225275A JP3060446A JP6044691A JPH04225275A JP H04225275 A JPH04225275 A JP H04225275A JP 3060446 A JP3060446 A JP 3060446A JP 6044691 A JP6044691 A JP 6044691A JP H04225275 A JPH04225275 A JP H04225275A
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  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、ＣＭＯＳ（相補形金属酸化物
半導体）デジタル回路を伝送路にインターフェイスする
ドライバおよびレシーバに関し、より詳しくはＶＬＳＩ
（超大規模集積回路）ＣＭＯＳ回路を比較的低インピー
ダンスの終端伝送路にインターフェイスする比較的小電
力のドライバおよび比較的低感度のレシーバに関する。
【０００２】
【発明の背景】デジタルコンピュータ等は、しばしば複
数のＶＬＳＩ回路を含んでおり、この回路がシングルセ
グメントあるいはマルチセグメントの伝送路（本明細書
では総括的に「伝送路」という）によって、２進通信網
に相互連結されている。ドライバやレシーバはこの種の
システムのＶＬＳＩを伝送路にインターフェイスする。 次いで、伝送路は一般的には例えばＰＣＢ（プリント回
路基板）等の適当な基板上に形成されたトレースである
。例えば、いわゆるマイクロストリップトレースやスト
リップライントレースが約５０Ω〜７０Ω台の特性イン
ピーダンスを有する伝送路を形成するのに用いられる。 さらに、標準的実例によれば、この種の伝送路はその両
端を特性インピーダンスで短絡されている。従って、こ
の種の伝送路のドライバに現れる出力負荷は２５Ω〜３
５Ω程度（即ち、伝送路に対する並列抵抗終端の実効抵
抗）と小さい。
【０００３】 　　ドライバの内部で消費される電力Ｐｉ　は次式で与
えられる。 　　　　　　　　　　　　　　　　Ｐｉ　＝ｖｉ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
式（１）式中、ｖはドライバ両端で降下する電圧　　　
　　　ｉはドライバに流れる電流第一次近似値を求める
と、２進ドライバは開（非導通状態）あるいは閉（導通
状態）スイッチとして作用するので、短絡伝送路が動作
されたときに、ドライバが内部で消費する電力を現す式
（１）は次式に書き直すことができる。 　　　　　　　　　　　　　　　　Ｐｉ　＝ｖｉ　（ｖ
ｔ　−ｖｉ　）／ＲＬ　　　　　　　　　式（２）式中
、ｖｉ　はドライバが導通しているときにその両端間で
降下する電圧　　　　　　ｖｔ　は伝送路が短絡された
電圧レベル　　　　　　ＲＬ　は伝送路によってもたら
される有効負荷インピーダンス従って、ドライバによっ
て内部で消費される電力はドライバが伝送路に印加する
２進信号の公称電圧変動（ｖｔ　−ｖｉ　）に比例し、
その信号の公称低電圧限度（すなわち論理「０」レベル
）に比例することは明らかである。
【０００４】公知のように、ＣＭＯＳ技術は、比較的高
いゲート密度を有するＶＬＳＩ回路を製造するのに魅力
的である。しかし、標準ＣＭＯＳ回路の公称５Ｖレール
対レール電圧変動（公称０Ｖ〜５Ｖ）が、この種の回路
のための出力ドライバをして過度な電力を消費せしめる
。これはドライバが上述したタイプの終端短絡伝送路等
の低インピーダンス負荷に適用された場合いつもそうで
ある。このことを認識して、ＣＭＯＳ回路をこの種の伝
送路にインターフェイスするための電圧緩衝ドライバや
電圧変換レシーバが提案されている。詳しく説明すると
、この提案はこの種の回路間で２進通信を実行するため
になされたもので、ＴＴＬ（トランジスタ−トランジス
タロジック）信号レベル（公称０Ｖ〜３．５Ｖ）、ＰＥ
ＣＬ（ポジティブエミッタ結合ロジック）信号レベル（
公称３．２Ｖ〜４．２Ｖ）およびＢＴＬ（バックプレー
ントランジスタロジック）信号レベル（公称１．１Ｖ〜
２．０Ｖ）において実行される。電力消費の観点から、
ＰＥＣＬとＢＴＬ信号処理はＴＴＬ信号処理よりも優れ
ている。しかし、ＰＥＣＬやＢＴＬ信号処理はＣＭＯＳ
で実行するのが比較的困難である（実際、公知のＢＴＬ
インプリメンテーションはＢｉＣＭＯＳに特定付けられ
ている）。ＴＴＬ信号処理はＣＭＯＳでの実行がいくぶ
ん容易であるが、電力消費の点で、レール対レールＣＭ
ＯＳ信号処理と比べてそれ程改善されていない。
【０００５】従って、、ＶＬＳＩ　　ＣＭＯＳ回路を比
較的低インピーダンスの終端短絡伝送路にインターフェ
イスするための既存ＣＭＯＳ技術に経済的かつ信頼性を
もって実行が可能な比較的低電力のドライバと互換性の
あるレシーバが早期に必要なことは明白である。
【０００６】
【発明の要約】前述の必要性に応じて、本発明はＶＬＳ
Ｉ　　ＣＭＯＳ回路を伝送路にインターフェイスするた
めの非常に広いチャネルのオープンドレインＮ−チャネ
ルＣＭＯＳドライバおよびカスケードＣＭＯＳレシーバ
を提供するものである。この伝送路はその抵抗性特性イ
ンピーダンスによって約１．２Ｖ〜２．０Ｖ台の電圧レ
ベルに終端短絡されている。これらのＧＴＬ（造語の記
述子）ドライバとレシーバはこの種の伝送路で約０．８
Ｖ〜１．４Ｖ台の電圧変動で動作し、その内部信号に対
して標準５Ｖのレール対レール電圧変動で動作するよう
に作られたＣＭＯＳ回路間の２進通信を実行する。
【０００７】本発明のより詳しい特徴によれば、ＧＴＬ
ドライバがその導通状態から非導通状態に切換えられた
ときに、そのドレインとソース間の簡単な連結が有利に
なされるように作られている。従って、ドライバに流れ
る電流が変化する率を小さくでき、これによってドライ
バのドレインおよびソース回路のインダクタンスとキャ
パシタンスによって２進信号のロー／ハイ変位の際に生
じがちな電圧オーバーシュート（時にはバックスウィン
グともいう）とグラウンドバウンス（ｇｒｏｕｎｄ　ｂ
ｏｕｎｃｅ）を大きく抑制することができる。さらに、
本発明の他の特徴によれば、実行中でのＣＭＯＳプロセ
ス変動にもかかわらずレシーバが実行中の閾値を安定さ
せる特定形状をなしている。
【０００８】図１は、伝送路にインターフェイスされた
一セットのＶＬＳＩ　　ＣＭＯＳ回路の概略図である。 図２は、基本的ＧＴＬドライバの概略回路図である。 図３は、基本的ＧＴＬレシーバの概略回路図である。 図４は、改善されたＧＴＬドライバの概略回路図である
。 図５は、改善されたＧＴＬレシーバの概略回路図である
。
【０００９】
【図示された実施例の詳細な説明】
図１は２進通信の目的で伝送路１４にインターフェイス
された複数のＶＬＳＩＣＭＯＳ回路１１〜１３（適当な
部分のみを示す）を示す図である。回路１１〜１３は典
型的には、例えばデジタルコンピュータ（図示略）用の
「チップセット」の機能的に関連する部材である。従っ
て、実際には伝送路１４は一般に数本の同様の導電性ト
レースの一つであって、このトレースはプリント回路基
板（ＰＣＢ）（図示略）等の適当な基板上に形成され、
Ｎビットのワイドバスが形成される。ここでＮはコンピ
ュータアーキテクチャーによって決定される。
【００１０】明らかなように、回路１１〜１３と伝送路
１４間のインターフェイスは従来タイプの環境で種々の
形状をとることができる。ある種のものはトランシーバ
として機能する形態をなし、ドライバ１６とレシーバ１
７を有し、これらが共通ノード１８（回路１１のインタ
ーフェイス参照）を介して伝送路１４に接続されている
。他に、伝送のみの動作モードを実行する単なるドライ
バ１６を有するもの（回路１２のインターフェイス参照
）や、受信のみの動作モードを実行する単なるレシーバ
１７を有するもの（回路１３のインターフェイス参照）
ものもある。回路１１〜１３のそれぞれただ一つのイン
ターフェイスを有するものとして示されているが、通常
数個のインターフェイスを備えており、あるものにおい
ては２方向性であり、また別のものにあっては単方向性
であることもある。
【００１１】図２において、本発明によるＧＴＬドライ
バとレシーバは、約１．２Ｖ〜２．０Ｖ台の電圧レベル
に終端短絡された比較的低インピーダンスの伝送路で２
進通信を実行するように使用されている。これまでに説
明したように、伝送路１４は典型的には約５０Ω〜７０
Ω台の特性抵抗を有するマイクロストリップトレースあ
るいはストリップライントレースである。従って、本実
施例において伝送路１４はその両端部を特性インピーダ
ンスにマッチするように選ばれた値を有する抵抗２１、
２２によって２．０Ｖの調整された電圧レベルになって
いる。これはドライバ１６がほぼ２５Ω〜３５Ω（すな
わち、並列終端抵抗２１、２２の実効抵抗）が装荷され
ることを意味する。他のドライバは一般的に伝送路１４
（図１参照）に接続されるが、ただ一つのドライバが所
定時に伝送路１４の制御に寄与する。本発明の詳細な形
態の一つによれば、形状が小さいという特徴（２．０μ
ｓ以下）に利点がある。これはドライバ１６が、その不
作動のときに伝送路１４のかなりの容量性負荷の影響を
受けない現代のＣＭＯＳ技術で実現され得る。
【００１２】本発明によれば、各ドライバ１６は多少従
来のＣＭＯＳ信号源２６（必要部分のみを示す）から２
進信号を伝送路１４に伝送し、この信号源２６の通常５
Ｖのレール対レール間信号変動から伝送路１４を効果的
に遮断する非常に広いチャネルのオープンドレインＮチ
ャネルＣＭＯＳトランジスタ２５を含む。これらの機能
を発揮するために、トランジスタ２５はそのゲートを信
号源２６の出力に接続し、ドレインを伝送路１４に接続
し、ソースを接地してある。（すなわち、信号源２６の
０Ｖレールと同じ基準電圧レベルにある）。単一のトラ
ンジスタ２５のみを示しているが、それは任意の数のＮ
−チャネルトランジスタをお互いに並列接続して作るこ
ともできる。というのは、この並列配置は、所望の有効
チャネル幅のトランジスタ２５を作り出すためのある情
況において必要な又は望ましい手段となり得るからであ
る。これについては後述する。
【００１３】明らかなように、トランジスタ２５が信号
源２６によって供給された２進信号の過渡現象に応答す
る割合は、トランジスタのゲートキャパシタンスの充電
、放電の割合に依存している。従って、より高周波数動
作をするためには信号源２６の出力ステージがＰ−チャ
ネルトランジスタ２７とＮ−チャネルトランジスタ２８
からなるインバータであることが有利である。トランジ
スタ２７と２８は標準のインバータ形態で接続されてい
る。より詳しく説明すると、両者はそのゲートを信号源
２６内の信号ノード２９に並列接続し、そのドレインを
トランジスタ２５のゲートに並列接続し、またそのソー
スを各々信号源２６の５Ｖレールと０Ｖレールに接続し
てある。
【００１４】動作中、ノード２９における信号がロー（
「０」）ロジックレベルに下がると、トランジスタ２７
が導通状態に入り、トランジスタ２８が非導通状態にな
る。従って、トランジスタ２５のゲートキャパシタンス
がトランジスタ２７のソース−ドレイン回路を介して流
れる電流によって比較的急速に充電される。これでトラ
ンジスタ２５のゲートが信号源２６の５Ｖレールに向か
って急速に上昇する。これによってトランジスタ２５が
すぐに導通状態になる。一方、ノード２９の信号がハイ
（「１」）ロジックレベルに上昇すると、トランジスタ
２７が非導通状態に切換わり、トランジスタ２８が導通
状態に切換わる。これによって、トランジスタ２５のゲ
ートキャパシタンスがトランジスタ２８のソース−ドレ
イン回路を流れる電流によって急速に放電され、従って
、トランジスタ２５のゲートが信号源２６の０Ｖレベル
に向かって比較的急速に降下する。これによって、トラ
ンジスタ２５が急速に非導通状態に切換えられる。後ほ
どさらに詳述するように、ドライバ１６の出力上昇時間
と降下時間をより正確に制御できるようにすることもで
きるが、この点ではドライバ１６は比較的高周波数（す
なわち、７０ＭＨｚくらいまでの周波数が現在の技術状
態で現実的である）で伝送路１４を作動させるのに最適
である。
【００１５】次にドライバ１６が伝送路１４を動作させ
る方法について説明する。伝送路１４の信号レベルは、
トランジスタ２５が非導通状態になった後、しばらくし
て（すなわち、スイッチング過渡現象が安定してすぐに
）伝送路１４が終端短絡される電圧レベル（本実施例に
おいては２．０Ｖ）で実質的に安定する傾向にある。 他方、トランジスタ２５が導通状態に切換えられると、
ソース−ドレイン回路がアース帰還路を形成し、終端抵
抗２１、２２に電流が流される。従って、伝送路１４が
安定する傾向にあるとき（再度、スイッチング過渡現象
が安定した後）の信号レベルが電圧分割によって決定さ
れる。電圧分割は並行な終端抵抗２１，２２と導通状態
のトランジスタ２５のソース−ドレイン抵抗によって伝
送路１４を終端短絡せしめる電圧で行われる。ドライバ
の有効電圧分割比は、トランジスタ２５の導通状態にあ
るときのソース−ドレイン抵抗と、この抵抗に並行終端
抵抗２１，２２の有効抵抗を加算した総和との比によっ
て第一次近似値となるように決定される。従って、例え
ば伝送路のロー（「０」）信号レベルが約１．４Ｖの信
号変動をもたらすように約０．６Ｖに選択されると、ト
ランジスタ２５のチャネル幅は通常そのチャネル長さよ
りも大きく、導通状態にあるソース−ドレイン回路の有
効抵抗を適当な低いレベルにまで下げる程度の大きさで
あらねばならない。トランジスタ２５のチャネル幅とチ
ャネル長さとの最適比は数回の工程と、特定変数を適用
することによって決定されるが、約１０００対１の比が
現在の技術状態における典型例である。
【００１６】図３において、たとえＧＴＬ信号が相当量
のノイズによって歪んでいるときでも、レシーバ１７は
好適には伝送路１４からこのＧＴＬ信号を確実に回復さ
せるための、閾値検出器を含むことが理解されよう。こ
の目的のために、レシーバ１７は公称ＧＴＬ信号変動の
ほぼ中間点で公称決定閾値（例えば、この特定のケース
において約１．３Ｖの閾値）になるようにバイアスされ
るが、特徴的にこの閾値の両端で狭い不定域（典型的に
は約０．１Ｖ程度）を有する。この不定域の一方側ある
いは他方側における信号変動は、レシーバによって回復
された信号の２進レベルに影響を及ぼすことはなく、こ
のような「ノイズ」は効果的にろ過される。この不定域
はあいまいな領域なので、非常に狭い方が望ましい。し
かし、いったん伝送路の信号がこの不定域を通過すると
、レシーバが回復させる信号の２進状態が予想通りに変
化する。
【００１７】より詳しく説明すると、図示したように、
レシーバ１７はＮ−チャネルトランジスタ３１とＰ−チ
ャネルトランジスタ３２からなる比較的高速のカスケー
ド閾値検出器を含んでいる。トランジスタ３１はそのソ
ースが伝送路１４に接続され、そのゲートがバイアス供
給器３３に、またそのドレインがトランジスタ３２のド
レインにそれぞれ接続されている。一方、トランジスタ
３２はそのソースが５Ｖレールに接続され、そのゲート
がアースされている（すなわち、０Ｖレールに接続され
ている）。バイアス供給器３３はトランジスタ３１のゲ
ートにバイアス電圧を加える。このトランジスタは、伝
送路１４のＧＴＬ信号がその公称変動幅の中間点（すな
わち、公称決定閾値）からそれぞれ上下に変動とき、そ
の導通状態と非導通状態の切換えを行う。しかし、トラ
ンジスタ３１のソース−ドレイン電流がトランジスタ３
２のソース−ドレイン回路に流れるので、ＧＴＬ入力信
号の電圧レベルが決定閾値から上下に変動するのにつれ
て、両ドレインの電圧が増減する傾向がある。インバー
タ３５がトランジスタ３１と３２のドレイン電圧を増幅
し、ＧＴＬ入力信号が各々約１．４Ｖ以上に上昇したり
、約１．２Ｖ以下に降下したときに、エッジ作動Ｄ型フ
リップフロップ３６により次のクロックパルスの立上り
エッジでそのＱ出力をハイ（「１」）およびロー（「０
」）ＣＭＯＳロジックレベルにさせる。
【００１８】ドライバとレシーバについては、種々の変
形と改良を本発明の思想から外れることなしに行うこと
ができる。例えば図４に示すように、トランジスタ２５
が導通状態と非導通状態に入るときに発生するスイッチ
ング過渡現象をドライバにある程度弱めさせるようにす
ることもできる。レシーバについて以下に述べるこれら
の改良と改善によって、ＧＴＬ信号を上限約１．２Ｖと
下限約０．４Ｖとの間の約０．８Ｖの変動に押えること
ができる。
【００１９】トランジスタ２５が導通状態から非導通状
態に切換えられたときに、より面倒なあるスイッチング
過渡現象が発生する。トランジスタ２５のドレイン側寄
生実装インダクタンス４１とドレイン側寄生キャパシタ
ンス４２、４３が環状回路を形成する。この回路は伝送
路１４の電圧をして実質上のマージンまでその公称上限
にオーバーシュートさせる傾向があるとともに、延長さ
れた時間の間振動する傾向がある。同様に、トランジス
タ２５のソース側寄生実装インダクタンス４４とソース
側寄生キャパシタンス４５、４６が別の環状回路を形成
する。この回路がホストＣＭＯＳ回路の０Ｖレール上の
基準電圧の潜在的に問題である振動性「グラウンドバウ
ンス」乱調を生ぜしめる傾向にある。従って、このよう
なスイッチング過渡現象を小さくするために、有利なこ
とにドライバ１６ａがフィードバック回路５１を備えて
いる。回路５１は、トランジスタ２５が導通状態から非
導通状態に切換えられたときに、トランジスタ２５のド
レインをゲートに一時的に接続する。フィードバック回
路５１は好適には一対のＮ−チャネルトランジスタ５２
、５３を含んでいる。両トランジスタはそのソース−ド
レイン回路をトランジスタ２５のドレインとゲート間で
直列に接続してある。ドライバ１６ａ用の入力ノード２
９はトランジスタ５２のゲートに接続されているが、ノ
ード２９とトランジスタ２５のゲートとの間には非対称
インバータステージ５５があり、インバータ５５とトラ
ンジスタ５３のゲートとの間には二つの付加的なインバ
ータステージ５６、５７がある。
【００２０】動作中、入力ノード２９におけるロー（「
０」）ロジックレベル信号がトランジスタ５２を非導通
状態に、またトランジスタ２５と５３を導通状態に保持
する。しかし、ノード２９における信号のロジックレベ
ルがハイ（「１」）ロジックレベルに上昇して間もなく
、非対称インバータステージ５５のＰ−チャネルトラン
ジスタ６１が非導通状態に、またＮ−チャネルトランジ
スタ６２が導通状態にそれぞれ切換わる。トランジスタ
６２はＮ−チャネルトランジスタ５２のゲートをアース
電位に降下させる傾向にあるが、トランジスタ５２がこ
こで導通状態に切換わるので、トランジスタ２５のドレ
インとゲート間に帰還路が完成される。トランジスタ６
２は比較的弱い（すなわち、他のトランジスタよりも相
当高いソース−ドレイン抵抗を有している）ので、トラ
ンジスタ２５のゲートキャパシタンスの放電電流がトラ
ンジスタ５２、５３を介してトランジスタ２５のドレイ
ン−ソース回路に大部分流れる。トランジスタ２５のゲ
ート電圧が降下するとそのドレイン電圧が上昇する。し
かし、トランジスタ５２、５３によって形成された帰還
路が、トランジスタ２５のドレイン電圧がそのゲート電
圧より相当なレベルにまで上昇するのを阻止する。これ
によって、寄生インダクタンス４１、４４に流れる電流
の変化する割合が制限されるので、ドレイン側キャパシ
タンス４２、４３、ソース側キャパシタンス４５、４６
およびゲート・基板キャパシタンス６８（図示のように
、キャパシタンス６８が基板抵抗６９を介してトランジ
スタ２５のソース側に放電する）の放電の割合が制限さ
れる。従って、ドレイン側電圧オーバーシュートとソー
ス側グラウンドバウンスが弱められる。最後にトランジ
スタ５２が導通状態に切換えられた直後、最終のインバ
ータステージ５７の出力がロー（「０」）ロジックレベ
ルに降下し、これによりフィードバックループが再開さ
れトランジスタ２５を完全に非導通状態に切換える。
【００２１】図５を参照すると、レシーバ１７ａ　がそ
の感度を弱めて、パラメータ変動とグラウンドバウンス
効果によってもたらされるような接地電圧レベルの乱調
を処理するバイアス回路７１を含むことが理解されよう
。 バイアス回路７１はトランジスタ３１のゲートに一定の
バイアス電圧を維持させるためのＰ−チャネルトランジ
スタ７２とダイオード形態のＮ−チャネルトランジスタ
７３とから成る。トランジスタ７２、７３はそれぞれト
ランジスタ３２、３１と同一であるから、多くの処理パ
ラメータ変動はトランジスタ７２、７３においてもトラ
ンジスタ３１、３２と実質的に同じ効果を有している。
【００２２】動作中、トランジスタ３２と７２は、実質
的に一定の抵抗７５の両端で降下する電圧によって導通
するようにバイアスされる。抵抗７５は、ダイオード形
態のＰ−チャネルトランジスタ７６のソース−ドレイン
回路を介して固定バイアス電流Ｉｂｉａｓを導出する。 トランジスタ７６はトランジスタ３２、７２と整合され
ているので、これらのトランジスタはすべて概ねプロセ
スパラメータ変動によって同じような作用を受ける。ト
ランジスタ７２に印加されるゲート電圧がトランジスタ
７３に定電流を流すが、トランジスタ７３のソースが公
称決定閾値電圧レベル（この場合０．８Ｖ）にバイアス
されるので、トランジスタ３１と７３のゲートは、トラ
ンジスタ７３のゲート−ソース電圧に決定閾値電圧レベ
ルをプラスした電圧にほぼ等しい電圧レベルに保持され
る。 トランジスタ３１と７３が本質的に同じであると仮定す
るならば、このことはＧＴＬ信号レベルが決定閾値電圧
レベルを通過するときに、トランジスタ３１がほとんど
正確に導通状態と非導通状態に切換わることを意味する
。前述したように、トランジスタ３１のドレインの電圧
レベルがインバータ３５によって増幅され、次いでＤ型
フリップフロップ３６の入力に印加されるが、伝送路の
ＧＴＬ信号が約０．７Ｖ以下に降下したとき、また、約
０．９Ｖ以上に上昇したときに、フリップフロップのＱ
出力がトグルされるべく準備される。
【００２３】以上説明したように、本発明はＶＬＳＩ　
　ＣＭＯＳ回路を伝送路にインターフェフイスするため
の経済的かつ、依頼性のあるドライバおよびレシーバを
提供するものであることが理解されよう。さらに、ドラ
イバは比較的少ない内部電力を消費するものであり、Ｖ
ＬＳＩ回路の寄生インダクタンスとキャパシタンスによ
る乱調を制限するように作ることが可能である。一方、
レシーバは、低電圧の変動の小さい信号が相当のノイズ
を伴っている場合においても、ドライバによって供給さ
れたこの信号を回復させるのに必要な感度と回避性を有
している。
【図面の簡単な説明】
【図１】伝送路にインターフェイスされた一セットのＶ
ＬＳＩ　　ＣＭＯＳ回路の概略図である。
【図２】基本的ＧＴＬドライバの概略回路図である。
【図３】基本的ＧＴＬレシーバの概略回路図である。
【図４】より改善されたＧＴＬドライバの概略図である
。
【図５】より改善されたＧＴＬレシーバの概略図である
。
【符号の説明】
１１〜１３　　ＶＬＳＩ　　ＣＭＯＳ回路１４　　伝送
路 １６　　ドライバ １７　　レシーバ １８　　共通ノード ２１，２２，６９，７５　　抵抗 ２５　　トランジスタ ２６　　信号源 ２７，３２，６１，７２，７６　　Ｐ−チャネルトラン
ジスタ ２８，３１，５１，５３，６２，７３　　Ｎ−チャネル
トランジスタ ２９　　信号ノード ３３　　バイアス供給器 ３５　　インバータ ３６　　フリップフロップ ４１，４４　　インダクタンス ４２，４３，４５，４６　　キャパシタンス５１　　フ
ィードバック回路 ５５，５６，５７　　インバータステージ６８　　キャ
パシタンス ７１　　バイアス回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　約１．２Ｖ〜２．０Ｖの線路終端電圧
    レベルと約０．４Ｖ〜０．６Ｖの低電圧レベルとの間で
    約０．８Ｖ〜１．４Ｖ変動する信号を提供する信号レベ
    ルでＶＬＳＩ　　ＣＭＯＳ２進回路間を２進通信するた
    めに前記回路を終端伝送路にインターフェイスするイン
    ターフェイスであって、このインターフェースは前記Ｃ
    ＭＯＳ回路から前記伝送路に２進信号を供給するドライ
    バ手段を有し；前記各ドライバ手段は前記伝送路に接続
    されたドレインと、アースに接続されたソースと、前記
    ＣＭＯＳ回路の一つから２進信号を受信するように接続
    されたゲートとを有するＮ−チャネルトランジスタ手段
    を含んでおり；前記トランジスタ手段のゲートは所定の
    有効幅及び長さを有し、その幅が長さの複数倍の大きさ
    である。
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