JP3202196B2

JP3202196B2 - 出力回路と入力回路

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Publication number: JP3202196B2
Application number: JP23858398A
Authority: JP
Inventors: 敬富田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-08-25
Filing date: 1998-08-25
Publication date: 2001-08-27
Anticipated expiration: 2018-08-25
Also published as: JP2000068813A; US6292028B1; US6577164B2; US20010052796A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，出力回路及び入力
回路，より詳しくは，集積回路間の信号伝送系に用いら
れる小振幅インタフェース回路に適用可能な出力回路及
び入力回路に関する。

【０００２】

【従来の技術】近年，ＣＭＯＳ半導体集積回路間におけ
る２値信号の送受信速度の高速化によって，従来使用さ
れてきた公知のＴＴＬ若しくはＣＭＯＳレベルでの信号
送受信が困難になってきている。ＴＴＬ若しくはＣＭＯ
Ｓレベルでは，数十ＭＨｚ程度の周波数が限界であり，
それ以上の周波数では，ＴＴＬ及びＣＭＯＳレベルより
も電圧振幅の小さい伝送信号を用いる小振幅インタフェ
ース回路が使用されている。小振幅インタフェース回路
では，伝送線路のインピーダンス整合を行って電気的反
射を低減するとともに伝送信号電圧の小振幅化により回
路内のキャパシタンス成分で生じる充放電時間を短縮し
て，高速な信号伝送を実現する。

【０００３】従来の代表的な小振幅インタフェース回路
としては，例えばＣＴＴやＧＴＬ等に基づくインタフェ
ース回路がある。また，従来の小振幅インタフェース回
路の伝送方式としては，不平衡伝送型のものと平衡伝送
型のものとがある。不平衡伝送型のインタフェース回路
は，送信信号を１本の伝送路で伝送する構成であるた
め，構成が簡素でＬＳＩ化する際に使用ピン数が少なく
て済む等の利点がある。一方，平衡伝送型のインタフェ
ース回路は，２本の伝送路で伝送する構成であり，送信
信号を差動信号とするため，ノイズの相殺や相対的な伝
送振幅を大きくとることができる等の利点がある。

【０００４】従来，ＣＴＴに基づく小振幅インタフェー
ス回路に適用可能な出力回路及び入力回路としては，例
えば，”「Ｃｅｎｔｅｒ−Ｔａｐ−Ｔｅｒｍｉｎａｔｅ
ｄ（ＣＴＴ）Ｌｏｗ−Ｌｅｖｅｌ，Ｈｉｇｈ−Ｓｐ
ｅｅｄＩｎｔｅｒｆａｃｅＳｔａｎｄａｒｄｆｏｒ
ＤｉｇｉｔａｌＩｎｔｅｇｒａｔｅｄＣｉｒｃｕ
ｉｔｓ」ＪＥＤＥＣＳＴＡＮＤＡＲＤ，ＪＥＳＤ８
−４”に開示されたものがある。

【０００５】また，他の従来の小振幅インタフェース回
路に適用可能な入力回路としては，例えば，Ｂｉｌｌ
Ｇｕｎｎｉｎｇ，ｅｔａｌ，”「ＡＣＭＯＳＬ
ｏｗ−Ｖｏｌｔａｇｅ−ＳｗｉｎｇＴｒａｎｓｍｉｓ
ｓｉｏｎ−ＬｉｎｅＴｒａｎｓｃｅｉｖｅｒ」，Ｉ
ＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰ
ａｐｅｒｓ，ｐｐ．５８−５９，Ｆｅｂ．，１９９
２”に開示されたＧＴＬに適用可能なものがある。

【０００６】従来の出力回路及び入力回路については，
これら文献中で説明がなされているため，本明細書にお
いては，その詳細な説明は省略する。

【０００７】

【発明が解決しようとする課題】（出力回路についての
課題）しかしながら，平衡伝送型のＣＴＴに基づく小振
幅インタフェース回路においては，出力回路−入力回路
間の伝送線路に出力される出力信号の振幅が小さい。し
たがって，入力回路としては，小振幅の信号を受信する
能力を持った差動増幅回路を使用する必要がある。例え
ば，ＣＴＴについての上記従来の文献（「ＪＥＤＥＣ
ＳＴＡＮＤＡＲＤ」）では，出力信号の振幅が約１．０
Ｖであり、受信可能な最小振幅が０．２Ｖの差動アンプ
が入力回路として用いられている。

【０００８】一方で，小振幅インターフェイス回路で
は，出力回路の特性変動や伝送信号の雑音或いは伝搬中
の信号の減衰等により，伝送線路を伝搬する信号の電位
変動を考慮する必要がある。したがって，出力回路から
出力する出力信号の電位（以下，「出力電圧」とい
う。）に対して，入力回路の受信感度にある程度の余裕
を持たせなければならない。

【０００９】結果として，入力回路は，小振幅の入力信
号に対して十分余裕を持った受信動作を行うことが要求
され，非常に高性能な差動増幅回路を適用しなければな
らない。しかし，かかる高性能の差動増幅回路を用いる
ことは回路技術，コスト面等からみて容易ではなく，結
局，現状では，入力回路の受光感度に十分な余裕を持た
せられない。

【００１０】また，ＣＴＴに基づく平衡伝送型の従来の
インターフェイス回路においては，伝送線路の終端抵抗
のインピーダンスと出力回路を構成するＭＯＳトランジ
スタのオン抵抗との比によって，出力回路の出力電圧が
定まる。すなわち，出力回路の出力電圧は，出力回路を
構成するＭＯＳトランジスタのオン抵抗に大きく影響さ
れる。

【００１１】したがって，例えば，プロセスの仕上が
り，電源電圧の変動，或いは周囲温度等の変動によって
出力回路を構成するＭＯＳトランジスタの抵抗値が変動
すると，出力信号の電圧も設計値から大きく変動する。
小振幅インタフェース回路において，かかる出力電圧の
変動は，入力回路の受信感度の余裕を小さくし，最悪の
場合には，誤動作を引き起こす恐れもある。

【００１２】従来は，かかる誤動作の恐れを回避するた
めに，製造された集積回路に対して，出力電圧が規格値
に収まっているか否かの検査をし，変動が規格値をはず
れている場合には，不良品として廃棄していた。当然，
不良品が多いと不経済であるので望ましくない。特に，
小振幅インタフェース回路の一種であるＬＶＤＳインタ
フェース回路は出力電圧の規格が厳しいため，従来の出
力回路を適用したのでは集積回路に大量の不良品が生じ
かねない。

【００１３】（入力回路についての課題）また，小振幅
インタフェース回路においては，入力信号の振幅が小さ
いために，一般に入力回路に差動アンプが用いられる。
しかしながら，従来の入力回路は，２つのＮＭＯＳトラ
ンジスタのみで入力信号を受信する構成或いは２つのＰ
ＭＯＳトランジスタのみで入力信号を受信する構成であ
った。したがって，ＮＭＯＳトランジスタのみで入力信
号を受信する構成では，参照電位がＧＮＤ電位付近であ
る場合，或いは差動入力信号の電位がＧＮＤ電位付近で
ある場合に，両ＮＭＯＳトランジスタのゲート−ソース
間バイアス電圧が十分に得られない。また，ＰＭＯＳト
ランジスタのみで入力信号を受信する構成では，参照電
位が電源電位付近である場合，或いは差動入力信号の電
位が電源電位付近である場合に，両ＰＭＯＳトランジス
タのゲート−ソース間バイアス電圧が十分に得られな
い。

【００１４】即ち，従来の入力回路は，特定の狭い範囲
の入力信号に対してしか十分な動作が期待できず，広い
範囲の差動入力信号を受信することが不可能であった。
結果として，ＬＶＤＳの入力電圧の規格を満足すること
ができず，或いは非常に困難であった。さらに，従来の
入力回路は，一つの入力回路で入力信号の電位の仕様が
異なる様々なインタフェース回路に対応することは難し
かった。したがって，仕様に応じて入力回路を設計し直
す必要が生じる場合もあり，非経済的である。

【００１５】さらにまた，従来の入力回路は，入力信号
や参照電位や電源電圧或いはＧＮＤ電位の変動，特に，
電源やＧＮＤの電位の変動によって，差動入力信号の中
心電位が変動し，誤動作を引き起こすおそれがある。

【００１６】本発明は，従来の出力回路が有する上記問
題点に鑑みて成されたものであり，出力電圧の変動を抑
えて一定の出力電圧を出力できることにより，インタフ
ェース回路に適用した場合に入力回路の受信感度に対す
る一定の余裕を確保できる，新規かつ改良された出力回
路を提供することを目的とする。さらに，本発明の他の
目的は，誤動作を起こしにくく，適用した集積回路の出
荷時の不良品を減らすことができて経済的な，新規かつ
改良された出力回路を提供することである。

【００１７】また，本発明は，従来の入力回路が有する
上記問題点にも鑑みて成されたものであり，接地電位か
ら電源電位までの広い電圧範囲において正常に動作す
る，新規かつ改良された入力回路を提供することを目的
とする。さらに，本発明の他の目的は，送信側回路の出
力電圧に影響されないことによって，各種の集積回路に
適用可能な，新規かつ改良された入力回路を提供するこ
とである。

【００１８】

【課題を解決するための手段】従来の出力回路が有する
上記課題を解決するために，請求項１に記載の発明は，
入力論理信号が入力される入力端子と，入力論理信号の
論理に対応する論理を持つ第１の出力論理信号を出力す
る第１出力端子と，第１の出力論理信号の反転論理を持
つ第２の出力論理信号を出力する第２出力端子と，第１
の電圧に基づいて第１及び第２の出力論理信号の一の論
理を形成するとともに第２の電圧に基づいて第１及び第
２の出力論理信号の他の論理を形成する出力論理形成部
と，を備える出力回路であって：さらに，第１の電圧を
出力論理形成部に供給する第１の安定電圧供給回路と；
第２の電圧を出力論理形成部に供給する第２の安定電圧
供給回路と；を備える構成を採用する。

【００１９】かかる構成を有する請求項１に記載の発明
においては，第１及び第２の安定電圧供給回路の動作制
御を行うことによって，第１及び第２の電圧を調整する
ことができる。したがって，出力論理形成部に第１及び
第２の出力論理信号の十分な調整能力を備えられていな
い場合でも，設計通りの第１及び第２の出力論理信号を
出力することができる。すなわち，かかる請求項１に記
載の発明を集積回路のインタフェース部に適用すれば，
当該集積回路は正確に伝送情報を出力できるようにな
る。結果として，請求項１に記載の発明によれば，歩留
まり向上による集積回路のイニシャルコスト低減を実現
することができる。

【００２０】請求項１に記載の発明において，第１及び
第２の安定電圧供給回路には，請求項２に記載の発明の
ように，定電圧源と定電圧源より供給される電圧を降下
させて第１又は第２の電圧を形成する降圧手段とを備え
る構成を採用することができる。

【００２１】かかる構成を有する請求項２に記載の発明
においては，安定電圧供給回路の降圧手段の動作制御を
行うことによって，出力論理信号の安定制御が実現され
る。なおここで，降圧手段による電圧の降下には，正の
降下のみならず，負の降下，すなわち上昇も含まれる。
したがって，請求項２に記載の発明には，定電圧源から
供給される電圧が第１又は第２の電圧よりも低電圧であ
る構成も含まれる。

【００２２】また，第１及び第２の安定電圧供給回路に
は，請求項３に記載の発明のように，さらに，降圧手段
の降圧動作を制御する制御回路を備える構成を採用する
ことができる。この場合，制御回路には，請求項４に記
載の発明のように，第１又は第２の電圧に基づいて駆動
するものである構成を採用することが可能である。

【００２３】かかる構成を有する請求項４に記載の発明
において，制御回路の動作は，制御回路自身が制御する
降圧手段の第１又は第２の電圧の形成動作に基づいて行
われる。すなわち，制御回路による降圧手段の制御は，
一種の帰還制御である。結果として，請求項４に記載の
発明によれば，その時々の供給状況に応じて出力論理形
成部への第１及び第２の電圧供給を適切に制御できる出
力回路を実現することができる。これによって，第１又
は第２の出力論理信号の出力精度が更に向上した出力回
路を提供することが可能となる。

【００２４】また，制御回路には，請求項５に記載の発
明のように，第１又は第２の電圧と所定の参照電圧との
比較結果に応じて駆動するものである構成を採用するこ
とができる。かかる構成を有する出力回路では，例えば
参照電圧を第１又は第２の電圧の目標値に設定すること
によって，降圧手段の制御を，現在の第１又は第２の電
圧の目標値からのずれに基づいて行うことができる。

【００２５】それから，降圧手段の制御は，請求項６に
記載の発明のように，さらに，第１又は第２の電圧から
第１又は第２の出力論理信号の電圧と実質的に等しい帰
還電圧を形成する帰還電圧形成手段を備えており，制御
回路は，帰還電圧と所定の参照電圧との比較結果に応じ
て駆動するものである構成によっても実現することがで
きる。

【００２６】かかる構成を有する請求項６に記載の発明
においては，第１又は第２の出力論理信号の電圧と実質
的に等しい帰還電圧に基づいて降圧手段の制御をするこ
とで，出力回路の第１又は第２の出力論理信号の出力動
作をより正確に制御することができる。

【００２７】また，参照電圧は，請求項７に記載の発明
のように，さらに，所定の参照電圧を形成する参照電圧
形成手段を備えている構成を採用することによって，制
御回路へ供給することが可能となる。かかる請求項７に
記載の発明は，特に集積回路のインタフェース部に応用
する際に，集積回路外部から参照信号を供給する必要が
なく集積回路内で出力回路の制御が行えるという効果が
ある。

【００２８】また，降圧手段は，請求項８に記載の発明
のように，オン抵抗を制御可能なトランジスタであり，
制御回路は，差動増幅回路である構成とすることが可能
である。なお，集積回路のインタフェース回路に形成す
る出力回路には，請求項９に記載の発明のように，少な
くとも，出力論理形成部と第１安定電圧供給回路と第２
安定電圧供給回路とは，同一基板上に形成されている構
成を採用することによって，本発明の適用が可能とな
る。

【００２９】また，出力論理形成部には，請求項１０に
記載の発明のように，反転回路と四つのトランジスタと
を備える構成を採用することができる。この場合，四つ
のトランジスタには，請求項１１に記載の発明のよう
に，二つのＮ型トランジスタと二つのＰ型トランジスタ
とを適用することができる。

【００３０】さらに，四つのトランジスタには，請求項
１２に記載の発明のように，四つのＮ型トランジスタを
適用することも可能である。かかる構成の請求項１２に
記載の発明を適用すると，トランジスタとしてＭＯＳ−
ＦＥＴを用いた場合に，出力回路の小型化が可能である
という効果がある。これは，通常，ＭＯＳ−ＦＥＴは，
Ｎ型のものの方がＰ型のものよりも小さく形成すること
ができるためである。

【００３１】以上のようにトランジスタが適用された出
力論理信号形成部は，請求項１３に記載の発明のよう
に，さらに，第１の出力端子と第２の出力端子とに接続
され，第１の出力論理信号の電圧の所定値からのずれと
第２の出力論理信号の電圧の所定値からのずれとをそれ
ぞれ抑制する，抑制トランジスタを備える構成とするこ
とが好適である。

【００３２】通常，回路上の同種のトランジスタは，製
造効率の問題から同時に製造される。したがって，請求
項１３に記載の発明においては，抑制トランジスタと同
種のトランジスタでエミッタ−コレクタ（ＭＯＳ−ＦＥ
Ｔでは，ソース−ドレイン）間の抵抗値であるオン抵抗
に製造誤差が生じると，抑制トランジスタのオン抵抗に
も同様の製造誤差が生じる。

【００３３】すなわち，トランジスタのオン抵抗ずれに
起因して生じた第１又は第２の出力論理信号の電圧ずれ
は，出力論理信号の第１及び第２出力端子の出力端子間
に接続された抑制トランジスタのオン抵抗のずれによっ
て，相殺されることになる。結果として，請求項１３に
記載の発明によれば，より精度の良い出力論理信号を出
力する出力回路を提供することが可能となる。

【００３４】また，出力論理形成部は，請求項１４に記
載の発明のように，前記出力論理形成部のスリーステー
ト制御を行うスリーステート制御手段を備える構成とす
ることが好適である。かかる構成を有する請求項１４に
記載の発明においては，非動作時の出力論理信号形成部
での電力消費を抑制することができる。さらに，前記制
御回路は，請求項１５に記載の発明のように，前記制御
回路のパワーダウン制御を行うパワーダウン制御手段を
備える構成とすることが好適である。かかる構成を有す
る請求項１５に記載の発明においては，非動作時の制御
回路での電力消費を抑制することができる。

【００３５】ここで，請求項１６に記載の発明のよう
に，前記スリーステート制御手段の入力端子と前記パワ
ーダウン制御手段の入力端子とは，共通入力端子に接続
されている構成とすれば，出力論理形成部及び制御回路
の動作／非動作の切り替えを一括して行うことができ，
制御が簡素化される。

【００３６】なお，以上説明した請求項１〜１６に記載
の発明にかかる出力回路は，請求項１７に記載の発明の
ように，マクロセル化することができる。

【００３７】一方，従来の入力回路が有する上記課題を
解決するために，請求項１８に記載の発明は，第１の入
力端子が共通接続され第２の入力端子同士が共通接続さ
れ出力端子同士が共通接続された第１及び第２の差動増
幅回路を備える，第１の差動増幅回路対と；入力端子が
前記出力端子と接続された，第１の反転回路と；を備え
る構成を採用する。

【００３８】かかる構成を有する請求項１８に記載の発
明において，第１の差動増幅回路と第２の差動増幅回路
とが互いの動作を補い合う。したがって，差動増幅回路
のどちらかが十分に機能しない入力電圧の領域において
も，他方の差動増幅回路対を十分に機能させることで，
差動増幅回路対全体としては，所定の駆動力の出力信号
を出力することができる。結果として，請求項１８に記
載の発明によれば，受信することのできる入力電圧の範
囲が広く汎用性の高い入力回路を提供することができ
る。

【００３９】また，請求項１９に記載の発明は，第１の
入力端子同士が共通接続され第２の入力端子同士が共通
接続され出力端子同士が共通接続された第１及び第２の
差動増幅回路をそれぞれが備える，第１及び第２の差動
増幅回路対と；第１の差動増幅回路対の第１の入力端子
同士と第２の差動増幅回路対の第２の入力端子同士とが
共通接続された，第１の共通入力端子と；第１の差動増
幅回路対の第２の入力端子同士と第２の差動増幅回路対
の第１の入力端子同士とが共通接続された，第２の共通
入力端子と；第１の入力端子が第１の差動増幅回路対の
出力端子同士と接続され第２の入力端子が第２の差動増
幅回路対の共通出力端子と接続された，第３の差動増幅
回路と；入力端子が第３の差動増幅回路の出力端子と接
続された，第１の反転回路と；を備える構成を採用す
る。

【００４０】かかる構成を有する請求項１９に記載の発
明においては，第１及び第２の差動増幅回路対の出力
を，第３の差動増幅回路によってさらに増幅することが
できる。さらに，第１の差動増幅回路対の出力信号と第
２の差動増幅回路対の出力信号とは相補型の論理を持つ
ため，第３の差動増幅回路によって大きな増幅を得るこ
とができる。したがって，後段に接続される回路にとっ
て論理の識別が容易な出力信号を出力することができ
る。結果として，請求項１９に記載の発明によれば，一
層小振幅な伝送信号が使用されるインタフェース回路に
使用することができる入力回路を提供することができ
る。

【００４１】ここで，請求項２０に記載の発明のよう
に，さらに，入力端子が第１の反転回路の出力端子と接
続された第２の反転回路を備える構成とすることが好適
である。かかる構成においては，第１の反転回路と第２
の反転回路とによって，差動増幅回路対又は第３の差動
増幅回路からの出力信号を，順次増幅することができ
る。結果として，請求項２１に記載の発明によれば，更
に小振幅なインタフェース回路の実現が可能となる。

【００４２】さらに，請求項２１に記載の発明のよう
に，第１の差動増幅回路対と第２の差動増幅回路対と第
３の差動増幅回路との停止／動作を切り換えるスイッチ
ング手段を備える構成とすることが好適である。かかる
スイッチング手段には，例えば，請求項２２に記載の発
明のように，第１の反転回路の動作を制御する機能をも
併せ持つものや，請求項２３に記載の発明のように，第
２の反転回路の動作を制御する機能をも併せ持つものを
適用することが一層好適である。

【００４３】これらの構成においては，スイッチング手
段の機能によって，入力回路の動作制御を行うと共に，
入力回路が動作していないときに，例えば出力端子から
の出力信号の論理固定や不要な電流の発生防止等を行う
ことができる。結果として，入力回路の後段に接続され
る回路の誤動作を防止したり，入力回路での消費電力を
抑制したりすることができる。

【００４４】なお，スイッチング手段の具体的な構成と
しては，例えば，請求項２４に記載の発明のように，外
部入力端子と，反転論理出力端子群と，非反転論理出力
端子群と，出力端子が非反転論理出力端子群と接続され
た第３の反転回路と，入力端子が外部入力端子と接続さ
れるとともに出力端子が反転論理端子群及び第３の反転
回路の入力端子と接続された第４の反転回路とを，備え
るものがある。

【００４５】さらに，以上説明した請求項１８〜２４に
記載の発明にかかる入力回路は，請求項２５に記載の発
明のように，マクロセル化することができる。かかる構
成を有する請求項２５に記載の発明によれば，入力回路
を内蔵した集積回路の設計の容易化を図るることができ
る。

【００４６】

【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明の好適な実施の形態について詳細に説明す
る。なお，以下に説明する実施の形態のうち第１〜第１
１の実施の形態は，出力回路についてのものであり，第
１２以降の実施の形態は，入力回路についてのものであ
る。また，以下の説明及び添付図面において，略同一の
機能及び構成を有する構成要素については，同一符号を
付することにより，重複説明を省略する。

【００４７】（第１の実施の形態）まず，第１の実施の
形態について，図１〜図４を参照しながら説明する。こ
こで，図１は，本実施の形態にかかる出力回路Ｃ３３及
び出力回路Ｃ３３を適用したインタフェース回路３０の
概略的な回路図であり，また，図２は，本実施の形態に
かかる出力回路Ｃ３３に適用可能な制御回路Ｃ３６の特
性説明図である。さらに，図３は，制御回路Ｃ３６とし
て適用可能な制御回路Ｃ５３の概略的な回路図であり，
図４は，制御回路Ｃ３７として適用可能な制御回路Ｃ６
３の概略的な回路図である。

【００４８】（インタフェース回路３０の構成）最初
は，本実施の形態にかかる出力回路Ｃ３３を適用した平
衡伝送型のインタフェース回路３０の構成について，図
１を参照しながら説明する。図１に示すように，インタ
フェース回路３０は，本実施の形態にかかる出力回路Ｃ
３３と，入力回路Ｃ３１と，第１伝送線路Ｔ３１と，第
２伝送線路Ｔ３２と，第１終端抵抗Ｒ３１と，第２終端
抵抗Ｒ３２とから，構成されている。

【００４９】インタフェース回路３０において，本実施
の形態にかかる出力回路Ｃ３３は，内部回路Ｃ３４と集
積されて，信号送信側の集積回路ＩＣ３２に形成されて
いる。出力回路Ｃ３３は，一つの入力端子３５と第１出
力端子３３及び第２出力端子３４とを有しており，入力
端子３５から入力された論理信号Ｓ１の論理に応じて第
１出力端子３３と第２出力端子３４とから相互に反転論
理を持つ出力信号Ｓ２，Ｓ２’をほぼ同時に出力する機
能を備えている。集積回路ＩＣ３２において，出力回路
Ｃ３３の入力端子３５には，内部回路Ｃ３４の出力端子
が接続されている。なお，本実施の形態にかかる出力回
路Ｃ３３の詳細については後述する。

【００５０】また，入力回路Ｃ３１は，内部回路Ｃ３２
と集積されて，信号受信側の集積回路ＩＣ３１に形成さ
れている。かかる入力回路Ｃ３１は，第１入力端子３１
及び第２入力端子３２と一つの出力端子３６とを有して
おり，第１入力端子３１と第２入力端子３２との電位差
を増幅してＣＭＯＳレベルの論理信号Ｓ３を出力端子３
６から出力する機能を備えている。インタフェース回路
３０において出力信号Ｓ２，Ｓ２’の電圧振幅が小さい
ために，かかる入力回路Ｃ３１としては差動アンプＡ２
１が適用されている。集積回路ＩＣ３１において，かか
る差動アンプＡ２１の出力端子３６には，内部回路Ｃ３
２の入力端子が接続されている。

【００５１】インタフェース回路３０においては，上記
出力回路Ｃ３３の２つの出力端子３３，３４と上記差動
アンプＡ２１の２つの入力端子３１，３２とが，第１伝
送線路Ｔ３１と第２伝送線路Ｔ３２とによって，１対１
接続されている。すなわち，出力回路Ｃ３３の第１出力
端子３３と差動アンプＡ２１の第１入力端子３１とが第
１伝送線路Ｔ３１によって接続されており，第２出力端
子３４と第２入力端子３２とが第２伝送線路Ｔ３２によ
って接続されている。

【００５２】インタフェース回路３０において，かかる
第１伝送線路Ｔ３１及び第２伝送線路Ｔ３２には，例え
ば，プリント基板上に形成されたマイクロストリップ線
が使用される。かかる第１伝送線路Ｔ３１及び第２伝送
線路Ｔ３２それぞれの差動アンプＡ２１に接続された一
端は，第１終端抵抗Ｒ３１と第２終端抵抗Ｒ３２とを通
じて，終端電位Ｖｔに終端させられる。

【００５３】インタフェース回路３０においては，第１
終端抵抗Ｒ３１のインピーダンスと第１伝送線路Ｔ３１
の特性インピーダンスとが等しく設定されており，第２
終端抵抗Ｒ３２のインピーダンスと第２伝送線路Ｔ３２
の特性インピーダンスとが等しく設定されている。ま
た，終端電位Ｖｔは，集積回路ＩＣ３２の電源電位及び
集積回路ＩＣ３１の電源電位よりも低い電位に設定され
る。かかる構成によって，電気的反射等が抑制され，小
振幅信号を用いた高速の送受信伝送が可能となる。

【００５４】（インタフェース回路３０の回路動作）以
上のように構成された平衡伝送型のインタフェース回路
３０に向けて，内部回路Ｃ３４からＣＭＯＳレベルの論
理信号Ｓ１が出力されると，論理信号Ｓ１は入力端子３
５を介して出力回路Ｃ３３に入力される。

【００５５】論理信号Ｓ１が入力された出力回路Ｃ３３
からは，第１出力端子３３と第２出力端子３４とを介し
て相補型の出力信号Ｓ２，Ｓ２’が出力される。すなわ
ち，第１出力端子３３から，論理信号Ｓ１と同一の論理
を持つＣＴＴレベルの出力信号Ｓ２が第１伝送線路Ｔ３
１に出力され，ほぼ同時に，第２出力端子３４から，前
記論理信号Ｓ１の反転論理を持つＣＴＴレベルの出力信
号Ｓ２’が第２伝送線路Ｔ３２に出力される。かかる相
補型の出力信号Ｓ２，Ｓ２’は，第１伝送線路Ｔ３１と
第２伝送線路Ｔ３２とによって別々に伝送されて，第１
入力端子３１と第２入力端子３２とのそれぞれから差動
アンプＡ２１にほぼ同時に入力される。

【００５６】差動アンプＡ２１では，第１入力端子３１
に入力された出力信号Ｓ２と第２入力端子３２から入力
された出力信号Ｓ２’との電位差が増幅されて，論理信
号Ｓ１と同一の論理を持つＣＭＯＳレベルの論理信号Ｓ
３が出力端子３６から出力される。結果として，ＣＭＯ
Ｓレベルの論理信号Ｓ３が内部回路Ｃ３２に受信され
て，インタフェース回路３０における信号伝送が実現さ
れる。

【００５７】なお，以上説明したインタフェース回路３
０をＣＴＴの規格に適合させる場合，第１伝送線路Ｔ３
１及び第２伝送線路Ｔ３２の特性インピーダンスはいず
れも約５０Ωに設定され，それに伴い，第１終端抵抗Ｒ
３１及び第２終端抵抗Ｒ３２のインピーダンスは約５０
Ωに設定される。また，集積回路ＩＣ３１，１Ｃ２２の
電源電位は約３．３Ｖに設定され，終端電位Ｖｔは１．
５Ｖに設定される。

【００５８】（出力回路Ｃ３３の回路構成）次に，本実
施の形態にかかる出力回路Ｃ３３について，図１〜図４
を参照しながら詳細に説明する。図１に示すように，本
実施の形態にかかる出力回路Ｃ３３は，出力論理供給回
路に相当するプッシュ・プル部Ｃ３３ａと第１又は第２
の安定電圧供給回路に相当する第１降圧電源回路Ｃ３３
ｂ及び第２降圧電源回路Ｃ３３ｃとから構成されてい
る。かかる出力回路Ｃ３３は，設計通りの所定の電圧振
幅を持つ２値ディジタル信号を，出力信号Ｓ２，Ｓ２’
として出力することが可能である。

【００５９】（第１降圧電源回路Ｃ３３ｂ）本実施の形
態にかかる出力回路Ｃ３３において，第１降圧電源回路
Ｃ３３ｂは，降圧手段に相当する第３ＰＭＯＳトランジ
スタＰ３３と降圧手段の制御回路に相当するバイアス電
圧制御回路Ｃ３６とから構成されており，ノードＢと電
源電位Ｖｄｄとを有している。出力回路Ｃ３３におい
て，かかる第１降圧電源回路Ｃ３３ｂは，プッシュ・プ
ル部Ｃ３３ａへ，”Ｈ”レベルの出力信号を形成するた
めの安定電圧を供給する機能を備えている。

【００６０】第１降圧電源回路Ｃ３３ｂにおいて，第３
ＰＭＯＳトランジスタＰ３３は，バイアス電圧制御回路
Ｃ３６の出力端子３８に接続されたゲート端子と，電源
電位Ｖｄｄに接続されたソース端子と，ノードＢに接続
されたドレイン端子とを有している。第３ＰＭＯＳトラ
ンジスタＰ３３においては，ゲート端子の電位を制御す
ることによって，ソース端子−ドレイン端子間の抵抗値
を調節することができる。

【００６１】また，第１降圧電源回路Ｃ３３ｂにおい
て，バイアス電圧制御回路Ｃ３６は，第３ＰＭＯＳトラ
ンジスタＰ３３のゲート端子に接続された出力端子３８
の他に，第１降圧電源回路Ｃ３３ｂ外部の参照電位Ｖｒ
ｅｆ＿ｈに接続された参照電位入力端子３６と，ノード
Ｂに接続されたフィードバック入力端子３７とを有して
いる。かかるバイアス電圧制御回路Ｃ３６は，参照電位
入力端子３６の電位とフィードバック入力端子３７の電
位とを比較した比較結果に応じて，出力端子３８から第
３ＰＭＯＳトランジスタＰ３３のオン抵抗制御用の出力
電圧を出力する機能を備えている。

【００６２】ここで，かかるバイアス電圧制御回路Ｃ３
６の出力特性について，図２を参照しながら説明する。
なお，図２には，参照電位入力端子３６に一定の参照電
位Ｖｒｅｆ＿ｈを与えた状態における，フィードバック
入力端子３７への入力電圧と出力端子３８からの出力電
圧との関係を示してある。

【００６３】図２に示すように，バイアス電圧制御回路
Ｃ３６において，出力端子３８からの出力電圧は，参照
電位Ｖｒｅｆ＿ｈを中心とする所定の電圧領域で，フィ
ードバック入力端子３７への入力電圧が高くなるととも
に高くなる。また，出力端子３８からの出力電圧は，フ
ィードバック入力端子３７への入力電圧が低くなるとと
もに低くなる。そして，フィードバック入力端子３７へ
の入力電圧が参照電位Ｖｒｅｆ＿ｈに等しくなったと
き，出力端子３８からの出力電圧は，予め設定された所
定の電圧Ｖｇ＿ｈになる。

【００６４】図３には，バイアス電圧制御回路Ｃ３６と
して適用可能な回路例として，回路Ｃ５３を示す。かか
る回路Ｃ５３はカレントミラー負荷の差動アンプであ
り，回路Ｃ５３の入力端子５６が，バイアス電圧制御回
路Ｃ３６のフィードバック入力端子３６に相当する。さ
らに，回路Ｃ５３の入力端子５７が，バイアス電圧制御
回路Ｃ３６の参照電位入力端子３７に相当し，出力端子
５８が，バイアス電圧制御回路Ｃ３６の出力端子３８に
相当する。

【００６５】図３に示すように，回路Ｃ５３は，ＰＭＯ
ＳトランジスタＰ５１，Ｐ５２，ＮＭＯＳトランジスタ
Ｎ５１，Ｎ５１，Ｎ５３のオン抵抗を調整して，所定の
電圧Ｖｇ＿ｈを出力するように設計することができる。
なお，本実施の形態にかかる出力回路Ｃ３３において，
バイアス電圧制御回路Ｃ３６は，図３の回路Ｃ５３以外
の回路を適用することができることは言うまでもない。

【００６６】以上のように構成された第１降圧電源回路
Ｃ３３ｂにおいては，第３のＰＭＯＳトランジスタＰ３
３のゲート端子に所定の電圧Ｖｇ＿ｈが印加されると，
ノードＢの電位は参照電位Ｖｒｅｆ＿ｈと等しい電位に
なるように設計されている。再び図１及び図２に示すよ
うに，ノードＢの電位が参照電位Ｖｒｅｆ＿ｈよりも高
くなると，バイアス電圧制御回路Ｃ３６のフィードバッ
ク入力端子３７の電位が参照電位入力端子３６の電位
（参照電位Ｖｒｅｆ＿ｈ）よりも高くなる。したがっ
て，出力端子３８からは所定の電圧Ｖｇ＿ｈよりも高電
圧の出力電圧が出力され，第３ＰＭＯＳトランジスタＰ
３３のゲート端子の電位が上昇する。結果として，第３
ＰＭＯＳトランジスタＰ３３のソース端子−ドレイン端
子間の抵抗値が上昇し，ノードＢの電位が降下する。

【００６７】逆に，ノードＢの電位が参照電位Ｖｒｅｆ
＿ｈよりも低くなると，フィードバック入力端子３７の
電位が参照電位入力端子３６の電位（参照電位Ｖｒｅｆ
＿ｈ）よりも低くなる。したがって，出力端子３８から
は所定の電圧Ｖｇ＿ｈよりも低電圧の出力電圧が出力さ
れ，第３ＰＭＯＳトランジスタＰ３３のゲート端子の電
位が降下する。結果として，第３ＰＭＯＳトランジスタ
Ｐ３３のソース端子−ドレイン端子間の抵抗値が降下
し，ノードＢの電位が上昇する。

【００６８】結局，第１降圧電源回路Ｃ３３ｂにおいて
は，バイアス電圧制御回路Ｃ３６による第３ＰＭＯＳト
ランジスタＰ３３のフィードバック制御によって，ノー
ドＢの電位は常時ほぼ参照電位Ｖｒｅｆ＿ｈに保たれる
ことが分かる。

【００６９】（第２降圧電源回路Ｃ３３ｃ）第２降圧電
源回路Ｃ３３ｃは，第３ＮＭＯＳトランジスタＮ３３と
バイアス電圧制御回路Ｃ３７とから構成されており，そ
れ以外に，プッシュ・プル部Ｃ３３ａに接続されたノー
ドＣとＧＮＤ電位とを有している。本実施の形態にかか
る出力回路Ｃ３３において，かかる第２降圧電源回路Ｃ
３３ｃは，プッシュ・プル部Ｃ３３ａに，”Ｌ”レベル
の出力信号を形成するための安定電圧を供給する役割を
担っている。

【００７０】第２降圧電源回路Ｃ３３ｃにおいて，第３
ＮＭＯＳトランジスタＮ３３は，バイアス電圧制御回路
Ｃ３７の出力端子３１１に接続されたゲート端子と，Ｇ
ＮＤ電位に接続されたソース端子と，ノードＣに接続さ
れたドレイン端子とを有している。かかる第３ＮＭＯＳ
トランジスタＮ３３では，ゲート端子の電位を制御する
ことによって，ソース端子−ドレイン端子間の抵抗値を
調節することができる。

【００７１】また，バイアス電圧制御回路Ｃ３７は，第
３ＮＭＯＳトランジスタＮ３３のゲート端子に接続され
た出力端子３１１の他に，第２降圧電源回路Ｃ３３ｃ外
部の参照電位Ｖｒｅｆ＿ｌに接続された参照電位入力端
子３９と，ノードＣに接続されたフィードバック入力端
子３１０とを有している。かかるバイアス電圧制御回路
Ｃ３７は，上記バイアス電圧制御回路Ｃ３６と同様に，
参照電位入力端子３９の電位とフィードバック入力端子
３１０の電位とを比較した比較結果に応じて，出力端子
３１１から第３ＮＭＯＳトランジスタＮ３３のオン抵抗
制御用の出力電圧を出力する機能を備えている。

【００７２】かかるバイアス電圧制御回路Ｃ３７におい
て，バイアス電圧制御回路Ｃ３７の参照電位入力端子３
９に一定の参照電位Ｖｒｅｆ＿ｌを与えた場合には，参
照電位Ｖｒｅｆ＿ｌを中心とする所定の電圧範囲で，フ
ィードバック入力端子３１０に与える入力電圧が高くな
ると出力端子３１１からの出力電圧も高くなる。逆に，
フィードバック入力端子３１０に与える入力電圧が低く
なると出力端子３１１からの出力電圧も低くなる。そし
て，入力電圧が参照電位Ｖｒｅｆ＿ｌに等しくなると，
出力端子３１１からの出力電圧は所定の電圧Ｖｇ＿ｌと
なる。

【００７３】図４には，バイアス電圧制御回路Ｃ３７と
して適用可能な一回路例として，回路Ｃ６３を示す。か
かる回路ｃ６３は，カレントミラー負荷の差動アンプで
あり，回路Ｃ６３の入力端子６６が，バイアス電圧制御
回路Ｃ３７のフィードバック入力端子３６に相当する。
さらに，回路Ｃ６３の入力端子６７がバイアス電圧制御
回路Ｃ３７の参照電位入力端子３７に相当し，回路Ｃ６
３の出力端子６８がバイアス電圧制御回路Ｃ３７の出力
端子３８に相当する。

【００７４】図４に示すように，回路Ｃ６３は，ＰＭＯ
ＳトランジスタＰ６１，Ｐ６２，Ｐ６３，ＮＭＯＳトラ
ンジスタＮ６１，Ｎ６１のオン抵抗を調整して，所定の
電圧Ｖｇ＿ｌを出力するように設計することができる。
なお，本実施の形態にかかる出力回路Ｃ３３において，
バイアス電圧制御回路Ｃ３７には，図４の例示回路以外
の回路を適用することができることは言うまでもない。

【００７５】以上のように構成された第２降圧電源回路
Ｃ３３ｃにおいては，第３のＮＭＯＳトランジスタＮ３
３のゲート端子に所定の電圧Ｖｇ＿ｌが印加されると，
ノードＣの電位は参照電位Ｖｒｅｆ＿ｌと等しい電位に
なるように設計されている。そして，上記第１降圧電源
回路Ｃ３３ｂと同様の理由によって，バイアス電圧制御
回路Ｃ３７による第３ＮＭＯＳトランジスタＮ３３のフ
ィードバック制御によって，ノードＣの電位は常時ほぼ
参照電位Ｖｒｅｆ＿ｌに保たれる。

【００７６】（プッシュ・プル部Ｃ３３ａ）図１に示す
ように，プッシュ・プル部Ｃ３３ａは，主として，ＣＭ
ＯＳインバータ回路Ｃ３５と，４個のＭＯＳ−ＦＥＴ
（Ｍｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄａｃｔｏ
ｒＦｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｅ
ｒ：以下，「ＭＯＳトランジスタ」という。）とから構
成されている。かかるプッシュ・プル部Ｃ３３ａには，
出力回路Ｃ３３の入力端子３５，第１出力端子３３，及
び第２出力端子３４が形成されている。

【００７７】プッシュ・プル部Ｃ３３ａに適用されたＣ
ＭＯＳインバータ回路Ｃ３５は，ＣＭＯＳレベルの論理
信号が入力されると該論理信号の反転論理を持つＣＭＯ
Ｓレベルの論理信号を出力する機能を備えている。プッ
シュ・プル部Ｃ３３ａにおいて，かかるＣＭＯＳインバ
ータ回路Ｃ３５の入力端子は，入力端子３５に接続され
ている。

【００７８】また，プッシュ・プル部Ｃ３３ａを構成す
る４個のＭＯＳトランジスタは，第１ＰＭＯＳトランジ
スタＰ３１と第２ＰＭＯＳトランジスタＰ３２と第１Ｎ
ＭＯＳトランジスタＮ３１と第２ＮＭＯＳトランジスタ
Ｎ３２とである。プッシュ・プル部Ｃ３３ａにおいて
は，かかる４個のＭＯＳトランジスタによって，相補型
のＭＯＳトランジスタからなるＣＭＯＳ対が形成されて
いる。

【００７９】プッシュ・プル部Ｃ３３ａを構成する一方
のＣＭＯＳ対は，第１ＰＭＯＳトランジスタＰ３１と第
２ＮＭＯＳトランジスタＮ３１とから構成される。プッ
シュ・プル部Ｃ３３ａにおいて，第１ＰＭＯＳトランジ
スタＰ３１のゲート端子と第２ＮＭＯＳトランジスタＮ
３１のゲート端子とは，ＣＭＯＳインバータ回路Ｃ３５
の出力端子に共通接続されている。さらに，第１ＰＭＯ
ＳトランジスタＰ３１のドレイン端子と第１ＮＭＯＳト
ランジスタＮ３１のドレイン端子とは，出力回路Ｃ３３
の第１出力端子３３に共通接続されている。さらにま
た，第１ＰＭＯＳトランジスタＰ３１のソース端子は，
第１降圧電源回路Ｃ３３ｂのノードＢに接続されてお
り，第１ＮＭＯＳトランジスタＮ３１のソース端子は第
２降圧電源回路Ｃ３３ｃのノードＣに接続されている。

【００８０】また，他方のＣＭＯＳ対は，第２ＰＭＯＳ
トランジスタＰ３２と第２ＮＭＯＳトランジスタＮ３２
とから構成される。プッシュ・プル部Ｃ３３ａにおい
て，第２Ｐ型ＭＯＳトランジスタＰ３２のゲート端子と
第２ＮＭＯＳトランジスタＮ３２のゲート端子とは，入
力端子３５に共通接続されている。さらに，第２Ｐ型Ｍ
ＯＳトランジスタＰ３２のドレイン端子と第２ＮＭＯＳ
トランジスタＮ３２のドレイン端子とは，第２出力端子
３４に共通接続されている。さらにまた，第２Ｐ型ＭＯ
ＳトランジスタＰ３２のソース端子は第１降圧電源回路
Ｃ３３ｂのノードＢに接続されており，第２ＮＭＯＳト
ランジスタＮ３２のソース端子は第２降圧電源回路Ｃ３
３ｃのノードＣに接続されている。

【００８１】かかるプッシュ・プル部Ｃ３３ａに入力端
子３５を介してＣＭＯＳレベルの論理信号Ｓ１が入力さ
れると，ＰＭＯＳトランジスタＰ３１，Ｐ３２及びＮＭ
ＯＳトランジスタＮ３１，Ｎ３２のオン／オフ状態が切
り換えられる。

【００８２】（出力回路Ｃ３３の回路動作）以上のよう
に構成された本実施の形態にかかる出力回路Ｃ３３の動
作について，図１を参照しながら説明する。本実施の形
態にかかる出力回路Ｃ３３に向けて内部回路Ｃ２４から
論理信号Ｓ１が出力されると，論理信号Ｓ１は，入力端
子３５から出力回路Ｃ３３内部に入力される。

【００８３】出力回路Ｃ３３において，論理信号Ｓ１
は，ＣＭＯＳインバータ回路Ｃ３５の入力端子と第２Ｐ
ＭＯＳトランジスタＰ３２のゲート端子及び第２ＮＭＯ
ＳトランジスタＮ３２のゲート端子とに分岐入力され
る。この様に論理信号Ｓ１が入力されると，第２ＰＭＯ
ＳトランジスタＰ３２又は第２ＮＭＯＳトランジスタＮ
３２からは，第２出力端子３４を介して，出力回路Ｃ３
３に接続された第２伝送線路Ｔ３２に，内部回路の反転
論理を持つ出力信号Ｓ２’が出力される。

【００８４】一方，論理信号Ｓ１が入力されたＣＭＯＳ
インバータ回路Ｃ３５からは，論理信号Ｓ１の反転論理
を持つＣＭＯＳレベルの反転論理信号Ｓ１’が出力され
る。かかる反転論理信号Ｓ１’は，第１ＰＭＯＳトラン
ジスタＰ３１のゲート端子と第１ＮＭＯＳトランジスタ
Ｎ３１のゲート端子とに分岐入力される。この様に反転
論理信号Ｓ１’が入力されると，第１ＰＭＯＳトランジ
スタＰ３１又は第１ＮＭＯＳトランジスタＮ３１から
は，第１出力端子３３を介して，出力回路Ｃ３３に接続
された伝送線路Ｔ３１に，内部回路Ｃ３４と同一の論理
を持つ出力信号Ｓ２が出力される。

【００８５】相互に反転した論理を持つかかる出力信号
Ｓ２及び出力信号Ｓ２’の出力についてより詳細に説明
する。まず，内部回路Ｃ３４から出力された論理信号Ｓ
１の論理レベルが”Ｈ”レベルである場合には，第２Ｐ
ＭＯＳトランジスタＰ３２はオフ状態となり，逆に第２
ＮＭＯＳトランジスタＮ３２はオン状態となる。したが
って，第２出力端子３４は第２ＮＭＯＳトランジスタＮ
３２を介して第２降圧電源回路Ｃ３３ｃのノードＣと接
続される。上述のように，第２降圧電源回路Ｃ３３ｃの
ノードＣは，常に”Ｌ”レベル側の参照電位Ｖｒｅｆ＿
ｌ程度の電位に保持されており，結果として，第２出力
端子３４からは，出力回路Ｃ３３後段に”Ｌ”レベルの
出力信号Ｓ２’が出力される。

【００８６】さらに，論理信号Ｓ１の論理レベルが”
Ｈ”レベルである場合には，ＣＭＯＳインバータ回路Ｃ
３５からの反転論理信号Ｓ１’は，”Ｌ”レベルとな
り，第１ＰＭＯＳトランジスタＰ３１はオン状態とな
り，逆に第１ＮＭＯＳトランジスタＮ３１はオフ状態と
なる。したがって，第１出力端子３３は，第１ＰＭＯＳ
トランジスタＰ３１を介して，第１降圧電源回路Ｃ３３
ｂのノードＢと接続される。上述のように，第１降圧電
源回路Ｃ３３ｂのノードＢは，常に”Ｈ”レベル側の参
照電位Ｖｒｅｆ＿ｈ程度の電位に保持されており，結果
として，第１出力端子３３からは，出力回路Ｃ３３後段
に”Ｈ”レベルの出力信号Ｓ２が出力される。

【００８７】他方，内部回路Ｃ３４からの論理信号が”
Ｌ”レベルである場合には，第２ＰＭＯＳトランジスタ
Ｐ３２はオン状態となり，逆に第２ＮＭＯＳトランジス
タＮ３２はオフ状態となる。したがって，第２出力端子
３４は，第２ＰＭＯＳトランジスタＰ３２を介して，第
１降圧電源回路Ｃ３３ｂのノードＢと接続される。結果
として，出力回路Ｃ３３後段には，第２出力端子３４か
ら”Ｈ”レベルの出力信号Ｓ２’が出力される。

【００８８】さらに，論理信号Ｓ１の論理レベルが”
Ｌ”レベルである場合には，ＣＭＯＳインバータ回路３
５からの反転論理信号Ｓ１’は，”Ｈ”レベルである。
したがって，第１ＰＭＯＳトランジスタＰ３１はオフ状
態となり，ＮＭＯＳトランジスタＮ３１はオン状態とな
る。結果として，第１出力端子３３は，第１ＮＭＯＳト
ランジスタＮ３１を介して第２降圧電源回路Ｃ３３ｃの
ノードＣに接続されて，出力回路Ｃ３３後段には，第１
出力端子３３から”Ｌ”レベルの出力信号Ｓ２が出力さ
れる。

【００８９】以上説明した本実施の形態にかかる出力回
路Ｃ３３の動作において，出力信号Ｓ２，Ｓ２’の”
Ｈ”レベル電圧は，第１降圧電源回路Ｃ３３ｂに印加す
る参照電位Ｖｒｅｆ＿ｈを調整することによって，調節
することができる。また，出力信号Ｓ２，Ｓ２’の”
Ｌ”レベル電圧は，第２降圧電源回路Ｃ３３ｃに印加す
る参照電位Ｖｒｅｆ＿ｌを調整することによって，調節
することができる。

【００９０】ここで，本実施の形態にかかる出力回路Ｃ
３３及び出力回路Ｃ３３を適用したインタフェース回路
３０において，出力信号Ｓ２，Ｓ２’の信号電圧につい
て数値例を挙げながら具体的に説明する。

【００９１】以下に説明するインタフェース回路３０の
設計例においては，例えば，集積回路ＩＣ３１と集積回
路ＩＣ３２にはＶｄｄとして約３．３Ｖの電源を使用
し，終端電位Ｖｔを約１．５Ｖに設定し，第１伝送線路
Ｔ３１及び第２伝送線路Ｔ３２には共に５０Ωの特性イ
ンピーダンスのマイクロストリップラインを使用する。
また，例えば，出力回路Ｃ３３の第１ＰＭＯＳトランジ
スタＰ３１及び第２ＰＭＯＳトランジスタＰ３２が約２
０Ωのオン抵抗を持つように設計されており，第１ＮＭ
ＯＳトランジスタＮ３１及び第２ＮＭＯＳトランジスタ
Ｎ３２が約２０Ωのオン抵抗を持つように設計される。
尚、本設計例は単なる例示であり、他の様々な設計数
値、例えばＮＭＯＳトランジスタのオン抵抗を約１００
ΩしたりＰＭＯＳトランジスタのオン抵抗を約１３０Ω
としたり等で設計することが可能であることは、いうま
でもない。

【００９２】さらに，例えば，参照電位Ｖｒｅｆ＿ｈ
は，約２．２Ｖに設定されており，参照電位Ｖｒｅｆ＿
ｌは，約０．８Ｖに設定される。さらにまた，例えば，
バイアス電圧制御回路Ｃ３６の所定のバイアス電圧Ｖｇ
＿ｈとバイアス電圧制御回路Ｃ３７の所定のバイアス電
圧Ｖｇ＿ｌとは，共に１．６Ｖになるように設計され
る。また，第３ＰＭＯＳトランジスタＰ３３は，ゲート
端子に所定のバイアス電圧Ｖｇ＿ｈ＝約１．６Ｖが印加
されたときにオン抵抗値が約１１０Ωになるように設計
され，第３ＮＭＯＳトランジスタＮ３３は，ゲート端子
に所定のバイアス電圧Ｖｇ＿ｌ＝約１．６Ｖが印加され
たときにオン抵抗値が８０Ωに成るように設計される。

【００９３】かかる条件において，出力回路Ｃ３３が，
設計通りに製造されるとともに設定条件通りの電源電圧
及び周囲温度で使用された場合，第３ＰＭＯＳトランジ
スタＰ３３のドレイン端子の電位，すなわちノードＢの
電位は，約２．２Ｖとなる。また，出力信号Ｓ１，Ｓ
１’の信号電圧は，”Ｈ”レベルで約２．０Ｖとな
り，”Ｌ”レベルで約１．０Ｖとなる。しかし，実際に
はプロセスの仕上がりのばらつき，電源電圧の変動や周
囲温度の変化等の環境変化により，出力回路Ｃ３６の各
トランジスタのオン抵抗が所定の値からばらつくことは
避けられない。

【００９４】第１ＰＭＯＳトランジスタＰ３１，第２Ｐ
ＭＯＳトランジスタＰ３２，及び第３ＰＭＯＳトランジ
スタＰ３３のオン抵抗がばらついた場合，出力信号Ｓ
２，Ｓ２’の”Ｈ”レベルの信号電圧は，所定の電圧＝
２．０Ｖからはずれ，第３ＰＭＯＳトランジスタＰ３３
のドレインの電位も，一時的に所定の電位＝２．２Ｖか
らはずれる。

【００９５】例えば，第１ＰＭＯＳトランジスタＰ３
１，第２ＰＭＯＳトランジスタＰ３２，及び第３ＰＭＯ
ＳトランジスタＰ３３のオン抵抗がそれぞれの所定の値
よりも小さくなったとする。かかる場合，出力電圧Ｓ
２，Ｓ２’の”Ｈ”レベル電圧は，２．０Ｖよりも高く
なり，第３ＰＭＯＳトランジスタＰ３３のドレイン端子
の電位は，一時的に２．２Ｖよりも高くなる。

【００９６】したがって，バイアス電圧制御回路Ｃ３６
のフィードバック入力端子３７の入力電圧が高くなるの
で，出力端子３８からの出力電圧も高くなる。結果とし
て，第３ＰＭＯＳトランジスタＰ３３のゲート端子に印
加されるバイアスが小さくなりオン抵抗は大きくなる。
結局，ＰＭＯＳトランジスタＰ３３のドレイン端子の電
位は，所定の値である約２．２Ｖに保たれて，出力信号
Ｓ２，Ｓ２’の”Ｈ”レベル電圧を２．０Ｖに近づける
ことができる。

【００９７】また，第１ＰＭＯＳトランジスタＰ３１，
第２ＰＭＯＳトランジスタＰ３２，及び第３ＰＭＯＳト
ランジスタＰ３３のオン抵抗がそれぞれの所定の値より
も大きくなったとする。かかる場合，出力信号Ｓ２，Ｓ
２’の”Ｈ”レベル電位は，２．０Ｖよりも低くなり，
第３ＰＭＯＳトランジスタＰ３３のドレイン端子の電位
は，一時的に２．２Ｖよりも低くなる。

【００９８】したがって，バイアス電圧制御回路Ｃ３６
のフィードバック入力端子３７への入力電圧が低くなる
ので，出力端子３８からの出力電圧も低くなる。結果と
して，第３ＰＭＯＳトランジスタＰ３３のゲート端子の
バイアスが大きくなりオン抵抗は小さくなる。結局，第
３ＰＭＯＳトランジスタＰ３３のドレイン端子の電位
は，所定の値約２．２Ｖに保たれ，出力信号Ｓ２，Ｓ
２’の”Ｈ”レベル電圧を２．０Ｖに近づけることがで
きる。

【００９９】同様に，第１ＮＭＯＳトランジスタＮ３
１，第２ＮＭＯＳトランジスタＮ３２，及び第３ＮＭＯ
ＳトランジスタＮ３３のオン抵抗がばらついた場合，出
力信号Ｓ２，Ｓ２’の”Ｌ”レベル電圧は，設計電圧で
ある約１．０Ｖからはずれ，第３ＮＭＯＳトランジスタ
Ｎ３３のドレイン端子の電位も，所定の電位である約
０．８Ｖからはずれる。

【０１００】例えば，第１ＮＭＯＳトランジスタＮ３
１，第２ＮＭＯＳトランジスタＮ３２，及び第３ＮＭＯ
ＳトランジスタＮ３３のオン抵抗がそれぞれの所定の値
よりも小さくなったとする。かかる場合，出力信号Ｓ
２，Ｓ２’の”Ｌ”レベル電圧は，１．０Ｖよりも低く
なり，第３ＮＭＯＳトランジスタＮ３３のドレイン端子
の電位は，０．８Ｖよりも低くなる。

【０１０１】したがって，バイアス電圧制御回路Ｃ３７
のフィードバック入力端子３１０の入力電圧が低くなる
ので，出力端子３１１の出力電圧も低くなる。結果とし
て，第３ＮＭＯＳトランジスタＮ３３のゲート端子のバ
イアス電圧が小さくなり，オン抵抗は大きくなる。結
局，第３ＮＭＯＳトランジスタＮ３３のドレイン端子の
電位が所定値の約０．８Ｖに保たれ，出力信号Ｓ２，Ｓ
２’の”Ｌ”レベル電圧を，１．０Ｖに近づけることが
できる。

【０１０２】また，第１ＮＭＯＳトランジスタＮ３１，
第２ＮＭＯＳトランジスタＮ３２，及び第３ＮＭＯＳト
ランジスタＮ３３のオン抵抗がそれぞれの所定の値より
も大きくなったとする。かかる場合，出力信号Ｓ２，Ｓ
２’の”Ｌ”レベル電圧は，１．０Ｖよりも高くなり，
第３ＮＭＯＳトランジスタＮ３３のドレイン端子の電位
は一時的に０．８Ｖよりも高くなる。

【０１０３】したがって，バイアス電圧制御回路Ｃ３７
のフィードバック入力端子３１０の入力電圧が高くなる
ので，出力端子３１１からの出力電圧も高くなる。結果
として，第３ＮＭＯＳトランジスタＮ３３のゲート端子
のバイアスが大きくなり，オン抵抗は小さくなる。結
局，第３ＮＭＯＳトランジスタＮ３３のドレイン端子の
電位は，設計値の約０．８Ｖに一定に保たれ，出力信号
Ｓ２，Ｓ２’の”Ｌ”レベル電圧を１．０Ｖに近づける
ことができる。

【０１０４】ここで，前述の様に，入力端子３５の論理
レベルが”Ｈ”レベルの時と”Ｌ”レベルの時とで，第
３ＮＭＯＳトランジスタＮ３３のドレイン端子の電位は
同じなので，入力端子３５の論理レベルが’Ｈ’レベル
の時と’Ｌ’レベルの時とで，バイアス電圧制御回路回
路Ｃ３６からの出力電圧は同じ，つまり，第３ＮＭＯＳ
トランジスタＮ３３のオン抵抗は同じである。

【０１０５】（第１の実施の形態の効果）（第１の効果）以上説明したように本実施の形態にかか
る出力回路では，出力信号の信号電圧が，降圧電源回路
のトランジスタの制御されたオン抵抗値とプッシュ・プ
ル部のトランジスタの制御されていないオン抵抗値と伝
送路の終端抵抗のインピーダンスとの比，及び，電源電
位と終端電位との電位差によって決定される。すなわ
ち，トランジスタの製造が完全には設計通りに行かなか
った場合でも，降圧電源回路のトランジスタのオン抵抗
値を制御することによって，出力信号の信号電圧をほぼ
設計値に制御することができる。

【０１０６】したがって，例えばプロセス仕上がりのば
らつき・電源電圧の変動・周囲温度の変化等があって
も，設計通りに変動が小さい電圧の出力信号を出力する
ことができる。結果として，本実施の形態によれば，適
用されるインタフェース回路の入力回路の感度に対して
一定の余裕を得ることが可能で，雑音による誤動作を起
こし難い，出力回路を提供することができる。

【０１０７】（第２の効果）また，本実施の形態によれ
ば，出力信号の電圧が設計通りの値でほぼ一定で変動し
ない出力回路を提供することができるため，ＬＳ１の出
荷時の検査で不良品の発生を低減することができる。し
たがって，歩留まりが高く経済的に有利な出力回路及び
それを適用したＬＳＩを提供することができる。

【０１０８】（第３の効果）さらに，本実施の形態にか
かる出力回路においては，集積回路の内部回路から送ら
れてくる送信信号の論理レベルにかかわらず，二つの降
圧電源回路からは，常に一定の電位がプッシュ・プル部
に供給される。このことは，送信信号の論理が変わり出
力回路がスイッチング動作をする時に，出力回路の２の
出力端子の出力電圧がオーバーシュートせずに遷移する
ことに繋がる。結果として，本実施の形態によれば，雑
音が少ない出力信号を出力する出力回路を提供すること
ができる。

【０１０９】（第４の効果）さらにまた，本実施の形態
にかかる出力回路の降圧電源回路おいては，フィードバ
ックした降圧用のトランジスタのドレイン電位を，参照
電位と比較して降圧電源回路からの供給電位を制御して
いる。したがって，出力信号にＬＳＩ外部から雑音が紛
れ込んだとしても，かかる雑音の影響がバイアス電圧制
御回路に及ばない。

【０１１０】これに対して，出力回路からの出力信号を
フィードバックして，降圧用のトランジスタのオン抵抗
を制御する方法も考えられる。しかし，かかる方法で
は，ＬＳＩ外部から出力信号への雑音が，バイアス電圧
制御回路に入力されるおそれがあり，降圧用のトランジ
スタのオン抵抗制御の精度が劣化する可能性がある。

【０１１１】（第２の実施の形態）次に，第２の形態に
ついて，図５〜図７を参照しながら説明する。なお，図
５は，本実施の形態にかかる出力回路Ｃ３３’の概略的
な回路図であり，図６は，出力回路Ｃ３３’に適用可能
な制御回路Ｃ３３０の概略的な回路図であり，図７は，
出力回路Ｃ３３’に適用可能な制御回路Ｃ３４０の概略
的な回路図である。

【０１１２】図５に示すように，本実施の形態にかかる
出力回路Ｃ３３’は，図１に示す上記第１の実施の形態
にかかる出力回路Ｃ３３においてバイアス電圧制御回路
Ｃ３６に代えてバイアス電圧制御回路Ｃ３６’を適用し
バイアス電圧制御回路Ｃ３７に代えてバイアス電圧制御
回路Ｃ３７’を適用した構成となっている。

【０１１３】ここで，バイアス電圧制御回路Ｃ３６’
は，図１に示すバイアス電圧制御回路Ｃ３６にパワーダ
ウン（以下，「ＰＤ」という。）入力端子（以下，「Ｐ
Ｄ入力端子」という。）３１２を設けたものである。本
実施の形態にかかる出力回路Ｃ３３’において，ＰＤ入
力端子３１２は，内部回路Ｃ３４に接続される。かかる
構成によって，バイアス電圧制御回路Ｃ３６’の動作状
態は，内部回路Ｃ３４からＰＤ入力端子３１２に入力さ
れる信号の論理に応じて，通常の動作状態とＰＤ状態と
のどちらかに制御することができる。なお，ＰＤ状態と
は，動作電流が流れない状態，即ち電力を消費しない状
態をいう。但し，ＰＤ状態においては，バイアス電圧制
御回路Ｃ３６’は，その機能を果たさない。

【０１１４】かかるバイアス電圧制御回路Ｃ３６’とし
ては，例えば，図６に示すバイアス電圧制御回路Ｃ３３
０を適用することができる。図６に示すバイアス電圧制
御回路Ｃ３３０は，図３に示すバイアス電圧制御回路Ｃ
５３と比較して，ＰＤ入力端子３３９がＮＭＯＳトラン
ジスタＮ３３３のゲート電極に接続されていることが相
違するのみで他の回路構成は実質的に同一である。ＰＤ
入力端子３３９に”Ｈ”レベルの論理信号が入力されて
いる場合には，かかるバイアス制御回路Ｃ３３０は通常
の動作状態にある。一方，ＰＤ入力端子３３９に”Ｌ”
レベルの論理信号が入力されている場合には，バイアス
制御回路Ｃ３３０はＰＤ状態にある。

【０１１５】また，バイアス電圧制御回路Ｃ３７’は，
図１に示すバイアス電圧制御回路Ｃ３７にＰＤ入力端子
３１３を設けたものである。本実施の形態にかかる出力
回路Ｃ３３’において，ＰＤ入力端子３１３は，内部回
路Ｃ３４に接続される。かかる構成によって，バイアス
電圧制御回路Ｃ３７’は，内部回路Ｃ３４からＰＤ入力
端子３１３に入力される信号の論理に応じて，通常の動
作状態とＰＤ状態とのどちらかに制御することができ
る。

【０１１６】かかるバイアス電圧制御回路Ｃ３７’とし
ては，例えば，図７に示すバイアス電圧制御回路Ｃ３４
０を適用することができる。バイアス電圧制御回路Ｃ３
４０は，図４に示すバイアス電圧制御回路Ｃ６３と比較
すると，ＰＤ入力端子３４９がインバータ回路Ｃ３４１
の入力端子に接続されるとともにインバータ回路Ｃ３４
１の出力端子がＰＭＯＳトランジスタＰ３４３のゲート
電極に接続されていることが相違するのみで，他の構成
は同一である。ＰＤ入力端子３４９に”Ｈ”レベルの論
理信号が入力される場合には，バイアス電圧制御回路Ｃ
３４０は，通常の動作状態にある。ＰＤ入力端子３４９
に”Ｌ”レベルの論理信号が入力されている場合には，
バイアス電圧制御回路Ｃ３４０はＰＤ状態にある。

【０１１７】（本実施の形態の効果）以上説明した本実
施の形態では，簡単な論理回路とＰＤ入力端子とを設け
るだけで，バイアス電圧制御回路Ｃ３６’とバイアス電
圧制御回路Ｃ３７’とのＤＣ電流を流れなくすることが
できるので，無駄な電力消費をカットすることができ
る。これに対し，図１に示す上記第１の実施の形態で
は，出力回路Ｃ３３が動作していないときにも，バイア
ス電圧制御回路Ｃ３６とバイアス電圧制御回路Ｃ３７と
にはＤＣ電流が流れるため，無駄な消費電力を消費す
る。なお，上記第１の実施の形態によって得られる第１
〜第４の効果は，本実施の形態においても得ることがで
きる。

【０１１８】（第３の実施の形態）次に，第３の実施の
形態について，図８を参照しながら説明する。なお，図
８は，本実施の形態にかかる出力回路Ｃ７３及び出力回
路Ｃ７３を適用したインタフェース回路７０の概略的な
回路図である。図８に示すように，本実施の形態にかか
る出力回路Ｃ７３は，帰還電圧形成手段に相当する回路
を構成するＰＭＯＳトランジスタＰ７４，終端抵抗Ｒ７
３，Ｒ７４及びＮＭＯＳトランジスタＮ７４を備えてい
る点が，図１に示す上記第１の実施の形態にかかる出力
回路Ｃ３３と相違する。

【０１１９】（出力回路Ｃ７３の回路構成）本実施の形
態にかかる出力回路Ｃ７３において，ＰＭＯＳトランジ
スタＰ７４のソース端子は，第１降圧電源回路Ｃ７３ｂ
のノードＢ２を介して，第３ＰＭＯＳトランジスタＰ７
３のドレイン端子に接続されている。また，ＰＭＯＳト
ランジスタＰ７４のドレイン端子は，終端抵抗Ｒ７３を
介して終端電位Ｖｔに終端されている。さらに，ＰＭＯ
ＳトランジスタＰ７４のゲート端子には約０Ｖの電圧が
与えられており，したがって，ＰＭＯＳトランジスタＰ
７４は常時オン状態である。

【０１２０】また，ＮＭＯＳトランジスタＮ７４のソー
ス端子は，第２降圧電源回路Ｃ７３ｃのノードＣ２を介
して，第３ＮＭＯＳトランジスタＮ７３のドレイン端子
に接続されている。また，ＮＭＯＳトランジスタＮ７４
のドレイン端子は，終端抵抗Ｒ７４を介して終端電位Ｖ
ｔに終端されている。さらに，ＮＭＯＳトランジスタＮ
７４のゲート端子には，電源電圧Ｖｄｄが与えられてお
り，したがって，ＮＭＯＳトランジスタＮ７４は，ＰＭ
ＯＳトランジスタＰ７４同様，常時オン状態である。

【０１２１】かかる出力回路Ｃ７３の第１降圧電源回路
Ｃ７３ｂにおいて，バイアス電圧制御回路Ｃ７６の入力
端子７７は，ＰＭＯＳトランジスタＰ７４のドレイン端
子に接続されている。また，第２降圧電源回路Ｃ７３ｃ
において，バイアス電圧制御回路Ｃ７７の入力端子７１
０は，ＮＭＯＳトランジスタＮ７４のドレイン端子に接
続される。

【０１２２】本実施の形態にかかる出力回路Ｃ７３にお
いて，他の回路構成は，図１に示す上記第１の実施の形
態にかかる出力回路Ｃ３３と略同一である。したがっ
て，バイアス電圧制御回路Ｃ７６には，図１に示すバイ
アス電圧制御回路Ｃ３６と略同一の構成の回路を使用す
ることができ，バイアス電圧制御回路Ｃ７７には，図１
に示すバイアス電圧制御回路Ｃ３７と略同一の構成の回
路を使用できる。また，入力回路Ｃ７１もＣ３１と同じ
構成の回路を使用できる。

【０１２３】（出力回路Ｃ７３の回路動作）出力回路Ｃ
７３において，ＰＭＯＳトランジスタＰ７４は，ＰＭＯ
ＳトランジスタＰ７１，Ｐ７２と同一構造に設計されて
おり，それぞれのオン抵杭は等しくなるように設計され
ている。同様に，ＮＭＯＳトランジスタＮ７４は，ＮＭ
ＯＳトランジスタＮ７１，Ｎ７２と同一構造に設計され
ており，それぞれのオン抵抗は等しくなるように設計さ
れている。

【０１２４】さらにまた，終端抵抗Ｒ７３，Ｒ７４の抵
抗値は，終端抵抗Ｒ７１，Ｒ７２の抵抗値とほぼ等し
い。したがって，ＰＭＯＳトランジスタＰ７４のドレイ
ン端子の電位は，出力端子７３，７４の’Ｈ’レベルの
出力電圧とほぼ等しい。また，ＮＭＯＳトランジスタＮ
７４のドレインの電位は出力端子７３，７４の’Ｌ’レ
ベルの出力電圧とほぼ等しい。

【０１２５】出力回路Ｃ７３の出力電圧の’Ｈ’レベル
は，ＰＭＯＳトランジスタＰ７３のオン抵抗，ＰＭＯＳ
トランジスタＰ７１（又はＰＭＯＳトランジスタＰ７
２）のオン抵抗，ＰＭＯＳトランジスタＰ７４のオン抵
抗，終端抵抗Ｒ７１（又はＲ７２），終端抵抗Ｒ７３の
抵抗によって決まる。また，出力電圧の’Ｌ’レベル
は，ＮＭＯＳトランジスタＮ７３のオン抵抗，ＮＭＯＳ
トランジスタＮ７２（又はＮＭＯＳトランジスタＮ７
１）のオン抵抗，ＮＭＯＳトランジスタＮ７４のオン抵
抗，終端抵抗Ｒ７２（又は終端抵抗Ｒ７１），終端抵抗
Ｒ７４の抵抗値によって決まる。

【０１２６】例えば，電源電圧Ｖｄｄ＝３．３Ｖ，終端
電位Ｖｔ＝１．５Ｖ，終端抵抗Ｒ７１＝Ｒ７２＝Ｒ７３
＝Ｒ７４＝５０Ω，ＰＭＯＳトランジスタＰ７１．Ｐ７
２，Ｐ７４のオン抵抗＝２０Ω，ＰＭＯＳトランジスタ
Ｐ７３のオン抵抗＝５５Ω，ＮＭＯＳトランジスタＮ７
１，Ｎ７２，Ｎ７４のオン抵抗＝２０Ω，ＮＭＯＳトラ
ンジスタＮ７３のオン抵抗＝４０Ωに設計すれば，出力
電圧の’Ｈ’レベル＝２．０Ｖ，’Ｌ’レベル＝１．０
Ｖになり，上記第１の実施の形態において例示した出力
電圧と同一になる。

【０１２７】参照電位Ｖｒｅｆ＿ｈは，所定の出力電圧
の’Ｈ’レベルと等しい電位（本例の場合は２．０Ｖ）
にする。また，参照電位Ｖｒｅｆ＿ｌは，所定の出力電
圧の’Ｌ’レベルと等しい電位（本例の場合は１．０
Ｖ）にする。バイアス電圧制御回路Ｃ７６は，ＰＭＯＳ
トランジスタＰ７４のドレイン端子の電位と参照電位Ｖ
ｒｅｆ＿ｈとを比較して，第３ＰＭＯＳトランジスタＰ
７３のオン抵抗を制御している。また，バイアス電圧制
御回路Ｃ７７は，ＮＭＯＳトランジスタＮ７４のドレイ
ンの電位と参照電位Ｖｒｅｆ＿ｌを比較して，ＮＭＯＳ
トランジスタＮ７３のオン抵抗を制御している。

【０１２８】以上のように構成された本実施の形態にか
かる出力回路Ｃ７３において，他の回路動作は，図１に
示す上記第１の実施の形態にかかる出力回路Ｃ３３と略
同一である。

【０１２９】（本実施の形態の効果）まず，本実施の形
態において解決しようとしている課題を述べる。図１に
示す上記第１の実施の形態にかかる出力回路Ｃ３３おい
ては，第３ＰＭＯＳトランジスタＰ３３のドレイン端子
の電位と第３ＮＭＯＳトランジスタＮ３３のドレイン端
子の電位とは一定の電位に抑えることはできるものの，
第１ＰＭＯＳトランジスタＰ３１及び第２ＰＭＯＳトラ
ンジスタＰ３２と，第１ＮＭＯＳトランジスタＮ３１及
び第２ＮＭＯＳトランジスタＮ３２とのオン抵抗の変動
が制御できないことは課題として残されている。このた
め出力回路Ｃ３３の出力電圧は，所定の出力電圧にある
程度近づけることはできるが，完全には制御できない。

【０１３０】例えば，第１ＰＭＯＳトランジスタＰ３１
（又は第２ＮＭＯＳトランジスタＰ３２）のオン抵抗が
所定のオン抵抗（例えば２０Ω）よりも小さい場合，バ
イアス制御回路Ｃ３６の働きにより第３ＰＭＯＳトラン
ジスタＰ３３のドレインの電位は一定の電位に制御する
ことはできる。しかし，出力電圧Ｓ１，Ｓ１’は第１Ｐ
ＭＯＳトランジスタＰ３１（又は第２ＰＭＯＳトランジ
スタＰ３２）のオン抵抗と第１終端抵抗Ｒ３１（又は第
２終端抵抗Ｒ３２）の分圧で決まるので，出力電圧の”
Ｈ”レベルは，所定の出力電圧よりも高い電位になって
しまう。

【０１３１】逆に，第１ＰＭＯＳトランジスタＰ３１
（又は第２ＰＭＯＳトランジスタＰ３２）のオン抵抗が
所定のオン抵抗（例えば２０Ω）よりも大きい場合，バ
イアス制御回路Ｃ３６の働きにより第３ＰＭＯＳトラン
ジスタＰ３３のドレイン端子の電位は一定の電位に制御
することはできる。しかし，出力電圧は第１ＰＭＯＳト
ランジスタＰ３１（又は第２ＰＭＯＳトランジスタＰ３
２）のオン抵抗と第１終端抵抗Ｒ３１（又は第２終端抵
抗Ｒ３２）の分圧で決まるので，出力電圧の”Ｈ”レベ
ルは，所定の出力電圧よりも低い電位になってしまう。

【０１３２】一方，本実施の形態にかかる出力回路Ｃ７
３では，バイアス電圧制御回路Ｃ７６はＰＭＯＳトラン
ジスタＰ７４のドレイン端子の電位と参照電位Ｖｒｅｆ
＿ｈとを比較して第３ＰＭＯＳトランジスタＰ７３のオ
ン抵抗を制御している。また，バイアス電圧制御回路Ｃ
７７はＮＭＯＳトランジスタＮ７４のドレイン端子の電
位と参照電位Ｖｒｅｆ＿ｌとを比較して第３ＮＭＯＳト
ランジスタＮ７３のオン抵抗を制御している。

【０１３３】ここで，ＰＭＯＳトランジスタＰ７４のド
レイン端子の電位は，出力端子７３，７４の’Ｈ’レベ
ルの出力電圧と等しく，ＮＭＯＳトランジスタＮ７４の
ドレイン端子の電位は出力端子７３，７４の’Ｌ’レベ
ルの出力電圧と等しくなるように設計されている。ま
た，ＰＭＯＳトランジス夕Ｐ７１，Ｐ７２，Ｐ７４は同
じ構造に成るように製造されており，ＮＭＯＳトランジ
スタＮ７１，Ｎ７２，Ｎ７４は構造に成るように製造さ
れているので，それぞれのオン抵抗のばらつきもほぼ同
じにすることができる。

【０１３４】つまり，ＰＭＯＳトランジスタＰ７４のド
レイン端子の電位を参照電位Ｖｒｅｆ＿ｈと比較するこ
とで，出力電圧の’Ｈ’レベルが参照電位Ｖｒｅｆ＿ｈ
にほぼ等しくなるようにできる。そしてＮＭＯＳトラン
ジスタＮ７４のドレインの電位を参照電位Ｖｒｅｆ＿ｌ
と比較することで，出力電圧の’Ｌ’レベルが参照電位
Ｖｒｅｆ＿ｌにほぼ等しくなるように制御できる。

【０１３５】結局，本実施の形態によれば，第１の実施
の形態と比べてより一層精度良く一定の出力電圧を出力
することができ，集積回路の歩留まり向上及びイニシャ
ルコストの削減に寄与することができる。なお，第１の
実施の形態によって得られる第３及び第４の効果は，本
実施の形態においても，そのまま得ることができる。

【０１３６】（第４の実施の形態）次に，第４の実施の
形態について，図９を参照しながら説明する。なお，図
９は，本実施の形態にかかる出力回路Ｃ８３及び出力回
路Ｃ８３を適用したインタフェース回路８０の概略的な
回路図である。

【０１３７】（出力回路Ｃ８３の回路構成）図８に示す
上記第３の実施の形態にかかる出力回路Ｃ７３では終端
抵抗Ｒ７３，Ｒ７４をＬＳ１の外部に実装しているのに
対し，図９に示すように，本実施の形態にかかる出力回
路Ｃ８３では終端抵抗Ｒ８３，Ｒ８４をＬＳ１に内蔵し
ている。出力回路Ｃ８３では，終端抵抗Ｒ８３，Ｒ８４
は，第１終端抵抗Ｒ８１，第２終端抵抗Ｒ８２と等しい
抵抗値に設計する。終端抵抗Ｒ８３，Ｒ８４は，例え
ば，拡散抵抗等を使用して，ＬＳＩ基板上に形成するこ
とができる。

【０１３８】出力回路Ｃ８３の他の回路構成は上記第１
〜第４の実施の形態と略同一であり，バイアス電圧制御
回路Ｃ８６には，図１に示すバイアス電圧制御回路Ｃ３
６と同一構成の回路を使用することができる。また，バ
イアス電圧制御回路Ｃ８７には，図１に示すバイアス電
圧制御回路Ｃ３７と同一構成の回路を使用することがで
きる。また，入力回路Ｃ８１には，図１に示す入力回路
Ｃ３１と同一構成の回路を使用することができる。

【０１３９】本実施の形態にかかる出力回路Ｃ８３で
は，終端抵抗Ｒ８３，Ｒ８４をＬＳ１に内蔵するので，
基板上に終端抵抗を実装する必要がない。したがって，
上記第３の実施の形態に比べて，実装面積の縮小化（基
板を小さくできる），基板の配線設計の容易化，及びイ
ニシャルコストの削減（抵抗の費用が不要になる，基板
の製造費用が安くなる）できる効果がある。また，第２
の実施例で挙げた効果は，そのまま，本実施の形態でも
得られる。

【０１４０】（第５の実施の形態）次に，第５の実施の
形態について，図１０を参照しながら説明する。なお，
図１０は，本実施の形態にかかる出力回路Ｃ９３及び出
力回路Ｃ９３を適用したインタフェース回路９０の概略
的な回路図である，

【０１４１】出力回路Ｃ９３は，図１に示す上記第１の
実施の形態にかかる出力回路Ｃ３３において，第１ＰＭ
ＯＳトランジスタＰ３１の代わりにＮＭＯＳトランジス
タＮ９４を用いるとともに第２ＰＭＯＳトランジスタＰ
３２の代わりにＮＭＯＳトランジスタＮ９５を用いたも
のと略同一の構成を有している。ＮＭＯＳトランジスタ
Ｎ９４，Ｎ９５のオン抵抗は，第ＰＭＯＳトランジスタ
Ｐ３１，第２ＰＭＯＳトランジスタＰ３２のオン抵抗に
等しい。

【０１４２】また，本実施の形態にかかる出力回路Ｃ９
３は，実質的にＰＭＯＳトランジスタをＮＭＯＳトラン
ジスタで置換したことで，出力論理の都合上，入力端子
９５が，ＣＭＯＳインバータＣ９５の入力端子とＮＭＯ
ＳトランジスタＮ９４のゲート端子及びＮＭＯＳトラン
ジスタＮ９２のゲート端子とに接続されている。また，
ＣＭＯＳインバータＣ９５の出力端子が，ＮＭＯＳトラ
ンジスタＮ９１，Ｎ９５のゲート端子に接続されてい
る。

【０１４３】出力回路Ｃ９３の他の回路構成及び回路動
作は，図１に示す上記第１の実施の形態にかかる出力回
路Ｃ３３と略同一であるので，詳細な説明は省略する。
なお，バイアス電圧制御回路Ｃ９６には，図１に示すバ
イアス電圧制御回路Ｃ３６と同一構成の回路を使用する
ことができ，バイアス電圧制御回路Ｃ９７には，図１に
示すバイアス電圧制御回路Ｃ３７と同一構成の回路を使
用することができる。また，入力回路Ｃ９１には，図１
に示す入力回路Ｃ３１と同一構成の回路を使用すること
ができる。

【０１４４】以上説明した本実施の形態にかかる出力回
路は，ＰＭＯＳトランジスタの代わりにＮＭＯＳトラン
ジスタを用いることで，トランジスタのサイズを小さく
できる（一般に，ＰＭＯＳトランジスタよりもＮＭＯＳ
トランジスタの方が移動度が大きく，また閾値が低いた
め，同じオン抵抗を得ようとする場合には，ＮＭＯＳト
ランジスタの方がゲート幅を小さくできる。）。したが
って，本実施の形態によれば，１Ｃの高集積化に有利な
出力回路を提供することができる。なお，第１の実施の
形態であげた効果は，そのまま，本実施の形態において
も得られる。

【０１４５】（第６の実施の形態）次に，第６の実施の
形態について，図１１を参照しながら説明する。なお，
図１１は，本実施の形態にかかる出力回路Ｃ１０３の概
略的な回路図である。図１１に示す本実施の形態にかか
る出力回路Ｃ１０３と図１０に示す上記第５の実施の形
態にかかる出力回路Ｃ９３との相違は，出力回路Ｃ１０
３がＮＭＯＳトランジスタＮ１０６を備えていることで
ある。本実施の形態の特徴にかかるＮＭＯＳトランジス
タＮ１０６のソース端子とドレイン端子とは，出力回路
Ｃ１０３の第１出力端子１０３と第２出力端子１０４と
に接続されている。

【０１４６】なお，第１出力端子１０３側と第２出力端
子１０４側とでは，どちらがソース端子でもドレイン端
子でも構わない。出力回路Ｃ１０３において，ＮＭＯＳ
トランジスタＮ１０６のゲートには，電源電圧Ｖｄｄが
与えられており，ＮＭＯＳトランジスタＮ１０６は常時
オン状態である。更に，出力回路Ｃ１０３の製造時に
は，ＮＭＯＳトランジスタＮ１０６は，ＮＭＯＳトラン
ジスタＮ１０１，Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ１
０５の付近に配置して，それぞれのプロセス仕上がりが
同程度になるようにする。

【０１４７】出力回路Ｃ１０３の他の回路構成は図１０
に示す上記第５の実施の形態にかかる出力回路Ｃ９３と
略同一であるため，その詳細な説明は省略する。なお，
バイアス電圧制御回路Ｃ１０６には，図１０に示すバイ
アス電圧制御回路Ｃ９６と同一構成の回路を使用するこ
とができる。また，バイアス電圧制御回路Ｃ１０７に
は，図１０に示すバイアス電圧制御回路Ｃ９７と同一構
成の回路を使用することができる。さらに，入力回路Ｃ
１０１には，図１０に示す入力回路Ｃ９１と同一構成の
回路を使用することができる。

【０１４８】以上のように構成された出力回路Ｃ１０３
においては，ＮＭＯＳトランジスタＮＣ１０６が第１出
力端子１０３と第２出力端子１０４間に接続されている
ため，出力電圧の”Ｈ”レベルと”Ｌ”レベルとは，第
１降圧電源回路Ｃ１０３ｂの第３ＰＭＯＳトランジスタ
Ｐ１０３のオン抵抗，ＮＭＯＳトランジスタＮ１０４
（又はＮＭＯＳトランジスタＮ１０５）のオン抵抗，本
実施の形態にかかるＮＭＯＳトランジスタＮ１０６のオ
ン抵抗，第１終端抵抗Ｒ１０１及び第２終端抵抗Ｒ１０
２，ＮＭＯＳトランジスタＮ１０２（又はＮＭＯＳトラ
ンジスタＮ１０１）のオン抵抗，第２降圧電源回路Ｃ１
０３ｃの第３ＮＭＯＳトランジスタＮ１０３のオン抵抗
の抵抗値によって決まる。

【０１４９】例えば，電源電圧Ｖｄｄ＝３．３Ｖ，終端
電位Ｖｔ＝１．５Ｖ，終端抵抗Ｒ１０１＝Ｒ１０２＝５
０Ω，ＮＭＯＳトランジスタＮ１０４，Ｎ１０５のオン
抵抗＝１０Ω，第３ＰＭＯＳトランジスタＰ１０３のオ
ン抵抗＝５５Ω，ＮＭＯＳトランジスタＮ１０６のオン
抵抗＝１００Ω，ＮＭＯＳトランジスタＮ１０１，Ｎ１
０２のオン抵抗＝１０Ω，第３ＮＭＯＳトランジスタＮ
１０３のオン抵抗＝４０Ωに設計すれば，出力電圧の’
Ｈ’レベル＝約２．０Ｖ，’Ｌ’レベル＝約１．０Ｖと
なり，図１０に示す上記第５の実施の形態と同様の出力
電圧を得ることができる。

【０１５０】また，参照電位Ｖｒｅｆ＿ｈは，第３ＰＭ
ＯＳトランジスタＰ１０３のドレイン端子の所定の電位
と等しい電位（例えば約２．２Ｖ）にする。また，参照
電位Ｖｒｅｆ＿ｌは，第３ＮＭＯＳトランジスタＮ１０
３のドレイン端子の所定の電位と等しい電位（例えば約
０．８Ｖ）にする。その他の回路動作は，図１０に示す
上記第５の実施の形態にかかる出力回路Ｃ９３と略同一
であるため，その詳細な説明は省略する。

【０１５１】以上説明した本実施の形態が解決しようと
している上記第５の実施の形態の問題を述べる。それ
は，図１０に示す出力回路Ｃ９３においては，第３ＰＭ
ＯＳトランジスタＰ９３のドレイン端子の電位と第３Ｎ
ＭＯＳトランジスタＮ９３のドレイン端子の電位とは一
定の電位に抑えることはできるが，ＮＭＯＳトランジス
タＮ９４，Ｎ９５，Ｎ９１，Ｎ９２のオン抵抗の変動は
制御できないことである。このため出力回路Ｃ９３の出
力電圧は，所定の出力電圧にある程度近づけることはで
きるが，完全には制御できない。

【０１５２】図１１に示すように，本実施の形態にかか
る出力回路Ｃ１０３において，ＮＭＯＳトランジスタＮ
１０６は，出力回路Ｃ１０３の出力電圧の変動を抑え，
より精度良く一定の出力電圧を出力する効果がある。以
下，そのことについて説明する。

【０１５３】出力回路Ｃ１０３では，ＮＭＯＳトランジ
スタＮ１０１，Ｎ１０２のオン抵抗が所定のオン抵抗
（例えば約１０Ω）よりも小さく，ＮＭＯＳトランジス
タＮ１０４，Ｎ１０５のオン抵抗が所定のオン抵抗（例
えば約１０Ω）よりも小さい場合，ＮＭＯＳトランジス
タＮ１０６のオン抵抗も所定オン抵抗（例えば約１００
Ω）よりも小さくなる。そのため，ＮＭＯＳトランジス
タＮ１０６のオン抵抗（Ｒｎ１０６という。）と第１終
端抵抗Ｒ１０１，第２終端抵抗Ｒ１０２の合成抵抗＝
｛Ｒｎｌ０６×（Ｒ１０１＋Ｒ１０２）｝／（Ｒｎｌ０
６十Ｒ１０１＋Ｒ１０２）も所定の抵抗値よりも小さく
なるので，ＮＭＯＳトランジスタＮ１０６が無い場合に
比べると出力電圧の変動は小さくできる。

【０１５４】次に，出力回路Ｃ１０３では，ＮＭＯＳト
ランジスタＮ１Ｏ１，Ｎ１０２のオン抵抗が所定のオン
抵抗（例えば約１０Ω）よりも大きく，ＮＭＯＳトラン
ジスタＮ１０４，Ｎ１０５のオン抵抗が所定のオン抵抗
（例えば約１０Ω）よりも大きい場合，ＮＭＯＳトラン
ジスタＮ１０６のオン抵抗も所定オン抵抗（例えば１０
０Ω）よりも大きくなる。そのため，ＮＭＯＳトランジ
スタＮ１０６のオン抵抗と第１終端抵抗Ｒ１０１，第２
終端抵抗Ｒ１０２の合成抵抗＝｛Ｒｎｌ０６×（Ｒ１０
１＋Ｒ１０２）｝／（Ｒｎｌ０６十Ｒ１０１＋Ｒ１０
２）も所定の抵抗値よりも大きくるので，ＮＭＯＳトラ
ンジスタＮ１０６が無い場合に比べると出力電圧の変動
は小さくできる。

【０１５５】以上説明したことから，本実施の形態によ
れば，上記第５の実施の形態についての説明で挙げた第
１の効果と同様の効果が得られることに加えて，ＮＭＯ
ＳトランジスタＮ１０６を備えることにより，より精度
良く一定の出力電圧を出力することができることが分か
る。なお，上記第１の実施の形態についての説明で挙げ
た第３及び第４の効果は，本実施の形態においてもその
まま得られる。

【０１５６】（第７の実施の形態）次に，第７の実施の
形態について，図１２を参照しながら説明する。なお，
図１２は，本実施の形態にかかる出力回路Ｃ１１０３及
び出力回路Ｃ１１０３を適用したインタフェース回路１
１００の概略的な回路図である。図１２に示すように，
本実施の形態にかかる出力回路Ｃ１１０３が図１に示す
上記第１の実施の形態にかかる出力回路Ｃ３３と最も大
きく相違する点は，出力回路Ｃ１１０３が入力端子１１
０５の他にスリーステート制御信号の入力端子（以下，
「スリーステート入力端子」という。）１１０７を持つ
ことである。

【０１５７】さらに，本実施の形態にかかる出力回路Ｃ
１１０３は，第１ＮＡＮＤ回路Ｃ１１０８と第２ＮＡＮ
Ｄ回路Ｃ１１１１と第１ＮＯＲ回路Ｃ１１０９と第２Ｎ
ＯＲ回路Ｃ１１１２と第１インバータ回路Ｃ１１０５と
第２インバータ回路Ｃ１１１０とを備えていることも，
図１に示す出力回路Ｃ３３と相違する。本実施の形態に
かかる出力回路Ｃ１１０３においては，これら論理素子
の機能によって，スリーステート端子１１０７から”
Ｌ”レベルの論理信号が入力された場合に，出力端子１
１０３及び出力端子１１０４をハイインピーダンス状態
にすることができる。

【０１５８】出力回路Ｃ１１０３において，第１インバ
ータ回路Ｃ１１０５の入力端子は，入力端子１１０５に
接続されており，第２インバータ回路Ｃ１１１０の入力
端子はスリーステート入力端子１１０７に接続されてい
る。

【０１５９】また，第１ＮＡＮＤ回路Ｃ１１０８は，一
つの入力端子が入力端子１１０５に接続されており，他
の入力端子がスリーステート入力端子１１０７に接続さ
れている。さらに，かかる第１ＮＡＮＤ回路Ｃ１１０８
の出力端子は，第１ＰＭＯＳトランジスタＰ１１０１の
ゲート端子に接続されている。

【０１６０】また，第２ＮＡＮＤ回路Ｃ１１１１は，一
つの入力端子がスリーステート入力端子１１０７に接続
されており，他の入力端子が第１インバータ回路Ｃ１１
０５の出力端子に接続されている。さらに，かかる第２
ＮＡＮＤ回路Ｃ１１１１の出力端子は，第２ＰＭＯＳト
ランジスタＰ１１０２のゲート端子に接続されている。

【０１６１】また，第１ＮＯＲ回路Ｃ１１０９は，一つ
の入力端子が第１インバータ回路Ｃ１１０５の出力端子
に接続されており，他の入力端子が第２インバータ回路
Ｃ１１１０の出力端子に接続されている。かかる第１Ｎ
ＯＲ回路Ｃ１１０９の出力端子は，第２ＮＭＯＳトラン
ジスタＮ１１０２のゲート端子に接続されている。

【０１６２】また，第２ＮＯＲ回路Ｃ１１１２は，一つ
の入力端子が第２インバータ回路Ｃ１１１０の出力端子
に接続されており，他の入力端子が入力端子１１０５に
接続されている。かかる第２ＮＯＲ回路Ｃ１１１２の出
力端子は，第１ＮＭＯＳトランジスタＮ１１０１のゲー
ト端子に接続されている。

【０１６３】本実施の形態にかかる出力回路Ｃ１１０３
において，他の回路構成は，図１に示す第１の実施の形
態にかかる出力回路Ｃ３３と略同一である。したがっ
て，出力回路Ｃ１１０３において，バイアス電圧制御回
路Ｃ１１０６には，図１に示すバイアス電圧制御回路Ｃ
３６と同一構成の回路を使用することができ，バイアス
電圧制御回路Ｃ１１０７には，図１に示すバイアス電圧
制御回路Ｃ３７と同一構成の回路を使用することができ
る。さらに，入力回路Ｃ１１０１には，図１に示す入力
回路Ｃ３１と同じ構成の回路を使用できる。また，スリ
ーステート制御するための回路構成は，出力回路Ｃ１１
０３以外の回路構成も可能である。

【０１６４】以上のように構成された出力回路Ｃ１１０
３において，スリーステート入力端子１１０７にＣＭＯ
Ｓ論理レベルの”Ｈ”レベル信号が入力されている場合
には，入力信号端子１１０５の入力信号の論理に基づ
き，出力端子１１０３と出力端子１１０４とから”Ｈ”
レベル電圧と”Ｌ”レベル電圧とが出力される。

【０１６５】スリーステート入力端子１１０７にＣＭＯ
Ｓ論理レベルの”Ｌ”レベル信号が入力された場合は，
入力信号端子１１０５の入力信号の論理に関わらずＰＭ
ＯＳトランジスタＰ１１０１，Ｐ１１０２，ＮＭＯＳト
ランジスタＮ１１Ｏ１，Ｎ１１０２はオフ状態になり，
出力端子１１０３と出力端子１１０４とは共にハイ・イ
ンピーダンス状態になる。この時，出力回路に出力電流
は流れない。

【０１６６】以上説明した本実施の形態が解決しようと
している上記第１の実施の形態についての課題を述べ
る。第１の実施の形態では，受信側の集積回路に接続さ
れた伝送線路端が終端抵抗を介して終端電位に終端され
ている。小振幅インタフェース回路において，終端電位
は出力回路の電源電圧よりも低い電位であるため，出力
回路の出力端子から終端電位へＤＣ電流が流れる。かか
るＤＣ電流は出力回路が動作していない時にも流れるた
め，無駄な電力消費が生じてしまう。しかも，かかるＤ
Ｃ電流によって消費される電力は，出力回路全体の消費
電力に対して大きな比率を占める。

【０１６７】本実施の形態にかかる出力回路では，簡単
な論理回路とスリーステート入力端子を設けるだけで，
出力回路が非動作時には出力端子をハイ・インピーダン
ス状態に状態固定して，ＤＣ電流を流れなくすることが
できる。これにより，信号伝送が行われていない場合の
無駄な電力消費をカットすることができる。なお，第１
の実施の形態で挙げた効果は，そのまま，本実施の形態
においても得られる。

【０１６８】（第８の実施の形態）次に，第８の実施の
形態について，図１３及び図１４を参照しながら説明す
る。なお，図１３は，本実施の形態にかかる一の出力回
路Ｃ１１０３’の概略的な回路図であり，図１４は，本
実施の形態にかかる他の出力回路Ｃ１１０３”の概略的
な回路図である。

【０１６９】図１３に示すように，出力回路Ｃ１１０
３’は，図１２に示す上記第７の実施の形態にかかる出
力回路Ｃ１１０３と比較すると，バイアス電圧制御回路
Ｃ１１０６に代えてバイアス電圧制御回路Ｃ１１０６’
が適用されるとともにバイアス電圧制御回路Ｃ１１０７
に代えてバイアス電圧制御回路Ｃ１１０７’が適用され
た点が相違し，他の構成は実質的に同一である。

【０１７０】出力回路Ｃ１１０３’に適用されているバ
イアス電圧制御回路Ｃ１１０６’は，実質的に，図１２
に示すバイアス電圧制御回路Ｃ１１０６にＰＤ入力端子
１１０９を設けた構成を有する。本実施の形態にかかる
出力回路Ｃ１１０３’において，バイアス電圧制御回路
Ｃ１１０６’のＰＤ入力端子１１０９は，集積回路ＩＣ
３２の内部回路Ｃ１１０４に接続される。かかるバイア
ス電圧制御回路Ｃ１１０６’としては，例えば，図６に
示すバイアス電圧制御回路Ｃ３３０を適用することがで
きる。

【０１７１】また，バイアス電圧制御回路Ｃ１１０７’
は，実質的に，図１２に示すバイアス電圧制御回路Ｃ１
１０７にＰＤ入力端子１１１０を設けた構成を有する。
本実施の形態にかかる出力回路Ｃ１１０３’において，
バイアス電圧制御回路Ｃ１１０７’のＰＤ入力端子１１
１０は，集積回路ＩＣ３２の内部回路Ｃ１１０４に接続
される。かかるバイアス電圧制御回路Ｃ１１０７’とし
ては，例えば，図７に示すバイアス電圧制御回路Ｃ３４
０を適用することができる。

【０１７２】以上のように構成された本実施の形態にか
かる出力回路Ｃ１１０３’において，内部回路Ｃ１１０
４からＰＤ入力端子１１０９とＰＤ入力端子１１１０と
スリーステート入力端子１１０７に共に，”Ｈ”レベル
の論理信号が入力される場合には，出力回路Ｃ１１０
３’は通常の動作状態にある。一方，ＰＤ入力端子１１
０９とＰＤ入力端子１１１０とスリーステート入力端子
１１０７に共に，”Ｌ”レベルの論理信号が入力される
場合には，出力回路Ｃ１１０３’はハイ・インピーダン
ス状態にあり，かつバイアス電圧制御回路Ｃ１１０６’
とバイアス電圧制御回路Ｃ１１０７’とは，ＰＤ状態に
ある。

【０１７３】さらに，本実施の形態においては，図１４
に示す出力回路Ｃ１１０３”の構成を採用することも可
能である。図１４に示すように，出力回路Ｃ１１０３”
は，図１３に示す出力回路Ｃ１１０３’において内部回
路Ｃ１１０４に独立に接続されているＰＤ制御端子１１
０９とＰＤ制御端子１１１０とをスリーステート入力端
子１１０７に共通接続した構成を有している。

【０１７４】かかる構成を有する出力回路Ｃ１１０３”
は，スリーステート入力端子１１０７に”Ｈ”レベルの
論理信号が入力されている場合には，通常の動作状態に
ある。一方，スリーステート入力端子１１０７に”Ｌ”
レベルの論理信号が入力されている場合には，出力回路
Ｃ１１０３”はハイインピーダンス状態にあり，かつバ
イアス電圧制御回路Ｃ１１０６とバイアス電圧制御回路
Ｃ１１０７とはＰＤ状態にある。

【０１７５】（本実施の形態の効果）以上説明したよう
に，本実施の形態によれば，スリーステート制御とＰＤ
制御との両方を実施することで，出力回路のＤＣ電流は
完全に流れなくなるので，無駄な電力消費を抑えること
ができると共に，ＬＳＩの出荷検査のために行われるＩ
ＣＣＳ試験を効果的に行うことができる。ここで，ＩＳ
ＳＣ試験とは，ＬＳＩの微少なリーク電流を測定するこ
とによって不良品を検査する手法であり，広く一般に用
いられている。

【０１７６】これに対して，上記第７の実施の形態にお
いては，スリーステート制御によって出力回路のＤＣ出
力電流を流れなくすることができるが，バイアス電圧制
御回路にはＤＣ電流が流れてしまう。かかるＤＣ電流
は，無駄な電力を消費するとともに，ＩＳＳＣ試験の妨
げとなる。

【０１７７】さらに，本実施の形態において，図１４に
示す出力回路Ｃ１１０３”の構成を採用した場合，一本
の共通入力端子（図１４においてはスリーステート入力
端子１１０７）でスリーステート制御とＰＤ制御とを両
方行うことができるため，ＬＳＩの内部回路からの制御
が容易になる。

【０１７８】なお，第１の実施の形態によって得ること
ができる第１〜第３の効果は，本実施の形態においても
得ることができる。

【０１７９】（第９の実施の形態）次に，第９の実施の
形態について，図１５及び図１６を参照しながら説明す
る。なお，図１５は，本実施の形態にかかる出力回路Ｃ
１２０３及び出力回路Ｃ１２０３を適用したインタフェ
ース回路１２００のの概略的な回路図であり，図１６
は，出力回路Ｃ１２０３に適用可能な参照電位発生回路
Ｃ１３００についての概略的な回路図である。

【０１８０】図１６に示すように，本実施の形態にかか
る出力回路Ｃ１２０３は，図１に示す上記第１の実施の
形態にかかる出力回路Ｃ３３と，略同一の回路構成を有
している。したがって，バイアス電圧制御回路Ｃ１２０
６には，図１に示すバイアス電圧制御回路Ｃ３６と同一
構成の回路を使用することができる。また，バイアス電
圧制御回路Ｃ１２０７には，図１に示すバイアス電圧制
御回路Ｃ３７と同一構成の回路を使用することができ
る。さらに，出力回路Ｃ１２０３を適用したインタフェ
ース回路１２００において，入力回路Ｃ１２０１には，
図１に示す入力回路Ｃ３１と同じ構成の回路を使用する
ことができる。

【０１８１】ただし，本実施の形態においては，送信側
の集積回路ＩＣ１２０２内部に参照電位発生回路Ｃ１２
０８が内蔵されており，かかる点が，２種類の参照電位
Ｖｒｅｆ＿ｈとＶｒｅｆ＿１とを集積回路ＩＣ３２外部
から供給している上記第１の実施の形態とは相違する。
本実施の形態にかかる出力回路では，参照電位発生回路
Ｃ１２０８の２つの出力端子は，それぞれバイアス電圧
制御回路Ｃ１２０６の参照電位入力端子１２０６と，バ
イアス電圧制御回路Ｃ１２０７の参照電位入力端子１２
１０とに別々に接続されている。かかる構成によって，
バイアス電圧制御回路Ｃ１２０６とバイアス電圧制御回
路Ｃ１２０７への参照電位の付与が実現されている。

【０１８２】図１６には，参照電位発生回路Ｃ１２０８
の一例として，回路１３００を示す。かかる回路１３０
０においては，抵抗Ｒ１３０１と抵抗Ｒ１３０２と抵抗
Ｒ１３０３とが，電源電位ＶｄｄとＧＮＤとの間に，直
列に順次接続されている。かかる回路１３００は，電源
電圧Ｖｄｄを抵抗Ｒ１３０１と抵抗Ｒ１３０２と抵抗Ｒ
１３０３とで分圧して，出力端子１３０１と出力端子１
３０２とに参照電位を発生させている。

【０１８３】集積回路ＩＣ１２０２に適用する場合，か
かる回路１３００は，出力端子１３０１がバイアス電圧
制御回路Ｃ１２０６の参照電位入力端子１２０６に接続
され，出力端子１３０２がバイアス電圧制御回路Ｃ１２
０７の参照電位入力端子１２０９に接続される。ここ
で，抵抗Ｒ１３０１，抵抗Ｒ１３０２，抵抗Ｒ１３０３
は，例えばシリコン基盤に高濃度の不純物をドープした
高濃度不純物領域を使用して製造することができる。

【０１８４】なお，参照電位発生回路Ｃ１２０８には，
図１６に示す回路１３００以外の回路構成を適用できる
ことは言うまでもない。図１６に示す回路１３００は，
非常に簡便な回路構成であるという利点はあるが，反
面，生成される参照電位の十分な精度を得ることは容易
ではない。もっと精度の良い参照電位を生成すれば，出
力回路Ｃ１２０３における出力電圧の制御の精度が更に
向上する。

【０１８５】以上説明した本実施の形態では，参照電位
発生回路を集積回路化して集積回路１Ｃ１２０２に内蔵
しているので，基板上での実装面積を省き，さらに，基
板上の参照電位発生回路のコストを省くことができる。

【０１８６】また，ＬＳ１に外部から参照電位を与える
なら，外部電位の印加用に専用のＬＳ１ピンを設ける必
要がある。参照電位の供給ピンが増えると，ＥＳＤ等の
信頼性の対策が複雑化する。本実施の形態では参照電位
発生回路を内蔵しているので，上記第１の実施の形態に
比べてピン数の低減，信頼性の対策が不要になる。これ
は，１Ｃの設計を著しく簡便にする。なお，第１の実施
の形態で挙げた効果は，そのまま，本実施の形態でも得
られる。

【０１８７】（第１０の実施の形態）次に，本発明の第
１０の実施の形態について，図１７を参照しながら説明
する。なお，図１７は，本実施の形態にかかる出力回路
Ｃ１４０３の概略的な回路図である。かかる出力回路Ｃ
１４０３は，ＣＴＴ以外の小振幅インタフェース回路，
特に，ＬＶＤＳインタフェース回路への適用が有効な出
力回路である。

【０１８８】図１７に示すように，本実施の形態にかか
る出力回路Ｃ１４０３において，プッシュ・プル部Ｃ１
４０３ａは，スリーステート端子１４０７からの論理信
号によってスリーステート制御される。かかる点は，図
１２に示す上記第７の実施の形態にかかる出力回路Ｃ１
１０３と同一である。さらに，プッシュ・プル部Ｃ１４
０３ａは，出力信号形成用の４つのＮＭＯＳトランジス
タＮ１４０１，Ｎ１４０２，Ｎ１４０４，Ｎ１４０５を
備えている。かかる点は，図１０に示す上記第５の実施
の形態にかかる出力回路Ｃ９３と同一である。

【０１８９】さらにまた，プッシュ・プル部Ｃ１４０３
ａは，出力端子１４０３にソース端子（又はドレイン端
子）が接続され第２出力端子１４０４にドレイン端子
（又はソース端子）が接続され，出力信号の設計値から
のずれを抑制するＮＭＯＳトランジスタＮ１４０６を備
えている。かかる点は，上記図１１に示す上記第６の実
施の形態にかかる出力回路Ｃ１０３と同一である。ただ
し，本実施の形態にかかる出力回路Ｃ１４０３において
は，ＮＭＯＳトランジスタＮ１４０６のゲート端子がス
リーステート入力端子１４０７に接続されている。かか
る点は，図１１に示す出力回路Ｃ１０３とは相違する。

【０１９０】また，本実施の形態にかかる出力回路Ｃ１
４０３において，第１降圧電源回路Ｃ１４０３ｂと第２
降圧電源回路Ｃ１４０３ｃとは，集積回路ＩＣ１４０２
上に集積された参照電位発生回路Ｃ１４０８から送られ
る参照電位に基づいて制御される。かかる点は，図１５
に示す上記第９の実施の形態にかかる出力回路Ｃ１２０
３と同一である。

【０１９１】図１７に示すＬＶＤＳに適合したインタフ
ェース回路１４００において，かかる出力回路Ｃ１４０
３の出力端子１４０３，１４０４と入力回路Ｃ１４０１
の入力端子１４０１，１４０２とは，伝送線路Ｔ１４０
１，Ｔ１４０２によって１対１接続されている。インタ
フェース回路１４００において，かかる伝送線路Ｔ１４
０１と伝送線路Ｔ１４０２とは，入力回路Ｃ１４０１側
に接続された一端同士が外付け抵抗Ｒ１４０１によって
相互に接続されている。かかる伝送線路Ｔ１４０１，Ｔ
１４０２の終端の仕方は，上記第１〜第９の実施の形態
にかかる出力回路を適用したいずれのインタフェース回
路とも相違する。

【０１９２】なお，本実施の形態にかかる出力回路Ｃ１
４０３において，バイアス電圧制御回路Ｃ１４０６とバ
イアス電圧制御回路Ｃ１４０７とには，例えば，図３に
示す回路Ｃ５３と図４に示す回路Ｃ６３とを適用するこ
とができる。さらに，参照電位発生回路Ｃ１４０８に
は，例えば，図１６に示す回路Ｃ１３００を適用するこ
とができる。さらにまた，出力回路Ｃ１４０３におい
て，出力電圧の”Ｈ”レベルと”Ｌ”レベルとは，ＰＭ
ＯＳトランジスタＰ１４０１のオン抵抗と，ＮＭＯＳト
ランジスタＮ１４０４（又はＮ１４０５）のオン抵抗
と，ＮＭＯＳトランジスタＮ１４０６のオン抵抗と抵抗
Ｒ１４０１の合成抵抗と，ＮＭＯＳトランジスタＮ１４
０２（又はＮ１４０１）のオン抵抗と，ＮＭＯＳトラン
ジスタＮ１４０３のオン抵抗の分圧で決まる。また，イ
ンタフェース回路１４００において，外付け抵抗Ｒ１４
０１は，伝送線路Ｔ１４０１，Ｔ１４０２を終端してイ
ンピーダンス整合するためのものであり，例えば約１０
０Ωの抵抗値のものを適用することができる。

【０１９３】（第１１の実施の形態）次に，第１１の実
施の形態について，図１８を参照しながら説明する。な
お，図１８は，本実施の形態にかかるマクロセルＭ１５
０１，Ｍ１５０２，Ｍ１５０３を適用したＬＳＩチップ
ＩＣ１５０１の概略的な回路図である。図１８におい
て，本実施の形態にかかるマクロセルＭ１５０１，Ｍ１
５０２，Ｍ１５０３は，図１５に示す上記第９の実施の
形態にかかる入力回路Ｃ２１３０がマクロセル化された
構成になっている。

【０１９４】実際に本実施の形態にかかるマクロセルＭ
１５０１，Ｍ１５０２，Ｍ１５０３を使用してＬＳＩチ
ップＩＣ１５０１を設計する際には，それぞれの入力端
子１５０５を内部回路Ｃ１５０１に接続する。さらに，
マクロセルＭ１５０１，Ｍ１５０２，Ｍ１５０３それぞ
れの出力端子１５０３，１５０４がＬＳＩチップＩＣ１
５０１の出力ピンに接続される。かかる構成において
は，ＬＳＩチップＩＣ１５０１上で，マクロセルＭ１５
０１，Ｍ１５０２，Ｍ１５０３それぞれが，入力回路Ｃ
２１８０の機能を果たす。

【０１９５】以上説明したように，本実施の形態によれ
ば，出力回路をマクロセル化しておくことで，自動レイ
アウトＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓ
ｉｇｎ）ツールを使用してＬＳＩチップ設計を行うこと
ができる。したがって，ＬＳＩチップ設計のＴＡＴ（Ｔ
ｕｒｎＡｒｏｕｎｄＴｉｍｅｓ）を大幅に短縮でき
る。なお，第１１の実施の形態を，第１の実施の形態に
かかる出力回路Ｃ３３，第２の実施の形態にかかる出力
回路Ｃ３３’、第３の実施の形態にかかる出力回路Ｃ７
３，第４の実施の形態にかかる出力回路Ｃ８３，第５の
実施の形態にかかる出力回路Ｃ９３，第６の実施の形態
にかかる出力回路Ｃ１０３，第７の実施の形態にかかる
出力回路Ｃ１１０３，第８の実施の形態にかかる出力回
路Ｃ１１０３’若しくは出力回路Ｃ１１０３”、第９の
実施の形態にかかる出力回路Ｃ１２０３，又は第１０の
実施の形態にかかる出力回路Ｃ１４０３のいずれに適用
しても上記の効果が得られる。

【０１９６】（第１２の実施の形態）次に，第１２の実
施の形態について，図１９〜図２７を参照しながら説明
する。なお，図１９は，本実施の形態にかかる入力回路
Ｃ２０８０の概略的な回路図であり，図２０（ａ）は，
以下の説明で入力回路Ｃ２０８０と比較する入力回路Ｃ
２０１０の回路図であり，図２０（ｂ）は，以下の説明
で入力回路Ｃ２０８０と比較する他の入力回路Ｃ２０２
０の回路図である。また，図２１は，入力回路Ｃ２０８
０を適用可能な不平衡伝送型のインタフェース回路１０
の概略的な回路図であり，図２２は，入力回路Ｃ２０８
０を適用可能な平衡伝送型のインタフェース回路２０の
概略的な回路図である。さらに，図２３は，入力回路Ｃ
２０１０の回路動作についての説明図であり，図２４
は，入力回路Ｃ２０１０の他の回路動作についての説明
図である。さらにまた、図２５は，入力回路Ｃ２０８０
の回路動作についてのシュミレーション結果の説明図で
ある。図２６は，入力回路Ｃ２０１０についてのシュミ
レーン結果図であり，図２７は，入力回路Ｃ２０２０に
ついてのシュミレーン結果図である。

【０１９７】図１９に示すように，本実施の形態にかか
る入力回路Ｃ２０８０の構成は，図２０（ａ）に示す入
力回路Ｃ２０１０に適用された差動アンプＣ２０１１と
図２０（ｂ）に示す入力回路Ｃ２０２０に適用された差
動アンプＣ２０２１とを組み合わせた構成と，略同一で
ある。そこで，本実施の形態にかかる入力回路Ｃ２０８
０についての詳細な説明を行う前に，図２０（ａ）に示
す入力回路Ｃ２０１０と図２０（ｂ）とについて説明す
る。

【０１９８】（入力回路Ｃ２０１０の回路構成）図２０
（ａ）に示すように，入力回路Ｃ２０１０は，差動アン
プＣ２０１１とＣＭＯＳインバータ回路Ｃ２０１２とか
ら構成されており，第１入力端子２０１１と第２入力端
子２０１２と出力端子２０１３とを有している。

【０１９９】入力回路Ｃ２０１０を構成する差動アンプ
Ｃ２０１１は，差動入力用の第１ＮＭＯＳトランジスタ
Ｎ２０１１及び第２ＮＭＯＳトランジスタＮ２０１２
と，カレントミラー形負荷である第１ＰＭＯＳトランジ
スタＰ２０１１及び第２ＰＭＯＳトランジスタＰ２０１
２と，第１ＮＭＯＳトランジスタＮ２０１１及び第２Ｎ
ＭＯＳトランジスタＮ２０１２のソース電位制御に用い
る第３ＮＭＯＳトランジスタＮ２０１３とから，構成さ
れた差動増幅回路である。

【０２００】入力回路Ｃ２０１０において，かかる差動
アンプＣ２０１１の出力端子２０１４には，ＣＭＯＳイ
ンバータ回路Ｃ２０１２の入力端子が接続されている。
また，かかる差動アンプＣ２０１１を構成する第１ＮＭ
ＯＳトランジスタＮ２０１１のゲート端子には，入力回
路Ｃ２０１０の第１入力端子２０１１が接続されてい
る。さらに，第２ＮＭＯＳトランジスタＮ２０１２のゲ
ート端子には，第２入力端子２０１２が接続されてい
る。また，入力回路Ｃ２０１０において，ＣＭＯＳイン
バータ回路Ｃ２０１２の出力端子は，出力端子２０１３
に接続される。

【０２０１】さらに，入力回路Ｃ２０１０の出力端子２
０１３は，ＬＳＩの内部回路に接続される。入力回路Ｃ
２０１０を例えば図２２に示す平衡伝送型のインタフェ
ース回路２０に入力回路Ｃ２１に代えて適用する場合に
は，出力端子２０１３は内部回路Ｃ２２の入力端子に接
続される。また，入力回路Ｃ２０１０を例えば図２１に
示す不平衡伝送型のインタフェース回路１０に入力回路
Ｃ１１に代えて適用する場合には，出力端子２０１３は
内部回路Ｃ１２に接続される。

【０２０２】（入力回路Ｃ２０１０の回路動作）以上の
ように構成された入力回路Ｃ２０１０の回路動作につい
て，図２０と図２３及び図２４とを参照しながら説明す
る。なお，図２３は，入力回路Ｃ２０１０を不平衡伝送
型のインタフェース回路に適用した場合の回路動作につ
いての説明図であり，図２４は，入力回路Ｃ２０１０を
平衡伝送型のインタフェース回路に適用した場合の回路
動作についての説明図である。

【０２０３】図２３（ａ）に示すように，不平衡伝送型
のインタフェース回路に適用した場合には，入力回路Ｃ
２０１０の第１入力端子２０１１は，基準電位Ｖｒｅｆ
に接続される。一方，入力回路Ｃ２０１０の第２入力端
子２０１２は，小振幅の入力信号が伝搬してくる伝送路
と接続される。入力回路Ｃ２０１０は，差動アンプＣ２
０１１の機能によって，伝送路を伝搬してきた入力信号
の電位を基準電位Ｖｒｅｆと比較して該入力信号の論理
を識別し，’Ｈ’レベル又は’Ｌ’レベルの出力信号を
出力端子２０１３に出力する。

【０２０４】例えば，第１入力端子２０１１に参照電位
Ｖｒｅｆとして約１．５Ｖが接続され，第２入力端子２
０１２に”Ｈ”レベルが１．７Ｖで”Ｌ”レベルが１．
３Ｖの入力信号が入力され，電源電位が約３．３Ｖに設
定された場合について考察する。なお，約１．５Ｖの参
照電位は，ＣＴＴのｔｙｐｉｃａｌな電位である。ま
た，”Ｈ”レベルの入力信号の電位が約１．７Ｖという
のは，ＣＴＴのハイレベル入力電圧のｍｉｎｉｍｕｍ値
を想定している。さらに，”Ｌ”レベルの入力信号の電
位が約１．３Ｖというのは，ＣＴＴのロウレベル入力電
圧のｍａｘｉｍｕｍ値を想定している。かかる設定条件
において，差動アンプＣ２０１１では，入力信号の信号
電位と基準電位とが１〜２Ｖ程度の振幅に増幅されて，
出力端子２０１４から出力される。かかる差動アンプＣ
２０１１からの出力電圧は，例えば，”Ｈ”レベルが約
２．５Ｖであり，”Ｌ”レベルが約０．５Ｖである。

【０２０５】出力端子２０１４から出力される出力信号
の論理は，第１入力端子２０１１の電位（約１．５Ｖ）
と第２入力端子２０１２の電位とを比較して決められ
る。第２入力端子２０１２に”Ｈ”レベルの入力信号
（約１．７Ｖ）が入力された場合，出力端子２０１４か
らは”Ｌ”レベル（約０．５Ｖ）の出力信号が出力され
る。一方，第２入力端子２０１２の電位が’Ｌ’レベル
（約１．４Ｖ）の場合，出力端子２０１４からは’Ｈ’
レベル（約２．５Ｖ）の信号が出力される。

【０２０６】入力回路Ｃ２０１０において，差動アンプ
Ｃ２０１１の出力端子２０１４から出力された信号は，
更に，ＣＭＯＳインバータ回路Ｃ２０１２によって，”
Ｈ”レベル電位が約３．３Ｖで”Ｌ”レベルが約０Ｖの
ＣＭＯＳレベルの出力信号に増幅されて，入力回路Ｃ２
０１０の出力端子２０１３から出力される。なお，差動
アンプＣ２０１１の出力端子２０１４から出力される信
号と入力回路Ｃ２０１０の出力端子２０１３からの出力
信号とは，ＣＭＯＳインバータ回路Ｃ１２の機能によっ
て，論理が反転する。

【０２０７】結果として，入力回路Ｃ２０１０において
は，図２３（ｂ）にタイミングチャートを示す回路動作
が行われることが理解できる。

【０２０８】また，図２４（ａ）に示すように，入力回
路Ｃ２０１０を平衡伝送のインタフェース回路に適用す
る場合には，第１入力端子２０１１と第２入力端子２０
１２とに，それぞれ差動入力信号を入力する。図２４
（ｂ）に示すように，かかる場合も，入力回路Ｃ２０１
０においては，第１入力端子２０１１の電位と第２入力
端子２０１２の電位とを比較して入力信号の論理を識別
し，識別結果を差動アンプＣ１１（図２０（ａ））とＣ
ＭＯＳインバータ回路Ｃ２０１２（図２０（ａ））とで
電源電位に等しい振幅に増幅する。結果として，出力端
子２０１３からは，ＣＭＯＳレベルの出力信号が出力さ
れる。

【０２０９】（入力回路Ｃ２０２０の回路構成）また，
図２０（ｂ）に示すように，入力回路Ｃ２０２０は，差
動アンプＣ２０２１とＣＭＯＳインバータ回路Ｃ２０２
２とから構成されており，第１入力端子２０２１と第２
入力端子２０２２と第１出力端子２０２３とを有してい
る。

【０２１０】かかる入力回路Ｃ２０２０を構成する差動
アンプＣ２０２１は，差動入力用の第１ＰＭＯＳトラン
ジスタＰ２０２１及び第２ＰＭＯＳトランジスタＰ２０
２２と，カレントミラー形負荷である第１ＮＭＯＳトラ
ンジスタＮ２０２１及び第２ＮＭＯＳトランジスタＮ２
０２２と，第１ＰＭＯＳトランジスタＰ２０２１及び第
２ＰＭＯＳトランジスタＰ２０２２のソース電位制御に
用いる第３ＰＭＯＳトランジスタＰ２０２３とから，構
成された差動増幅回路である。

【０２１１】入力回路Ｃ２０２０において，かかる差動
アンプＣ２０２１の第１ＰＭＯＳトランジスタＰ２０２
１のゲート端子には，第１入力端子２０２１が接続され
ている。また，差動アンプＣ２０２１の第２ＰＭＯＳト
ランジスタＰ２０２２のゲート端子には，第２入力端子
２０２２が接続されている。さらに，差動アンプＣ２０
２１の出力端子２０２４には，ＣＭＯＳインバータ回路
Ｃ２０２２の入力端子が接続されている。また，入力回
路Ｃ２０２０において，ＣＭＯＳインバータ回路のＣ２
０２２の出力端子は，入力回路Ｃ２０２０の第１出力端
子２０２３に接続されている。

【０２１２】さらに，入力回路Ｃ２０２０の出力端子２
０２３は，ＬＳＩの内部回路に接続される。入力回路Ｃ
２０２０を例えば図２２に示す平衡伝送型のインタフェ
ース回路２０に入力回路Ｃ２１に代えて適用する場合に
は，出力端子２０２３は内部回路Ｃ２２の入力端子に接
続される。また，入力回路Ｃ２０２０を例えば図２１に
示す不平衡伝送型のインタフェース回路１０に入力回路
Ｃ１１に代えて適用する場合には，出力端子２０２３は
内部回路Ｃ１２に接続される。

【０２１３】以上説明した入力回路Ｃ２０１０と入力回
路Ｃ２０２０とは，相互に略同一な回路動作によって２
の入力端子の電位差に比例する電気信号を出力するとい
う点で共通する。そこで，入力回路Ｃ２０２０の回路動
作の詳細については，入力回路Ｃ２０１０の動作を参照
することによって説明を省略する。

【０２１４】他方，入力回路Ｃ２０１０と入力回路Ｃ２
０２０とは，適用されている差動アンプの回路構成が異
なるため，十分な出力を得ることができる入力信号の範
囲が相違する。具体的には，入力回路Ｃ２０１０は，第
１ＮＭＯＳトランジスタＮ２０１１及び第２ＮＭＯＳト
ランジスタＮ２０１２で入力信号を受信するため，入力
信号が比較的高電位（電源電圧の中心付近から電源電位
に近い電位）の場合に用いられる。一方，入力回路Ｃ２
０２０は，第１ＰＭＯＳトランジスタＰ２０２１及び第
２ＰＭＯＳトランジスタＰ２０２２で受信するため，入
力信号が比較的低電位（電源電圧の中心付近からＧＮＤ
電位に近い電位）の場合に用いられる。

【０２１５】（入力回路Ｃ２０８０の回路構成）本実施
の形態についての冒頭の説明でも述べたように，図１９
に示す本実施の形態にかかる差動アンプＣ２０８１の構
成は，図２０（ａ）に示す入力回路Ｃ２０１０に適用さ
れた差動アンプＣ２０１１と図２０（ｂ）に示す入力回
路Ｃ２０２０に適用された差動アンプＣ２０２１とを組
み合わせた構成と実質的に同一である。

【０２１６】差動アンプＣ２０８１において，第１組の
差動アンプは，図２０（ａ）に示す入力回路Ｃ２０１０
に適用された差動アンプＣ２０１１と略同一の回路構成
を有している。より詳細には，かかる第１組の差動アン
プは，図１９に示すように，カレントミラー形負荷であ
るＰＭＯＳトランジスタＰ２０８３，Ｐ２０８４と，差
動入力用のＮＭ０Ｓトランジスタ対Ｎ２０８１，Ｎ２０
８２と，ＮＭＯＳトランジスタＮ２０８１，Ｎ２０８２
のソース電位制御のために用いるＮＭＯＳトランジスタ
Ｎ２０８５とから構成されている。

【０２１７】また，差動アンプＣ２０８１を構成する第
２組の差動アンプは，図２０（ｂ）に示す上記入力回路
Ｃ２０２０に適用されている差動アンプＣ２０２１と略
同一の回路構成を有している。より詳細には，かかる第
２組の差動アンプは，図１９に示すように，カレントミ
ラー形負荷であるＮＭＯＳトランジスタＮ２０８３，Ｎ
２０８４と，差動入力用のＰＭＯＳトランジスタ対Ｐ２
０８１，Ｐ２０８２と，ＰＭＯＳトランジスタＰ２０８
１，Ｐ２０８２のソース電位制御のために用いるＰＭＯ
ＳトランジスタＰ２０８５とから構成されている。

【０２１８】差動アンプＣ２０８１において，ＰＭＯＳ
トランジスタＰ２０８１のゲート端子とＮＭＯＳトラン
ジスタＮ２０８１のゲート端子とは，差動アンプＣ２０
８１の一つの入力端子に共通接続されている。また，Ｐ
ＭＯＳトランジスタＰ２０８２のゲート端子とＮＭＯＳ
トランジスタＮ２０８２のゲート端子とは，差動アンプ
Ｃ２０８１の他の入力端子に共通接続されている。さら
に，ＰＭＯＳトランジスタＰ２０８２のドレイン端子と
ＰＭＯＳトランジスタＰ２０８４のドレイン端子とＮＭ
ＯＳトランジスタＮ２０８２のドレイン端子とＮＭＯＳ
トランジスタＮ２０８４のドレイン端子とは，差動アン
プＣ２０８１の出力端子２０８４に共通接続されてい
る。

【０２１９】すなわち，差動アンプＣ２０８１は，第１
組の差動アンプの入力部を形成する相互に対を成すＰＭ
ＯＳトランジスタＰ２０８１，Ｐ２０８２と，第２組の
差動アンプの入力部を形成する相互に対を成すＮＭＯＳ
トランジスタＮ２０８１，Ｎ２０８２とを備えており，
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの両方
で，入力信号を受信できる回路構成になっている。

【０２２０】かかる差動アンプＣ２０８１が適用された
入力回路Ｃ２０８０は，差動アンプＣ２０８１とＣＭＯ
Ｓインバータ回路Ｃ２０８２とから構成されており，入
力端子２０８１及び入力端子２０８２と出力端子２０８
３とを有している。入力回路Ｃ２０８０において，入力
端子２０８１には，差動アンプＣ２０８１の一つの入力
端子が接続されており，入力端子２０８２には，差動ア
ンプＣ２０８１の他の入力端子に接続されている。

【０２２１】さらに，出力端子２０８３には，ＣＭＯＳ
インバータ回路Ｃ２０８２の出力端子が接続されてい
る。さらにまた，かかる出力端子２０８３は，入力回路
Ｃ２０８０外部に配された不図示のＬＳＩの内部回路に
接続されている。また，入力回路Ｃ２０８０において，
差動アンプＣ２０８１とＣＭＯＳインバータ回路Ｃ２０
８２とは，差動アンプＣ２０８１の出力端子２０８４が
ＣＭＯＳインバータ回路Ｃ２０８２の入力端子に接続さ
れることを介して，接続されている。

【０２２２】（入力回路Ｃ２０８０の回路動作）以上の
ように構成された本実施の形態にかかる入力回路Ｃ２０
８０に，入力端子２０８１と入力端子２０８２とのそれ
ぞれから差動入力信号が入力されると，入力回路Ｃ２０
８０は，入力端子２０８１の電位と入力端子２０８２の
電位とを比較して入力信号の論理を識別し，電源電圧に
等しい振幅に増幅された”Ｈ”レベル又は”Ｌ”レベル
の出力信号を，出力端子２０８３から出力する。

【０２２３】かかる動作を行う本実施の形態にかかる入
力回路Ｃ２０８０は，図２０（ａ）に示す入力回路Ｃ２
０１０及び図２０（ｂ）に示す入力回路Ｃ２０２０に比
べて，より広い範囲の差動入力信号を受信可能である。
以下に，入力回路Ｃ２０８０が，広い範囲の差動入力信
号を受信できる原理について説明する。

【０２２４】まず，差動入力信号の電位が電源電位付近
である場合には，入力回路Ｃ２０８０の第２組の差動ア
ンプは受信不能であるが，入力回路Ｃ２０８０の第１組
の差動アンプで受信可能である。また，差動入力信号の
電位が電源電位とＧＮＤ電位の中間である場合には，入
力回路Ｃ２０８０の第１組の差動アンプと第２組の差動
アンプとの両方で受信可能である。さらにまた，差動入
力信号の電位がＧＮＤ付近である場合には，入力回路Ｃ
２０８０の第１組の差動アンプは受信不能であるが，入
力回路Ｃ２０８０の第２組の差動アンプは受信可能であ
る。

【０２２５】この様に，第１組の差動アンプと第２組の
差動アンプとを組み合わせた差動アンプＣ２０８１を適
用することによって，相互に受信不能な電圧範囲をカバ
ーできるので，本実施の形態にかかる入力回路Ｃ２０８
０は，広い範囲の差動入力信号を受信可能になるのであ
る。

【０２２６】ここで，本実施の形態にかかる入力回路Ｃ
２０８０の回路動作のシュミレーション結果について，
図２０に示す入力回路Ｃ２０１０及び入力回路Ｃ２０２
０と比較して，図２５と図２６及び図２７とを参照しな
がら説明する。なお，図２５には，上述のように本実施
の形態にかかる入力回路Ｃ２０８０についてのシュミレ
ートした結果の例を示す。また，図２６には，図２０
（ａ）に示す入力回路Ｃ２０１０についてのシュミレー
トした結果の例を示し，図２７には，図２０（ｂ）に示
す入力回路Ｃ２０２０についてのシュミレートした結果
の例を示す。

【０２２７】より詳細には，図２６には，図２０（ａ）
に示す入力端子２０１１，２０１２の入力信号波形と，
差動アンプＣ２０１１の出力端子２０１４，出力端子２
０１３の出力信号波形を示している。図２６におけるシ
ミュレーション条件は，電源電圧Ｖｄｄが３．３Ｖであ
り，０．１Ｖの振幅を持つ１５６ＭＨｚの差動入力信号
を入力端子２０１１，２０１２に入力するというもので
ある。差動入力信号の中心電位Ｖｉｃｍを３．２５Ｖ，
２．４Ｖ，１．６Ｖ，０．８Ｖ，０．０５Ｖと変化させ
たシミュレーション波形を，それぞれ図２６（１），
（２），（３），（４），（５）に示している。

【０２２８】図２６によれば，出力端子２０１３の出力
信号波形に着目すると，Ｖｉｃｍ＝３．２５Ｖ，２．４
Ｖ，１．６Ｖの場合はかろうじて動作しているが，Ｖｉ
ｃｍ＝０．８Ｖの場合はもはや動作不良と言える状態
で，Ｖｉｃｍ＝０．０５Ｖの場合は動作していない。こ
れは，Ｖｉｃｍ＝０．２Ｖ，０．０５Ｖの場合は，差動
アンプＣ２０１１の出力端子２０１４は，次段のインバ
ータ回路Ｃ２０１２を駆動するのに十分な信号を出力で
きていないためである。結果として，入力回路Ｃ２０１
０は，入力差動信号の電位がＧＮＤ電位付近の場合は動
作できないことが確認できる。

【０２２９】図２７には，図２０（ｂ）に示す入力端子
２０２１，２０２２の入力信号波形と，差動アンプＣ２
０２１の出力端子２０２４，出力端子２０２３の出力信
号波形を示している。図２７におけるシュミレーション
条件は，電源電圧Ｖｄｄが３．３Ｖであり，０．１Ｖの
振幅を持つ１５６ＭＨｚの差動入力信号を入力端子２０
２１，２０２２に入力するというものである。差動入力
信号の中心電位Ｖｉｃｍを３．２５Ｖ，２．４Ｖ，１．
６Ｖ，０．８Ｖ，０．０５Ｖと変化させたシミュレーシ
ョン波形を，それぞれ図２７（１），（２），（３），
（４），（５）に示している。

【０２３０】図２７によれば，出力端子２３の出力信号
波形に着目すると，Ｖｉｃｍ＝０．０５Ｖ，０．８Ｖ，
１．６Ｖの場合はかろうじて動作しているが，Ｖｉｃｍ
＝２．４Ｖ，３．２５Ｖの場合は，差動アンプＣ２０２
１の出力端子２０２４は，次段のインバータ回路Ｃ２０
２２を駆動するのに十分な信号を出力できていない。結
果として，図２０（ｂ）に示す入力回路Ｃ２０２０は，
入力差動信号の電位が電源電位Ｖｄｄ付近では動作でき
ないことが確認できる。

【０２３１】図２５には，本実施の形態にかかる入力回
路Ｃ２０８０の回路動作をシミュレートした結果の例と
して，入力端子２０８１，２０８２の入力信号波形と，
差動アンプＣ２０８１の出力端子２０８４，出力端子２
０８３の出力信号波形を示している。図２５におけるシ
ュミレーション条件は，電源電圧Ｖｄｄが３．３Ｖであ
り，０．１Ｖの振幅を持つ１５６ＭＨｚの差動入力信号
を入力端子２０８１，２０８２に入力するというもので
ある。差動入力信号の中心電位Ｖｉｃｍを３．２５Ｖ，
２．４Ｖ，１．６Ｖ，０．８Ｖ，０．０５Ｖと変化させ
たシミュレーション波形を，それぞれ図２５（１），
（２），（３），（４），（５）に示している。

【０２３２】図２５によれば，出力端子２０８３の出力
信号波形に着目すると，Ｖｉｃｍ＝３．２５Ｖ，２．４
Ｖ，１．６Ｖ，０．８Ｖ，０．０５Ｖどの場合でも，動
作していることが確認できる。これは，Ｖｉｃｍ＝３．
２５Ｖ，２．４Ｖ，１．６Ｖ，０．８Ｖ，０．０５Ｖど
の場合でも差動アンプＣ２０８１の出力端子２０８４
は，次段のインバータ回路Ｃ２０８２を駆動するのに十
分な信号を出力できるためである。結果として，図１９
に示す本実施の形態にかかる入力回路Ｃ２０８０は，入
力回路に比べて，広い範囲の差動入力信号を受信できる
ことが確認できる。

【０２３３】（本実施の形態の効果）以上説明した様
に，本実施の形態においては，ＰＭＯＳトランジスタ，
ＮＭＯＳトランジスタ両方で入力信号を受信できる差動
アンプの回路構成にすることで，広い範囲の差動入力信
号を受信できる入力回路を実現している。これによる効
果を以下に述べる。

【０２３４】（第１の効果）まず，第１の効果は，入力
回路はＬＶＤＳの仕様を満足することができない，ある
いは非常に困難であるが，本実施の形態にかかる入力回
路はＬＶＤＳの仕様を満足することができるということ
である。

【０２３５】（第２の効果）また，図２０（ａ）又は図
２０（ｂ）に示す入力回路は，単独では広い範囲の差動
入力信号を受信することができないので，一つの入力回
路で入力信号の電位の仕様が異なる様々なインタフェー
スに対応することは難しい。仕様に応じて入力回路を設
計し直す必要が生じる場合もあり非経済的である。一
方，本実施の形態にかかる入力回路は広い範囲の差動入
力信号を受信することができるので，一つの入力回路で
仕様が異なる様々なインタフェースに対応できる。これ
が，第２の効果である。

【０２３６】（第３の効果）また，ＬＳＩを組み込んだ
回路においては、実際にプリント基板上にＬＳＩを実装
して使用する際に，ＬＳＩ間に大きな電位差が存在する
場合がある。さらに，ＬＳＩ自身の動作により電源，Ｇ
ＮＤの電位が大きく変動することがある。したがって，
図２０（ａ）又は図２０（ｂ）に示す入力回路では，デ
ューティ（ｄｕｔｙ）比が劣化する等，回路の特性劣化
が起こりやすく，最悪の場合誤動作を引き起こす可能性
もあった（電源，ＧＮＤの電位が変動することは，差動
入力信号の中心電位が変動することになるためであ
る。）。

【０２３７】一方，本実施の形態にかかる入力回路は，
電源，ＧＮＤの電位の変動に強く，より大きく電源，Ｇ
ＮＤの電位が変動しても正常に動作することができる。
したがって，本実施の形態にかかる入力回路は，ＬＳＩ
間に大きな電位差が存在したり，或いは，ＬＳＩ自身の
動作により電源，ＧＮＤの電位が大きく変動したりした
場合でも，正常に動作する。これが，第３の効果であ
る。

【０２３８】（本実施の形態の課題）本実施の形態にか
かる入力回路は，電源電位ＶｄｄからＧＮＤ電位までの
広い範囲の入力差動信号を受信できる。しかし，図２５
に示す出力端子８４のシュミレーション波形を観ると，
Ｖｉｃｍ＝２．４Ｖ，１．６Ｖ，０．８Ｖの場合は，次
段のＣＭＯＳインバータ回路を駆動するのに十分な振幅
の信号を出力しているが，Ｖｉｃｍ＝３．２５Ｖ，０．
０５Ｖの場合はかろうじて駆動できている程度の振幅で
あり，性能的に余裕が無い状態である。したがって，プ
ロセス変動，電源変動，ＧＮＤ変動等の影響を完全に回
避して，差動アンプが次段のＣＭＯＳインバータを十分
駆動させるためには，差動アンプＣ８１の増幅性能のよ
り一層の向上が望まれる。

【０２３９】（第１３の実施の形態）次に，第１３の実
施の形態について，図２８を参照しながら説明する。な
お，図２８は，本実施の形態にかかる入力回路Ｃ２１２
０の概略的な回路図である。図２８に示すように，本実
施の形態にかかる入力回路Ｃ１２０は，１段目の差動ア
ンプＣ２１２１の次段に２段目の差動アンプＣ２１２２
を設けている点が，図１９に示す上記第１の実施の形態
にかかる入力回路Ｃ２０８０と大きく相違する。さら
に，本実施の形態にかかる入力回路Ｃ２１２０は，１段
目の差動アンプＣ２１２１の回路構成も，上記第１の実
施の形態にかかる入力回路Ｃ２０８０の差動アンプＣ２
０８１と相違する。

【０２４０】本実施の形態にかかる入力回路Ｃ２１２０
において，１段目の差動アンプＣ２１２１は差動出力端
子２１２５，２１２６を有している。１段目の差動アン
プＣ２１２１は，図１９に示す差動アンプＣ２０８１を
２つ組み合わせたものと略同一の回路構成，即ち４組の
差動アンプから構成される。

【０２４１】１段目の差動アンプＣ２１２１は，ＰＭＯ
ＳトランジスタＰ２１２１，Ｐ２１２２，Ｐ２１２３，
Ｐ２１２４，Ｐ２１２５，ＮＭＯＳトランジスタＮ２１
２１，Ｎ２１２２，Ｎ２１２３，Ｎ２１２４，Ｎ２１２
５で構成される回路部（第１組及びに第２組の差動アン
プ部）は，図１９に示す差動アンプＣ２０８１と略同一
の回路構成である。

【０２４２】本実施の形態にかかる入力回路Ｃ２１２０
は，かかる第１組及び第２組の差動アンプ部に，更に第
３組及び第４組の差動アンプ部を追加した構成になって
いる。かかる第３組の差動アンプ部は，カレントミラー
形負荷であるＰＭＯＳトランジスタＰ２１２８，Ｐ２１
２９と，差動入力用のＮＭＯＳトランジスタ対Ｎ２１２
６，Ｎ２１２７と，ＮＭＯＳトランジスタＮ２１２６，
Ｎ２１２７のソース電位制御のために用いるＮＭＯＳト
ランジスタＮ２１２５とから構成されている。

【０２４３】また，第４組の差動アンプ部は，カレント
ミラー形負荷であるＮＭＯＳトランジスタＮ１２８，Ｎ
１２９と，差動入力用のＰＭＯＳトランジスタ対Ｐ１２
６，Ｐ１２７と，ＰＭＯＳトランジスタＰ１２６，Ｐ１
２７のソース電位制御のために用いるＰＭＯＳトランジ
スタＰ１２５とから構成されている。

【０２４４】１段目の差動アンプＣ２１２１は，第１又
は第２の入力端子に相当する２つの入力端子を持ち，そ
の一つの入力端子には，ＰＭＯＳトランジスタＰ２１２
１，Ｐ２１２６，ＮＭＯＳトランジスタＮ２１２１，Ｎ
２１２６のゲート電極が共通接続されている。また，１
段目の差動アンプＣ２１２１の他の入力端子には，ＰＭ
ＯＳトランジスタＰ２１２２，Ｐ２１２７，ＮＭＯＳト
ランジスタＮ２１２２，Ｎ２１２７のゲート電極が共通
接続されている。１段目の差動アンプＣ２１２１の第１
の入力端子と第２の入力端子とはそれぞれ入力回路Ｃ２
１２０の入力端子２１２１，２１２２に共通接続されて
いる。

【０２４５】そして，ＰＭＯＳトランジスタＰ２１２２
のドレイン端子とＰＭＯＳトランジスタＰ２１２４のド
レイン端子とＮＭＯＳトランジスタＮ２１２２のドレイ
ン端子とＮＭＯＳトランジスタＮ２１２４のドレイン端
子とが，１段目の差動アンプＣ２１２１の出力端子２１
２６に共通接続されている。また，ＰＭＯＳトランジス
タＰ２１２６のドレイン端子とＰＭＯＳトランジスタＰ
２１２８のドレイン端子とＮＭＯＳトランジスタＮ２１
２６のドレイン端子とＮＭＯＳトランジスタＮ２１２８
のドレイン端子とが，共通出力端子に相当する１段目の
差動アンプＣ２１２１の出力端子２１２５に接続されて
いる。

【０２４６】１段目の差動アンプＣ２１２１の出力端子
２１２５，２１２６は，２段目の差動アンプＣ２１２２
の入力端子に接続されている。２段目の差動アンプＣ２
１２２の出力端子２１２４は，ＣＭＯＳインバータ回路
Ｃ２１２３の入力端子に接続されている。さらに，ＣＭ
ＯＳインバータ回路Ｃ２１２３の出力端子は，入力回路
Ｃ２１２０の出力端子２１２３に接続されている。ここ
で，２段目の差動アンプＣ２１２２は，図２１に示す従
来の差動アンプＣ２０１１と略同一の回路構成を有する
が，これは２段目の差動アンプＣ２１２２の回路構成の
一例であり，例えば，図２０（ｂ），図１９に示す差動
アンプＣ２０２１，Ｃ２０８１等と略同一の回路構成を
採用することが可能であることは言うまでもない。

【０２４７】以上のように構成された入力回路Ｃ２１２
０において，入力端子２１２１，２１２２に差動入力信
号が入力されると，１段目の差動アンプＣ２１２１では
入力端子２１２１と入力端子２１２２との電位が比較さ
れて，その比較結果に基づいた論理値の差動信号が，出
力端子２１２４と出力端子２１２５に出力される。ここ
で，出力端子２１２４と出力端子２１２５には，図２５
に示す出力端子２０８４のシミュレーション波形と同様
に，電源電圧よりは小さい振幅の差動信号が出力される
ことになる。

【０２４８】出力端子２１２４と出力端子２１２５との
差動信号は，上記第１２の実施の形態の課題で述べたよ
うに，ＣＭＯＳインバータ回路を駆動するにはぎりぎり
の振幅であるが，２段目の差動アンプを駆動するには十
分な差動振幅をもっている。しかも出力端子２１２４と
出力端子２１２５の差動信号の中心電位は，例えば，電
源電位ＶｄｄからＧＮＤ電位までの広い範囲にばらつく
ことは無く，ある程度狭い範囲にしかばらつかないの
で，２段目の差動アンプＣ２１２２は楽々と受信でき
る。

【０２４９】出力端子２１２４と出力端子２１２５の差
動信号は２段目の差動アンプＣ２１２２で更に増幅され
て出力端子２１２４に出力される。出力端子２１２４の
信号はＣＭＯＳインバータ回路Ｃ２１２３を駆動するの
に十分な振幅に増幅されているので，上記第１２の実施
の形態にかかる入力回路の課題は解決される。最後にＣ
ＭＯＳインバータ回路Ｃ２１２３で”Ｈ”レベル＝Ｖｄ
ｄ，”Ｌ”レベル＝０Ｖの信号に増幅され，出力端子２
１２３から，入力回路Ｃ２１２０外部に出力される。

【０２５０】以上説明した本実施の形態においても，上
記第１２の実施の形態における第１〜第３の効果を，同
様に得ることができる。加えて，本実施の形態によれ
ば，上記第１２の実施の形態の入力回路で残された課題
をも解決できる。したがって，本実施の形態によれば，
第１２の実施の形態の入力回路に比べて，プロセス変
動，電源変動，ＧＮＤ変動等の影響に強い提供すること
ができる。すなわち，本実施の形態にかかる入力回路
は，プロセス変動，電源変動，ＧＮＤ変動が大きくても
正常に動作する。

【０２５１】（本実施の形態の課題）本実施の形態にか
かる入力回路Ｃ２１２０において，ＣＭＯＳインバータ
回路Ｃ２１２３は，例えば配線や内部回路等，入力回路
Ｃ２１２０外部のＬＳＩ要素の負荷を駆動するのだが，
その駆動力は小さく，必ずしも十分であるとは言えな
い。この理由は，通常，差動アンプＣ２１２２のＣＭＯ
Ｓインバータ回路Ｃ２１２３を駆動する能力が一般のバ
ッファに比べれば小さく，出力端子２１２４の寄生負荷
容量をできるだけ小さくする必要があり，ＣＭＯＳイン
バータ回路Ｃ２１２３のトランジスタのサイズを大きく
できないためである。（トランジスタのサイズが小さい
ので駆動力が小さい。）

【０２５２】すなわち，本実施の形態にかかる入力回路
Ｃ２１２０においては，出力端子２１２３の負荷駆動能
力を，より大きくすることが望まれる。かかる課題は，
本実施の形態のみならず，上記第１２の実施の形態にも
共通の課題である。

【０２５３】（第１４の実施の形態）次に，第１４の実
施の形態について，図２９を参照しながら説明する。な
お，図２９は，本実施の形態にかかる入力回路Ｃ２１３
０の概略的な構成図である。図２９に示すように，本実
施の形態にかかる入力回路Ｃ２１３０は，図２８に示す
上記第１３の実施の形態にかかる入力回路Ｃ２１２０
に，更に，４段目のＣＭＯＳインバータ回路Ｃ２１３４
を設けた構成を有している。

【０２５４】入力回路Ｃ２１３０において，４段目のＣ
ＭＯＳインバータ回路Ｃ２１３４は，３段目のＣＭＯＳ
インバータ回路Ｃ２１３３の次段に設けられている。か
かるＣＭＯＳインバータ回路Ｃ２１３４は，３段目のＣ
ＭＯＳインバータ回路Ｃ２１３３よりもトランジスタの
サイズが大きく駆動力が大きいＣＭＯＳインバータ回路
である。

【０２５５】また，１段目の差動アンプの出力端子２１
３４，２１３５と２段目の差動アンプＣ２１３２の第１
及び第２の入力端子との接続が逆になっているが，これ
は信号論理の都合上この様な回路構成しただけのことで
あり，本実施の形態の本質に関わることではない。（つ
まり，１段目の差動アンプの出力端子２１３４，２１３
５と２段目の差動アンプＣ２１３２の入力端子との接続
が実施の形態２と同じであっても，実施の形態３の効果
は得られる。）

【０２５６】１段目の差動アンプＣ２１３１，２段目の
差動アンプＣ２１３２，３段目のＣＭＯＳインバータ回
路Ｃ２１３３の回路動作は，図２８に示す上記第１３の
実施の形態と略同一である。ただし，１段目の差動アン
プＣ２１３１の出力端子２１３５出力端子２１３６と２
段目の差動アンプＣ２１３２の入力端子との接続が，図
２８に示す上記第１３の実施の形態にかかる入力回路Ｃ
２１２０の場合とは逆になっているため，出力端子２１
３４の信号の論理は入力回路Ｃ２１２０の場合と逆にな
る。

【０２５７】出力端子２１３７から出力される信号は４
段目のＣＭＯＳインバータ回路Ｃ２１３４を駆動させ，
４段目のＣＭＯＳインバータ回路Ｃ２１３４が出力端子
２１３３に接続される不図示のＬＳＩ内部回路を駆動す
る。３段目のＣＭＯＳインバータ回路Ｃ２１３３から４
段目のＣＭＯＳインバータ回路Ｃ２１３４に段階的にト
ランジスタのサイズを大きくして，駆動力を大きくする
ことで，最終的に大きな駆動力を得ることができる。

【０２５８】以上説明した本実施の形態によれば，ま
ず，上記第１３の実施の形態にかかる入力回路Ｃ２１２
０の有する課題を解決することができる。なお，第１３
の実施の形態の入力回路Ｃ２１２０の有する課題の解決
手段としては，入力回路Ｃ２１２０の出力端子２１２３
に駆動力の大きいバッファ回路を外部で接続する構成も
ある。しかし，第１４の実施の形態にかかる入力回路内
部にインバータ回路を設ける構成の方が，回路面積を遥
かに小さくすることができるという利点がある。また，
本実施の形態を第１２の実施の形態に適用にしても上記
第１及び第２の効果を得ることができる。また，第１２
の実施の形態で挙げた効果は，本実施の形態でも得られ
る。

【０２５９】本実施の形態の入力回路Ｃ２１３０は，１
段目の差動アンプＣ２１３１，２段目の差動アンプＣ２
１３２にＤＣ電流が流れており，信号を受信していない
時（＝入力回路が働いていない時）にもこれらのＤＣ電
流で無駄な電力を消費してしまう。しかも，このＤＣ電
流により消費される電力は，入力回路全体の消費電力に
対して，大きな比率を占める。

【０２６０】（第１５の実施の形態）次に，第１５の実
施の形態について，図３０及び図３１を参照しながら説
明する。なお，図３０は，本実施の形態にかかる入力回
路Ｃ２１４０の概略的な回路構成図である。また，図３
１（ａ）は，ＰＤ（ＰｏｗｅｒＤｏｗｎ）制御回路Ｃ
２１４５として入力回路Ｃ２１４０に適用可能な制御回
路Ｃ２１５０の概略的な回路図であり，図３１（ｂ）
は，制御回路Ｃ２１５０の動作についての真理値表図で
ある。

【０２６１】図３０に示すように，本実施の形態にかか
る入力回路Ｃ２１４０は，図２９に示す上記第１４の実
施の形態にかかる入力回路Ｃ２１３０に，更に，ＰＤ制
御回路Ｃ２１４５を備えた構成を有している。入力回路
Ｃ２１４０において，ＰＤ制御回路Ｃ２１４５は，入力
端子２１４８と第１の出力端子２１４９と第２の出力端
子２１４１０と第３の出力端子２１４１１とを有してい
る。

【０２６２】かかるＰＤ制御回路Ｃ２１４５の入力端子
２１４８は，入力回路Ｃ２１４０が適用される集積回路
の内部回路（不図示）に接続される。また，第１の出力
端子２１４９は，１段目の差動増幅回路Ｃ２１４１に適
用されたＰＭＯＳトランジスタＰ２１４５のゲート端子
に接続されている。さらに，第２の出力端子２１４１０
は，ＮＭＯＳトランジスタＮ２１４５のゲート電極に接
続されている。さらにまた，第３の出力端子２１４１１
は，２段目の差動増幅回路Ｃ２１４２に適用されたＮＭ
ＯＳトランジスタＮ２１４１０のゲート電極に接続され
ている。なお，ＰＤ制御回路Ｃ２１４５の具体的な構成
例については，後に説明する。

【０２６３】１段目の差動アンプＣ２１４１，２段目の
差動アンプＣ２１４２，３段目のＣＭＯＳインバータ回
路Ｃ２１４３，及び４段目のＣＭＯＳインバータ回路Ｃ
２１４４の回路動作は上記第１４の実施の形態と略同一
である。したがって，ここでは，その詳細な説明は省略
し，本実施の形態にかかるＰＤ制御回路Ｃ２１４５の回
路動作について詳細に説明する。

【０２６４】ＰＤ制御回路Ｃ２１４５の入力端子２１４
８に，不図示の内部回路からＰＤ制御信号が入力される
と，かかるＰＤ制御信号の論理に基づき，第１の出力端
子２１４９と第２の出力端子２１４１０と第３の出力端
子２１４１１とから，”Ｈ”レベル又は”Ｌ”レベルの
信号が出力されて，ＰＭＯＳトランジスタＰ２１４５，
ＮＭＯＳトランジスタＮ２１４５，及びＮＭＯＳトラン
ジスタＮ２１４１０のオン，オフが制御される。

【０２６５】ＰＤ制御回路Ｃ２１４５として，例えば，
図３１（ａ）に示すＰＤ制御回路Ｃ２１５０を使用する
ことができる。ＰＤ制御回路Ｃ２１５０は，入力端子２
１５１と第１，第２，第３の出力端子２１５２，２１５
３，２１５４を持ち，それぞれ，図３０に示すＰＤ制御
回路Ｃ２１４５の入力端子２１４６と第１，第２，第３
の出力端子２１４９，２１４１０，２１４１１に対応す
る。また，図３１（ｂ）にはＰＤ制御回路Ｃ２１５０の
真理値表も示している。入力端子２１５１に”Ｌ”レベ
ル＝０Ｖが入力されると，第１の出力端子２１５２に
は”Ｌ”レベル＝０Ｖが出力され，第２の出力端子２１
５３と第３の出力端子２１５４には”Ｈ”レベル＝Ｖｄ
ｄ（電源の電位）が出力される。一方，入力端子２１５
１に”Ｈ”レベル＝Ｖｄｄが入力されると，第１の出力
端子２１５２には”Ｈ”レベル＝Ｖｄｄが出力され，第
２の出力端子２１５３と第３の出力端子２１５４には”
Ｌ”レベル＝０Ｖが出力される。

【０２６６】次に，入力回路Ｃ２１４０の回路動作を具
体的に説明する。入力回路Ｃ２１４０外部の内部回路か
らＰＤ制御回路Ｃ２１４５の入力端子２１４８に”Ｌ”
レベル（例えば約０Ｖ）が入力されると，ＰＤ制御回路
Ｃ２１４５の第１の出力端子２１４９には，”Ｌ”レベ
ル＝０Ｖの信号が出力される。また，ほぼ同時に，第２
の出力端子２１４１０と第３の出力端子２１４１１とに
は”Ｈ”レベル（例えば電源電位Ｖｄｄ）が出力され
る。

【０２６７】したがって，ＰＭＯＳトランジスタＰ２１
４５，ＮＭＯＳトランジスタＮ２１４５，及びＮＭＯＳ
トランジスタＮ２１４１０は，いずれもオン状態とな
り，１段目の差動アンプＣ２１４１と２段目の差動アン
プＣ２１４２とは，通常の動作状態になる。結果とし
て，入力回路Ｃ２１４０は，通常の動作状態（＝入力信
号を受信できる状態）になる。

【０２６８】一方，内部回路から入力端子２１４８に”
Ｈ”レベル（例えば電源電位Ｖｄｄ）が入力されると，
第１の出力端子２１４９には”Ｈ”レベル（例えば電源
電位Ｖｄｄ）の信号が出力される。また，第２の出力端
子２１４１０と第３の出力端子２１４１１とには，”
Ｌ”レベル（例えば約０Ｖ）が出力される。したがっ
て，ＰＭＯＳトランジスタＰ２１４５とＮＭＯＳトラン
ジスタＮ２１４５とＮＭＯＳトランジスタＮ１４１０と
はいずれもオフ状態となり，１段目の差動アンプＣ２１
４１と２段目の差動アンプＣ２１４２とに，ＤＣ電流は
流れず，非動作状態（＝信号を受信できない状態）が実
現される。

【０２６９】なお，ＰＤ制御回路Ｃ２１４５はＰＭＯＳ
トランジスタＰ２１４５とＮＭＯＳトランジスタＮ２１
４５とＮＭＯＳトランジスタＮ２１４１０それぞれのゲ
ート電極の電位を制御できれば良いので，図３１（ａ）
に示すＰＤ制御回路Ｃ２１５０以外の回路構成も可能で
ある。

【０２７０】以上説明した本実施の形態においては，入
力回路Ｃ２１４０が入力信号を受信する必要が無い時に
は，ＰＤ制御信号により１段目の差動アンプＣ２１４１
と２段目の差動アンプＣ２１４２のＤＣ電流を流さない
状態（この状態をＰＤ状態と呼ぶ）にすることができ
る。したがって，上記第１４の実施の形態の入力回路Ｃ
２１４０が残した課題を解決することができる。

【０２７１】また，ＰＤ制御回路Ｃ２１４５は，例え
ば，図３１（ａ）に示すＰＤ制御回路Ｃ２１５０のよう
な単純な回路で構成することができるため，入力回路Ｃ
２１４０の面積の増加はわずかですむ。なお，本実施の
形態を上記第１２の実施の形態や上記第１３の実施の形
態に適用にしても上記の第１及び第２の効果を得ること
ができる。また，第１２の実施の形態，第１３の実施の
形態，第１４の実施の形態で挙げた効果は，本実施の形
態でも得られる。

【０２７２】なお，本実施の形態にかかる入力回路Ｃ２
１４０は，ＰＤ状態時には出力端子２１４３の出力信号
の論理が不確定である。これは，２段目の差動アンプＣ
２１４２の出力端子２１４４の電位が不確定なためであ
る。したがって，内部回路の設計に余計な対策を生じさ
せる可能性が残される。

【０２７３】（第１６の実施の形態）次に，第１６の実
施の形態について，図３２及び図３３を参照しながら説
明する。なお，図３２は，本実施の形態にかかる入力回
路Ｃ２１６０の概略的な回路図である。また，図３３
（ａ）は，ＰＤ制御回路Ｃ２１６５として入力回路Ｃ２
１６０に適用可能な制御回路Ｃ２１７０の概略的な回路
図であり，図３３（ｂ）は，制御回路Ｃ２１７０の動作
についての真理値表図である。

【０２７４】本実施の形態にかかる入力回路Ｃ２１６０
は，図３０に示す上記第１５の実施の形態にかかる入力
回路Ｃ２１４０に，更に，ＰＭＯＳトランジスタＰ２１
６１０を備えた構成を有している。また，ＰＤ制御回路
Ｃ２１６５は，第４の出力端子２１６１２を持つ。

【０２７５】本実施の形態の特徴にかかるＰＭＯＳトラ
ンジスタＰ２１６１０は，そのドレイン端子が３段目の
ＣＭＯＳインバータ回路Ｃ２１６３の出力端子２１６７
に接続されており，そのソース端子が電源電位Ｖｄｄに
接続されている。さらに，かかるＰＭＯＳトランジスタ
Ｐ２１６１０のゲート端子は，ＰＤ制御回路Ｃ２１６５
の第４の出力端子２１６１２に接続されている。なお，
ＰＤ制御回路Ｃ２１６５の具体的な回路構成例について
は後に説明する。

【０２７６】以上のように構成された入力回路Ｃ２１６
０において，１段目の差動アンプＣ２１６１と２段目の
差動アンプＣ２１６２と３段目のＣＭＯＳインバータ回
路Ｃ２１６３と４段目のＣＭＯＳインバータ回路Ｃ２１
６４との回路動作は，上記第１５の実施の形態にかかる
入力回路Ｃ２１４０の対応する構成要素とそれぞれ略同
一である。したがって，その詳細な説明は省略して，以
下においてはＰＤ制御回路Ｃ２１６５とＰＭＯＳトラン
ジスタＰ２１６１０との回路動作について詳細に説明す
る。

【０２７７】入力回路Ｃ２１６０において，ＰＤ制御回
路Ｃ２１６５の入力端子２１６８に，不図示の内部回路
からＰＤ制御信号が入力されると，かかるＰＤ制御信号
の論理に基づき，第１の出力端子２１６９，第２の出力
端子２１６１０，第３の出力端子２１６１１，及び第４
の出力端子２１６１２から”Ｈ”レベル又は”Ｌ”レベ
ルの信号が出力される。結果として，ＰＭＯＳトランジ
スタＰ２１６５，ＮＭＯＳトランジスタＮ２１６５，Ｎ
ＭＯＳトランジスタＮ２１６１０，及びＰＭＯＳトラン
ジスタＰ２１６１０のオン，オフが制御される。

【０２７８】本実施の形態において，例えば，ＰＤ制御
回路Ｃ２１６５には，例えば，図３３（ａ）に示すＰＤ
制御回路Ｃ２１７０を適用することができる。ＰＤ制御
回路Ｃ２１７０は，入力端子２１７１と第１の出力端子
２１７２，第２の出力端子２１７３，第３の出力端子２
１７４，及び第４の出力端子２１７５を有している。こ
れらは，図３２に示すＰＤ制御回路Ｃ２１６５の入力端
子２１６８と，第１，第２，第３，第４の出力端子２１
６９，２１６１０，２１６１１，２１６１２とに，それ
ぞれが対応する。

【０２７９】図３３（ｂ）には，かかるＰＤ制御回路Ｃ
２１７０の真理値表を示す。入力端子２１７１に”Ｌ”
レベル（例えば約０Ｖ）が入力されると，第１の出力端
子２１７２には”Ｌ”レベル（例えば約０Ｖ）が出力さ
れる。また，ほぼ同時に，第２の出力端子２１７３と第
３の出力端子２１７４と第４の出力端子２１７５とに
は”Ｈ”レベル（例えば電源電位Ｖｄｄ）が出力され
る。

【０２８０】一方，入力端子２１７１に”Ｈ”レベル
（例えば約Ｖｄｄ）が入力されると，第１の出力端子２
１７２には”Ｈ”レベル（例えば約Ｖｄｄ）が出力され
る。又，ほぼ同時に，第２の出力端子２１７３と第３の
出力端子２１７４と第４の出力端子２１７５とには”
Ｌ”レベル（例えば約０Ｖ）が出力される。

【０２８１】次に，入力回路Ｃ２１６０の回路動作を具
体的に説明する。入力回路Ｃ２１６０外部の内部回路
（不図示）からＰＤ制御回路Ｃ２１６５の入力端子２１
６８に”Ｌ”レベル（例えば約０Ｖ）が入力された場合
を想定する。かかる場合，第１の出力端子２１６９に
は”Ｌ”レベル（例えば約０Ｖ）の信号が出力されて，
第２の出力端子２１６１０と第３の出力端子２１６１１
と第４の出力端子２１６１２とには”Ｈ”レベル（例え
ば電源電位Ｖｄｄ）が出力される。

【０２８２】したがって，ＰＭＯＳトランジスタＰ２１
６５，ＮＭＯＳトランジスタＮ２１６５，及び，ＮＭＯ
ＳトランジスタＮ２１６１０はいずれもオン状態とな
り，１段目の差動アンプＣ２１６１と２段目の差動アン
プＣ２１６２は通常の動作状態にあり，ＰＭＯＳトラン
ジスタＰ２１６１０はオフ状態なので出力端子２１６７
の電位に影響を与えない。結果として，入力回路Ｃ２１
６０は，通常の動作状態となる。

【０２８３】一方，内部回路から入力端子２１６８に”
Ｈ”レベル（例えば電源電位Ｖｄｄ）が入力されると，
第１の出力端子２１６９には”Ｈ”レベル（例えば電源
電位Ｖｄｄ）の信号が出力される。また，ほぼ同時に，
第２の出力端子２１６１０と第３の出力端子２１６１１
と第４の出力端子２１６１２とには”Ｌ”レベル（例え
ば約０Ｖ）が出力される。

【０２８４】したがって，ＰＭＯＳトランジスタＰ２１
６５，ＮＭＯＳトランジスタＮ２１６５，及び，ＮＭＯ
ＳトランジスタＮ２１６１０はオフ状態となり，１段目
の差動アンプＣ２１６１と２段目の差動アンプＣ２１６
２のＤＣ電流は流れず，非動作状態になる。また，ＰＭ
ＯＳトランジスタＰ２１６１０はオン状態になり，出力
端子２１６７は”Ｈ”レベル（例えば電源電位Ｖｄｄ）
に固定され，出力端子２１６３は”Ｌ”レベル（例えば
約０Ｖ）に固定される。入力回路Ｃ２１６０は非動作状
態である。

【０２８５】なお，ＰＤ制御回路Ｃ２１６５はＰＭＯＳ
トランジスタＰ２１６５とＮＭＯＳトランジスタＮ２１
６５とＮＭＯＳトランジスタＮ２１６１０とＰＭＯＳト
ランジスタＰ２１６１０のゲート電極の電位を制御でき
れば良いので，その回路構成は図３３（ａ）以外の回路
構成も可能である。

【０２８６】以上説明したように本実施の形態によれ
ば，非動作時の入力回路において，出力端子の論理を固
定することができるため，上記第１５の実施の形態にか
かる入力回路の残した課題を解決できる。さらに，本実
施の形態にかかる入力回路Ｃ２１６０において，ＰＤ制
御回路Ｃ２１６５は単純な回路で構成とすることが可能
であり，また，入力回路中にはＰＭＯＳトランジスタを
１個追加するだけなので，面積の増加はわずかですむ。
さらにまた，第１２の実施の形態，第１３の実施の形
態，第１４の実施の形態，第１５の実施の形態で挙げた
効果は，本実施の形態でも，引き続き得られる。

【０２８７】なお，本実施の形態の入力回路Ｃ２１６０
は，ＰＤ状態時にはＰＭＯＳトランジスタＰ２１６１０
と３段目のＣＭＯＳインバータ回路Ｃ２１６３にＤＣ電
流が流れてしまうことがある。これは，２段目の差動ア
ンプＣ２１６２の出力端子２１６４の電位が不確定なた
め，ＣＭＯＳインバータ回路Ｃ２１６３のＮＭＯＳトラ
ンジスタＮ２１６１１がオン状態になることもあるため
である。したがって，完全にＤＣ電流が流れない状態に
したくてもできないことがあり，無駄な電力を消費して
しまうこともある。

【０２８８】（第１７の実施の形態）次に，第１７の実
施の形態について，図３４〜図３６を参照しながら説明
する。なお，図３４は，本実施の形態にかかる入力回路
Ｃ２１８０の概略的な回路図であり，図３５は，本実施
の形態にかかる他の入力回路Ｃ２２００の概略的な回路
図である。図３６（ａ）は，入力回路Ｃ２２００にＰＤ
制御回路Ｃ２２０５として適用可能なＰＤ制御回路Ｃ２
２１０の概略的な回路図であり，図３６（ｂ）は，ＰＤ
制御回路Ｃ２２０５の真理値表図である。

【０２８９】図３４に示すように，本実施の形態にかか
る入力回路Ｃ２１８０は，実質的に，図３２に示す第１
６の実施の形態にかかる入力回路Ｃ２１６０において，
３段目のＣＭＯＳインバータ回路Ｃ２１６３の代わりに
ＣＭＯＳインバータ回路Ｃ２１８３を適用した構成を有
している。

【０２９０】かかる３段目のＣＭＯＳインバータ回路Ｃ
２１８３のプルダウン側はＮＭＯＳトランジスタＮ２１
８１１とＮＭＯＳトランジスタＮ２１８１２とが直列に
接続されている。ＮＭＯＳトランジスタＮ２１８１１の
ドレイン端子は３段目のＣＭＯＳインバータ回路Ｃ２１
８３の出力端子２１８７に接続されている。また，ゲー
ト端子は２段目の差動アンプＣ２１８２の出力端子２１
８４に接続されている。さらに，ソース端子はＮＭＯＳ
トランジスタＮ２１８１２のドレイン端子に接続されて
いる。ＮＭＯＳトランジスタＮ２１８１２のゲート端子
はＰＤ制御回路Ｃ２１８５の第４の出力端子２１８１２
に接続されており，ソース端子はＧＮＤに接続されてい
る。なお，ＰＤ制御回路Ｃ２１８５には，図３３（ａ）
に示す上記第１６の実施の形態にかかるＰＤ制御回路Ｃ
２１７０を使用できる。

【０２９１】１段目の差動アンプＣ２１８１，２段目の
差動アンプＣ２１８２，４段目のＣＭＯＳインバータ回
路Ｃ２１８４，及び，ＰＤ制御回路Ｃ２１８５の回路動
作は，上記第１６の実施の形態における対応する各構成
要素と略同一である。したがって，これらの詳細につい
ては説明を省略し，３段目のＣＭＯＳインバータ回路Ｃ
２１８３とそれを制御するＰＤ制御回路Ｃ２１８５との
回路動作について詳細に説明する。

【０２９２】不図示の内部回路からＰＤ制御回路Ｃ２１
８５の入力端子２１８８に”Ｌ”レベル（例えば約０
Ｖ）が入力されると，第１の出力端子２１８９からは”
Ｌ”レベル（例えば約０Ｖ）の信号が出力される。ほぼ
同時に，第２の出力端子２１８１０と第３の出力端子２
１８１１と第４の出力端子２１８１２とからは”Ｈ”レ
ベル（例えば電源電位Ｖｄｄ）が出力される。

【０２９３】したがって，ＰＭＯＳトランジスタＰ２１
８５，ＮＭＯＳトランジスタＮ２１８５，ＮＭＯＳトラ
ンジスタＮ２１８１０，ＮＭＯＳトランジスタＮ２１８
１２はオン状態となり，１段目の差動アンプＣ２１８１
と２段目の差動アンプＣ２１８２と３段目のＣＭＯＳイ
ンバータ回路Ｃ２１８３とは通常の動作状態になる。ま
た，ＰＭＯＳトランジスタＰ２１８１０はオフ状態とな
り，出力端子２１８７の電位に影響を与えない。結果と
して，入力回路Ｃ２１８０は通常の動作状態とある。

【０２９４】一方，不図示の内部回路からＰＤ制御回路
Ｃ２１８５の入力端子２１８８に”Ｈ”レベル（例えば
電源電位Ｖｄｄ）が入力されると，第１の入力端子２１
８９からは”Ｈ”レベル（例えば電源電位Ｖｄｄ）の信
号が出力される。ほぼ同時に，第２の出力端子２１８１
０と第３の出力端子２１８１１と第４の出力端子２１８
１２とからは”Ｌ”レベル（例えば約０Ｖ）が出力され
る。

【０２９５】したがって，ＰＭＯＳトランジスタＰ２１
８５，ＮＭＯＳトランジスタＮ２１８５，及び，ＮＭＯ
ＳトランジスタＮ２１８１０はオフ状態になり，１段目
の差動アンプＣ２１８１と２段目の差動アンプＣ２１８
２とにはＤＣ電流は流れず，非動作状態になる。また，
ＮＭＯＳトランジスタＮ２１８１２はオフ状態になり，
３段目のＣＭＯＳインバータ回路Ｃ２１８２の入力信号
の電位（＝出力端子２１８４の電位）とは無関係にＮＭ
ＯＳトランジスタＮ２１８１２にはＤＣ電流は流れな
い。さらに，ＰＭＯＳトランジスタＰ２１８１０はオン
状態になり，出力端子２１８７は”Ｈ”レベル（例えば
電源電位Ｖｄｄ）に固定され，出力端子２１８３は”
Ｌ”レベル＝ＯＶに固定される。入力回路Ｃ２１８０は
非動作状態である。

【０２９６】なお，ＰＤ制御回路Ｃ２１７０は，ＰＭＯ
ＳトランジスタＰ２１８５とＮＭＯＳトランジスタＮ２
１８５とＮＭＯＳトランジスタＮ２１８１０とＰＭＯＳ
トランジスタＰ２１８１０とＮＭＯＳトランジスタＮ２
１８１２それぞれのゲート端子電極の電位を制御できれ
ば良いので，その回路構成は図３３に示す制御回路Ｃ２
１７０以外の回路構成も可能である。

【０２９７】また，本実施の形態にかかる他の入力回路
には，図３５に示す入力回路Ｃ２２００がある。かかる
入力回路Ｃ２２００は，図３４に示す入力回路Ｃ２１８
０とは以下の点で相違する。すなわち，図３５に示すよ
うに，図３４に示すＰＭＯＳトランジスタＰ２１８１０
の代わりにＮＭＯＳトランジスタＮ２２０１３が適用さ
れており，図３４に示す３段目のインバータ回路Ｃ２１
８３の代わりにインバータ回路Ｃ２２０３が適用されて
いる。

【０２９８】図３５に示すように，入力回路Ｃ２２００
において，ＮＭＯＳトランジスタＮ２２０１３のドレイ
ン端子は出力端子２２０７に接続され，ソース端子はＧ
ＮＤレベルに接続されている。３段目のインバータ回路
Ｃ２２０３は，図３４に示すインバータ回路Ｃ２１８３
において，ＧＮＤレベル側に接続されたＮＭＯＳトラン
ジスタＮ２１８１２の代わりに電源電位側に接続された
ＰＭＯＳトランジスタＰ２２０１２を適用した構成にな
っている。入力回路Ｃ２２００において，ＮＭＯＳトラ
ンジスタＮ２２０１３のゲート端子とＰＭＯＳトランジ
スタＰ２２０１２のゲート端子とは，ＰＤ制御回路Ｃ２
２０５の第４の出力端子に接続されている。

【０２９９】さらに，入力回路Ｃ２２００において，Ｐ
Ｄ制御回路Ｃ２２０５では，第４の制御端子２２０１２
の出力論理が，第１，第２，及び第３の制御端子２２０
９，２２０１０，２２０１１の出力論理に対する反転論
理となっている。入力回路Ｃ２２００において，かかる
ＰＤ制御回路には，例えば，図３６に示すＰＤ制御回路
Ｃ２２１０を適用することができる。

【０３００】以上説明した入力回路Ｃ２２００は，ＰＤ
状態では出力端子２２０３から”Ｈ”レベル＝Ｖｄｄを
出力する。一方，図３４に示す入力回路Ｃ２１８０は，
ＰＤ状態では出力端子２１８３から”Ｌ”レベル＝０Ｖ
を出力する。この様に，本実施の形態においては，ＰＤ
状態での出力信号の論理は任意に設定することができ
る。

【０３０１】以上説明した本実施の形態によれば，上記
第１６の実施の形態の入力回路において残された課題を
解決することができる。すなわち，本実施の形態にかか
る入力回路Ｃ２１８０は，ＰＤ状態にすることによって
完全にＤＣ電流を流さない状態にできるので，ＤＣ電力
の消費を無くすことができる。また，３段目のＣＭＯＳ
インバータ回路Ｃ２１８３にＮＭＯＳトランジスタを一
個追加するだけなので，面積の増加は僅かですむ。

【０３０２】なお，本実施の形態を，第１２の実施の形
態のＣ２０８２，第１３の実施の形態のＣ２１２３，第
１４の実施の形態のＣ２１３３，第１５の実施の形態Ｃ
２１４３に適用しても上記の第１及び第２の効果を得る
ことができる。また，第１２の実施の形態，第１３の実
施の形態，第１４の実施の形態，第１５の実施の形態，
第１６の実施の形態で挙げた効果は，本実施の形態でも
引き続き得られる。

【０３０３】（第１８の実施の形態）次に，第１８の実
施の形態について，図３７を参照しながら説明する。な
お，図３７は，本実施の形態にかかるマクロセルＭ２１
９０１，Ｍ２１９０２，Ｍ２１９０３を適用したＬＳＩ
チップＩＣ２１９０１の概略的な回路図である。図３７
において，本実施の形態にかかるマクロセルＭ２１９０
１，Ｍ２１９０２，Ｍ２１９０３は，図３４に示す上記
第１７の実施の形態にかかる入力回路Ｃ２１８０がマク
ロセル化された構成になっている。

【０３０４】実際に本実施の形態にかかるマクロセルＭ
２１９０１，Ｍ２１９０２，Ｍ２１９０３を使用してＬ
ＳＩチップＩＣ２１９０１を設計する際には，それぞれ
の出力端子２１９０３とＰＤ信号の入力端子２１９０８
とを内部回路Ｃ２１９０１に接続する。さらに，マクロ
セルＭ２１９０１，Ｍ２１９０２，Ｍ２１９０３それぞ
れの入力端子２１９０１，２１９０２がＬＳＩチップＩ
Ｃ２１９０１の入力ピンに接続される。かかる構成にお
いては，ＬＳＩチップＩＣ２１９０１上で，マクロセル
Ｍ２１９０１，Ｍ２１９０２，Ｍ２１９０３それぞれ
が，入力回路Ｃ２１８０の機能を果たす。

【０３０５】以上説明した本実施の形態のように，入力
回路のマクロセル化を行うと，自動レイアウトＣＡＤツ
ールを使うことでＬＳＩチップの設計を実施することが
できる。したがって，ＬＳＩチップの設計に要するＴＡ
Ｔを大幅に短縮することができる。なお，第１８の実施
の形態を第１２の実施の形態にかかる入力回路Ｃ２８
２，第１３の実施の形態にかかる入力回路Ｃ２１２３，
第１４の実施の形態にかかる入力回路Ｃ２１３３，第１
５の実施の形態にかかる入力回路Ｃ２１４３，第１６の
実施の形態にかかる入力回路Ｃ２１６０に適用にしても
上記の効果が得られる。

【０３０６】以上，本発明の好適な実施の形態につい
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されない。特許請求の範囲に記載された技
術的思想の範疇において，当業者であれば，各種の変更
例及び修正例に想到し得るものであり，それら変更例及
び修正例についても本発明の技術的範囲に属するものと
了解される。

【０３０７】例えば，上記実施の形態においては，ポイ
ント・ツー・ポイン形式の信号伝送に適用される出力回
路及び入力回路を例に挙げて説明したが，本発明はかか
る構成に限定されない。本発明は，他の様々な形式の信
号伝送，例えばポイント・ツ−・マルチポイント形式の
信号伝送やバス形式での信号伝送等に適用される出力回
路及び入力回路に対しても適用することができる。

【０３０８】さらに，上記実施の形態は，主として，平
衡伝送型のインタフェース回路に適用される出力回路及
び入力回路を例に挙げて説明したが，本発明はかかる構
成に限定されない。本発明は，平衡伝送型のインタフェ
ース回路に適用される出力回路及び入力回路と不平衡伝
送型のインタフェース回路に適用される出力回路及び入
力回路とのいずれに対しても適用することができる。特
に不平衡伝送のインタフェース回路に適用される入力回
路については，本発明を適用することで，入力端子の片
方に参照電位を接続して他方の入力端子に入力信号を入
力すると，従来よりも広い範囲の参照電位で使用するこ
とができる。

【０３０９】さらにまた，上記実施の形態においては，
主にＣＴＴの小振幅インタフェース回路に適用する出力
回路及び入力回路を例に挙げて説明したが，本発明はか
かる構成に限定されない。本発明は，他の様々なインタ
フェース回路，例えば，ＬＶＤＳのインタフェース回路
等に適用する出力回路及び入力回路に対しても適用する
ことができる。本発明によれば，小振幅インタフェース
回路の共通な問題点である出力電圧と入力回路の感度の
余裕が少ないこと等を解決することができるため，ＣＴ
Ｔ以外のＣＭＯＳ小振幅インタフェース回路に適用して
も同様の効果が得られる。

【０３１０】さらに，実施の形態として例に挙げた出力
回路及び入力回路は，言うまでもなく，相互に組み合わ
せたり或いは特徴的な構成を相互に適用し合ったりして
も一向に差し支えない。

【０３１１】

【発明の効果】本発明によれば，出力変動が抑制された
出力回路と入力電圧の許容範囲が広い入力回路とが実現
される。したがって，集積回路間での信号伝送用のイン
タフェース回路において，入力回路に一定の余裕を確保
できるとともに出力回路の出力電圧を選択する幅を向上
させることができる。結果として，本発明によれば，イ
ンタフェース回路の設計自由度が大幅に向上し，また製
造された製品の歩留まりを向上させることができる。

【０３１２】さらに，出力変動が小さい出力回路と入力
電圧の広い入力回路とを適用すると，インタフェース回
路で使用される伝送信号としては，より小振幅なものを
用いることが可能となる。したがって，例えば入力回路
に適用されたトランジスタ等の伝送経路内に存在するキ
ャパシタンスの充放電電荷量を削減することができるた
め，一層高速の信号伝送，低消費電力が実現できる。

【図面の簡単な説明】

【図１】本発明を適用可能な出力回路及びインタフェー
ス回路の概略的な回路図である。

【図２】図１に示す出力回路に適用可能な制御回路の特
性説明図である。

【図３】図１に示す出力回路に適用可能な制御回路の概
略的な回路図である。

【図４】図１に示す出力回路に適用可能な他の制御回路
の概略的な回路図である。

【図５】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図６】図５に示す出力回路に適用可能な制御回路の概
略的な回路図である。

【図７】図５に示す出力回路に適用可能な他の制御回路
の概略的な回路図である。

【図８】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図９】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図１０】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１１】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１２】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１３】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１４】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１５】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１６】図１５に示す出力回路に適用可能な参照電位
発生回路の概略的な回路図である。

【図１７】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図１８】本発明を適用可能なマクロセル化された出力
回路及びＬＳＩチップの概略的な回路図である。

【図１９】本発明を適用可能な入力回路の概略的な回路
図である。

【図２０】（ａ）は，図１９に示す入力回路の説明で例
示する入力回路の回路図であり，（ｂ）は，図１９に示
す入力回路の説明で例示する他の入力回路の回路図であ
る。

【図２１】不平衡伝送型のインタフェース回路の概略的
な回路図である。

【図２２】平衡伝送型のインタフェース回路の概略的な
回路図である。

【図２３】図２０（ａ）に示す入力回路の回路動作につ
いての説明図である。

【図２４】図２０（ａ）に示す入力回路の他の回路動作
についての説明図である。

【図２５】図１９に示す入力回路の回路動作についての
シュミレーション結果の説明図である。

【図２６】図２０（ａ）に示す入力回路についてのシュ
ミレーン結果図である。

【図２７】図２０（ｂ）に示す入力回路についてのシュ
ミレーン結果図である。

【図２８】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図２９】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図３０】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図３１】（ａ）は，図３０に示す入力回路に適用可能
なＰＤ制御回路の概略的な回路図であり，（ｂ）は，
（ａ）に示すＰＤ制御回路の動作についての真理値表図
である。

【図３２】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図３３】（ａ）は，図３２に示す入力回路に適用可能
なＰＤ制御回路の概略的な回路図であり，（ｂ）は，
（ａ）に示すＰＤ制御回路の動作についての真理値表図
である。

【図３４】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図３５】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図３６】（ａ）は，図３５に示す入力回路に適用可能
なＰＤ制御回路の概略的な回路図であり，（ｂ）は，
（ａ）に示すＰＤ制御回路の動作についての真理値表図
である。

【図３７】本発明を適用可能なマクロセル化された入力
回路及びＬＳＩチップの概略的な回路図である。

【符号の説明】

Ｐ３１，Ｐ３２，Ｐ３３，Ｐ７４，Ｐ２１６１０・・・
ＰＭＯＳトランジスタＮ３１，Ｎ３２，Ｎ３３，Ｎ７４，Ｎ１０６，Ｎ２１８
１２・・・ＮＭＯＳトランジスタ３３，３４，２０８３・・・出力端子３５，２０８１，２０８２・・・入力端子Ｃ３３・・・出力回路Ｃ３３ｂ，Ｃ３３ｃ・・・降圧電源回路Ｃ３３ａ・・・プッシュプル部Ｃ３６，Ｃ３７・・・制御回路Ｃ３５，Ｃ２０８２，Ｃ２１３４・・・インバータ回路Ｒ７３，Ｒ７４・・・抵抗１１０７・・・スリーステート端子Ｃ１２０８・・・参照電位供給回路Ｍ１５０１，Ｍ２１９０１・・・マクロセルＣ２０８０・・・入力回路Ｃ２０８１，Ｃ２１２１，Ｃ２１２２・・・差動増幅回
路Ｃ２１４５・・・ＰＤ制御回路Ｖｒｅｆ＿ｈ，Ｖｒｅｆ＿ｌ・・・参照電位

Claims

(57)【特許請求の範囲】

【請求項１】入力論理信号が入力される入力端子と，
前記入力論理信号の論理に対応する論理を持つ第１の出
力論理信号を出力する第１出力端子と，前記第１の出力
論理信号の反転論理を持つ第２の出力論理信号を出力す
る第２出力端子と，第１の電圧に基づいて前記第１及び
第２の出力論理信号の一つの論理を形成するとともに第
２の電圧に基づいて前記第１及び第２の出力論理信号の
他の論理を形成する出力論理形成部と,を備える出力回
路であって：さらに，前記第１の電圧を前記出力論理形
成部に供給する第１の安定電圧供給回路と；前記第２の
電圧を前記出力論理形成部に供給する第２の安定電圧供
給回路と;を備えることを特徴とする，出力回路。
【請求項２】前記第１及び第２の安定電圧供給回路
は，定電圧源と前記定電圧源より供給される電圧を降下
させて前記第１又は第２の電圧を形成する降圧手段とを
備えることを特徴とする，請求項１に記載の出力回路。
【請求項３】前記第１及び第２の安定電圧供給回路
は，さらに，前記降圧手段の降圧動作を制御する制御回
路を備えることを特徴とする，請求項２に記載の出力回
路。
【請求項４】前記制御回路は，前記第１又は第２の電
圧に基づいて駆動するものであることを特徴とする，請
求項３に記載の出力回路。
【請求項５】前記制御回路は，前記第１又は第２の電
圧と所定の参照電圧との比較結果に応じて駆動するもの
であることを特徴とする，請求項３又は４に記載の出力
回路。
【請求項６】さらに，前記第１又は第２の電圧から前
記第１又は第２の出力論理信号の電圧と実質的に等しい
帰還電圧を形成する帰還電圧形成手段を備えており，前
記制御回路は，前記帰還電圧と所定の参照電圧との比較
結果に応じて駆動するものであることを特徴とする，請
求項３，４又は５のいずれかに記載の出力回路。
【請求項７】さらに，前記所定の参照電圧を形成する
参照電圧形成手段を備えていることを特徴とする，請求
項５又は６に記載の出力回路。
【請求項８】前記降圧手段は，オン抵抗を制御可能な
トランジスタであり，前記制御回路は，差動増幅回路で
あることを特徴とする，請求項２，３，４，５，６又は
７のいずれかに記載の出力回路。
【請求項９】少なくとも，前記出力論理形成部と前記
第１安定電圧供給回路と前記第２安定電圧供給回路と
は，同一基板上に形成されていることを特徴とする，請
求項１，２，３，４，５，６，７又は８のいずれかに記
載の出力回路。
【請求項１０】前記出力論理形成部は，反転回路と四
つのトランジスタとを備えることを特徴とする，請求項
１，２，３，４，５，６，７，８又は９のいずれかに記
載の出力回路。
【請求項１１】前記四つトランジスタは，二つのＮ型
トランジスタと二つのＰ型トランジスタとであることを
特徴とする，請求項１０に記載の出力回路。
【請求項１２】前記四つのトランジスタは，四つのＮ
型トランジスタであることを特徴とする，請求項１０に
記載の出力回路。
【請求項１３】さらに，前記第１の出力端子と前記第
２の出力端子とに接続され，前記第１の出力論理信号の
電圧の所定値からのずれと前記第２の出力論理信号の電
圧の所定値からのずれとをそれぞれ抑制する，抑制トラ
ンジスタを備えることを特徴とする，請求項１０，１１
又は１２のいずれかに記載の出力回路。
【請求項１４】前記出力論理形成部は，前記出力論理
形成部のスリーステート制御を行うスリーステート制御
手段を備えることを特徴とする，請求項１，２，３，
４，５，６，７，８，９，１０，１１，１２又は１３の
いずれかに記載の出力回路。
【請求項１５】前記制御回路は，前記制御回路のパワ
ーダウン制御を行うパワーダウン制御手段を備えること
を特徴とする，請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２，１３又は１４のいずれかに
記載の出力回路。
【請求項１６】前記出力論理形成部において，前記ス
リーステート制御手段の入力端子と前記パワーダウン制
御手段の入力端子とは，共通入力端子に接続されている
ことを特徴とする，請求項１４及び１５に記載の出力回
路。
【請求項１７】請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２，１３，１４，１５又は１６
のいずれかに記載の出力回路がマクロセル化されたこと
を特徴とする，出力回路。
【請求項１８】第１の入力端子が共通接続され第２の
入力端子同士が共通接続され出力端子同士が共通接続さ
れた第１及び第２の差動増幅回路を備える，第１の差動
増幅回路対と；入力端子が前記出力端子と接続された，
第１の反転回路と；を備えることを特徴とする，入力回
路。
【請求項１９】第１の入力端子同士が共通接続され第
２の入力端子同士が共通接続され出力端子同士が共通接
続された第１及び第２の差動増幅回路をそれぞれが備え
る，第１及び第２の差動増幅回路対と；前記第１の差動
増幅回路対の前記第１の入力端子同士と前記第２の差動
増幅回路対の前記第２の入力端子同士とが共通接続され
た，第１の共通入力端子と；前記第１の差動増幅回路対
の前記第２の入力端子同士と前記第２の差動増幅回路対
の前記第１の入力端子同士とが共通接続された，第２の
共通入力端子と；第１の入力端子が前記第１の差動増幅
回路対の前記出力端子同士と接続され第２の入力端子が
前記第２の差動増幅回路対の共通出力端子と接続され
た，第３の差動増幅回路と；入力端子が前記第３の差動
増幅回路の出力端子と接続された，第１の反転回路と；
を備えることを特徴とする，入力回路。
【請求項２０】さらに，入力端子が前記第１の反転回
路の出力端子と接続された第２の反転回路を備えること
を特徴とする，請求項１８又は１９に記載の入力回路。
【請求項２１】さらに，前記第１の差動増幅回路対と
前記第２の差動増幅回路対と前記第３の差動増幅回路と
の停止／動作を切り換えるスイッチング手段を備えるこ
とを特徴とする，請求項１９又は２０に記載の入力回
路。
【請求項２２】前記スイッチング手段は，前記第１の
反転回路の動作を制御する機能をも併せ持つことを特徴
とする，請求項２１に記載の入力回路。
【請求項２３】前記スイッチング手段は，前記第２の
反転回路の動作を制御する機能をも併せ持つことを特徴
とする，請求項２１又は２２に記載の入力回路。
【請求項２４】前記スイッチング手段は，外部入力端
子と，反転論理出力端子群と，非反転論理出力端子群
と，出力端子が前記非反転論理出力端子群と接続された
第３の反転回路と，入力端子が前記外部入力端子と接続
されるとともに出力端子が前記反転論理端子群及び前記
第３の反転回路の入力端子と接続された第４の反転回路
とを，備えることを特徴とする，請求項２１，２２又は
２３のいずれかに記載の入力回路。
【請求項２５】請求項１８，１９，２０，２１，２
２，２３又は２４のいずれかに記載の入力回路をマクロ
セル化したことを特徴とする，入力回路。