JP3202196B2 - 出力回路と入力回路 - Google Patents

出力回路と入力回路

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JP3202196B2 JP23858398A JP23858398A JP3202196B2 JP 3202196 B2 JP3202196 B2 JP 3202196B2 JP 23858398 A JP23858398 A JP 23858398A JP 23858398 A JP23858398 A JP 23858398A JP 3202196 B2 JP3202196 B2 JP 3202196B2
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    • H04L25/0292Arrangements specific to the receiver end

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は,出力回路及び入力
回路,より詳しくは,集積回路間の信号伝送系に用いら
れる小振幅インタフェース回路に適用可能な出力回路及
び入力回路に関する。

【0002】

【従来の技術】近年,CMOS半導体集積回路間におけ
る2値信号の送受信速度の高速化によって,従来使用さ
れてきた公知のTTL若しくはCMOSレベルでの信号
送受信が困難になってきている。TTL若しくはCMO
Sレベルでは,数十MHz程度の周波数が限界であり,
それ以上の周波数では,TTL及びCMOSレベルより
も電圧振幅の小さい伝送信号を用いる小振幅インタフェ
ース回路が使用されている。小振幅インタフェース回路
では,伝送線路のインピーダンス整合を行って電気的反
射を低減するとともに伝送信号電圧の小振幅化により回
路内のキャパシタンス成分で生じる充放電時間を短縮し
て,高速な信号伝送を実現する。

【0003】従来の代表的な小振幅インタフェース回路
としては,例えばCTTやGTL等に基づくインタフェ
ース回路がある。また,従来の小振幅インタフェース回
路の伝送方式としては,不平衡伝送型のものと平衡伝送
型のものとがある。不平衡伝送型のインタフェース回路
は,送信信号を1本の伝送路で伝送する構成であるた
め,構成が簡素でLSI化する際に使用ピン数が少なく
て済む等の利点がある。一方,平衡伝送型のインタフェ
ース回路は,2本の伝送路で伝送する構成であり,送信
信号を差動信号とするため,ノイズの相殺や相対的な伝
送振幅を大きくとることができる等の利点がある。

【0004】従来,CTTに基づく小振幅インタフェー
ス回路に適用可能な出力回路及び入力回路としては,例
えば,”「Center−Tap−Terminate
d(CTT) Low−Level, High−Sp
eed InterfaceStandard for
Digital Integrated Circu
its」 JEDEC STANDARD,JESD8
−4”に開示されたものがある。

【0005】また,他の従来の小振幅インタフェース回
路に適用可能な入力回路としては,例えば,Bill
Gunning, et al,”「A CMOS L
ow−Voltage−Swing Transmis
sion−Line Transceiver」, I
SSCC Digest of TechnicalP
apers, pp.58−59, Feb.,199
2”に開示されたGTLに適用可能なものがある。

【0006】従来の出力回路及び入力回路については,
これら文献中で説明がなされているため,本明細書にお
いては,その詳細な説明は省略する。

【0007】

【発明が解決しようとする課題】(出力回路についての
課題)しかしながら,平衡伝送型のCTTに基づく小振
幅インタフェース回路においては,出力回路−入力回路
間の伝送線路に出力される出力信号の振幅が小さい。し
たがって,入力回路としては,小振幅の信号を受信する
能力を持った差動増幅回路を使用する必要がある。例え
ば,CTTについての上記従来の文献(「JEDEC
STANDARD」)では,出力信号の振幅が約1.0
Vであり、受信可能な最小振幅が0.2Vの差動アンプ
が入力回路として用いられている。

【0008】一方で,小振幅インターフェイス回路で
は,出力回路の特性変動や伝送信号の雑音或いは伝搬中
の信号の減衰等により,伝送線路を伝搬する信号の電位
変動を考慮する必要がある。したがって,出力回路から
出力する出力信号の電位(以下,「出力電圧」とい
う。)に対して,入力回路の受信感度にある程度の余裕
を持たせなければならない。

【0009】結果として,入力回路は,小振幅の入力信
号に対して十分余裕を持った受信動作を行うことが要求
され,非常に高性能な差動増幅回路を適用しなければな
らない。しかし,かかる高性能の差動増幅回路を用いる
ことは回路技術,コスト面等からみて容易ではなく,結
局,現状では,入力回路の受光感度に十分な余裕を持た
せられない。

【0010】また,CTTに基づく平衡伝送型の従来の
インターフェイス回路においては,伝送線路の終端抵抗
のインピーダンスと出力回路を構成するMOSトランジ
スタのオン抵抗との比によって,出力回路の出力電圧が
定まる。すなわち,出力回路の出力電圧は,出力回路を
構成するMOSトランジスタのオン抵抗に大きく影響さ
れる。

【0011】したがって,例えば,プロセスの仕上が
り,電源電圧の変動,或いは周囲温度等の変動によって
出力回路を構成するMOSトランジスタの抵抗値が変動
すると,出力信号の電圧も設計値から大きく変動する。
小振幅インタフェース回路において,かかる出力電圧の
変動は,入力回路の受信感度の余裕を小さくし,最悪の
場合には,誤動作を引き起こす恐れもある。

【0012】従来は,かかる誤動作の恐れを回避するた
めに,製造された集積回路に対して,出力電圧が規格値
に収まっているか否かの検査をし,変動が規格値をはず
れている場合には,不良品として廃棄していた。当然,
不良品が多いと不経済であるので望ましくない。特に,
小振幅インタフェース回路の一種であるLVDSインタ
フェース回路は出力電圧の規格が厳しいため,従来の出
力回路を適用したのでは集積回路に大量の不良品が生じ
かねない。

【0013】(入力回路についての課題)また,小振幅
インタフェース回路においては,入力信号の振幅が小さ
いために,一般に入力回路に差動アンプが用いられる。
しかしながら,従来の入力回路は,2つのNMOSトラ
ンジスタのみで入力信号を受信する構成或いは2つのP
MOSトランジスタのみで入力信号を受信する構成であ
った。したがって,NMOSトランジスタのみで入力信
号を受信する構成では,参照電位がGND電位付近であ
る場合,或いは差動入力信号の電位がGND電位付近で
ある場合に,両NMOSトランジスタのゲート−ソース
間バイアス電圧が十分に得られない。また,PMOSト
ランジスタのみで入力信号を受信する構成では,参照電
位が電源電位付近である場合,或いは差動入力信号の電
位が電源電位付近である場合に,両PMOSトランジス
タのゲート−ソース間バイアス電圧が十分に得られな
い。

【0014】即ち,従来の入力回路は,特定の狭い範囲
の入力信号に対してしか十分な動作が期待できず,広い
範囲の差動入力信号を受信することが不可能であった。
結果として,LVDSの入力電圧の規格を満足すること
ができず,或いは非常に困難であった。さらに,従来の
入力回路は,一つの入力回路で入力信号の電位の仕様が
異なる様々なインタフェース回路に対応することは難し
かった。したがって,仕様に応じて入力回路を設計し直
す必要が生じる場合もあり,非経済的である。

【0015】さらにまた,従来の入力回路は,入力信号
や参照電位や電源電圧或いはGND電位の変動,特に,
電源やGNDの電位の変動によって,差動入力信号の中
心電位が変動し,誤動作を引き起こすおそれがある。

【0016】本発明は,従来の出力回路が有する上記問
題点に鑑みて成されたものであり,出力電圧の変動を抑
えて一定の出力電圧を出力できることにより,インタフ
ェース回路に適用した場合に入力回路の受信感度に対す
る一定の余裕を確保できる,新規かつ改良された出力回
路を提供することを目的とする。さらに,本発明の他の
目的は,誤動作を起こしにくく,適用した集積回路の出
荷時の不良品を減らすことができて経済的な,新規かつ
改良された出力回路を提供することである。

【0017】また,本発明は,従来の入力回路が有する
上記問題点にも鑑みて成されたものであり,接地電位か
ら電源電位までの広い電圧範囲において正常に動作す
る,新規かつ改良された入力回路を提供することを目的
とする。さらに,本発明の他の目的は,送信側回路の出
力電圧に影響されないことによって,各種の集積回路に
適用可能な,新規かつ改良された入力回路を提供するこ
とである。

【0018】

【課題を解決するための手段】従来の出力回路が有する
上記課題を解決するために,請求項1に記載の発明は,
入力論理信号が入力される入力端子と,入力論理信号の
論理に対応する論理を持つ第1の出力論理信号を出力す
る第1出力端子と,第1の出力論理信号の反転論理を持
つ第2の出力論理信号を出力する第2出力端子と,第1
の電圧に基づいて第1及び第2の出力論理信号の一の論
理を形成するとともに第2の電圧に基づいて第1及び第
2の出力論理信号の他の論理を形成する出力論理形成部
と,を備える出力回路であって:さらに,第1の電圧を
出力論理形成部に供給する第1の安定電圧供給回路と;
第2の電圧を出力論理形成部に供給する第2の安定電圧
供給回路と;を備える構成を採用する。

【0019】かかる構成を有する請求項1に記載の発明
においては,第1及び第2の安定電圧供給回路の動作制
御を行うことによって,第1及び第2の電圧を調整する
ことができる。したがって,出力論理形成部に第1及び
第2の出力論理信号の十分な調整能力を備えられていな
い場合でも,設計通りの第1及び第2の出力論理信号を
出力することができる。すなわち,かかる請求項1に記
載の発明を集積回路のインタフェース部に適用すれば,
当該集積回路は正確に伝送情報を出力できるようにな
る。結果として,請求項1に記載の発明によれば,歩留
まり向上による集積回路のイニシャルコスト低減を実現
することができる。

【0020】請求項1に記載の発明において,第1及び
第2の安定電圧供給回路には,請求項2に記載の発明の
ように,定電圧源と定電圧源より供給される電圧を降下
させて第1又は第2の電圧を形成する降圧手段とを備え
る構成を採用することができる。

【0021】かかる構成を有する請求項2に記載の発明
においては,安定電圧供給回路の降圧手段の動作制御を
行うことによって,出力論理信号の安定制御が実現され
る。なおここで,降圧手段による電圧の降下には,正の
降下のみならず,負の降下,すなわち上昇も含まれる。
したがって,請求項2に記載の発明には,定電圧源から
供給される電圧が第1又は第2の電圧よりも低電圧であ
る構成も含まれる。

【0022】また,第1及び第2の安定電圧供給回路に
は,請求項3に記載の発明のように,さらに,降圧手段
の降圧動作を制御する制御回路を備える構成を採用する
ことができる。この場合,制御回路には,請求項4に記
載の発明のように,第1又は第2の電圧に基づいて駆動
するものである構成を採用することが可能である。

【0023】かかる構成を有する請求項4に記載の発明
において,制御回路の動作は,制御回路自身が制御する
降圧手段の第1又は第2の電圧の形成動作に基づいて行
われる。すなわち,制御回路による降圧手段の制御は,
一種の帰還制御である。結果として,請求項4に記載の
発明によれば,その時々の供給状況に応じて出力論理形
成部への第1及び第2の電圧供給を適切に制御できる出
力回路を実現することができる。これによって,第1又
は第2の出力論理信号の出力精度が更に向上した出力回
路を提供することが可能となる。

【0024】また,制御回路には,請求項5に記載の発
明のように,第1又は第2の電圧と所定の参照電圧との
比較結果に応じて駆動するものである構成を採用するこ
とができる。かかる構成を有する出力回路では,例えば
参照電圧を第1又は第2の電圧の目標値に設定すること
によって,降圧手段の制御を,現在の第1又は第2の電
圧の目標値からのずれに基づいて行うことができる。

【0025】それから,降圧手段の制御は,請求項6に
記載の発明のように,さらに,第1又は第2の電圧から
第1又は第2の出力論理信号の電圧と実質的に等しい帰
還電圧を形成する帰還電圧形成手段を備えており,制御
回路は,帰還電圧と所定の参照電圧との比較結果に応じ
て駆動するものである構成によっても実現することがで
きる。

【0026】かかる構成を有する請求項6に記載の発明
においては,第1又は第2の出力論理信号の電圧と実質
的に等しい帰還電圧に基づいて降圧手段の制御をするこ
とで,出力回路の第1又は第2の出力論理信号の出力動
作をより正確に制御することができる。

【0027】また,参照電圧は,請求項7に記載の発明
のように,さらに,所定の参照電圧を形成する参照電圧
形成手段を備えている構成を採用することによって,制
御回路へ供給することが可能となる。かかる請求項7に
記載の発明は,特に集積回路のインタフェース部に応用
する際に,集積回路外部から参照信号を供給する必要が
なく集積回路内で出力回路の制御が行えるという効果が
ある。

【0028】また,降圧手段は,請求項8に記載の発明
のように,オン抵抗を制御可能なトランジスタであり,
制御回路は,差動増幅回路である構成とすることが可能
である。なお,集積回路のインタフェース回路に形成す
る出力回路には,請求項9に記載の発明のように,少な
くとも,出力論理形成部と第1安定電圧供給回路と第2
安定電圧供給回路とは,同一基板上に形成されている構
成を採用することによって,本発明の適用が可能とな
る。

【0029】また,出力論理形成部には,請求項10に
記載の発明のように,反転回路と四つのトランジスタと
を備える構成を採用することができる。この場合,四つ
のトランジスタには,請求項11に記載の発明のよう
に,二つのN型トランジスタと二つのP型トランジスタ
とを適用することができる。

【0030】さらに,四つのトランジスタには,請求項
12に記載の発明のように,四つのN型トランジスタを
適用することも可能である。かかる構成の請求項12に
記載の発明を適用すると,トランジスタとしてMOS−
FETを用いた場合に,出力回路の小型化が可能である
という効果がある。これは,通常,MOS−FETは,
N型のものの方がP型のものよりも小さく形成すること
ができるためである。

【0031】以上のようにトランジスタが適用された出
力論理信号形成部は,請求項13に記載の発明のよう
に,さらに,第1の出力端子と第2の出力端子とに接続
され,第1の出力論理信号の電圧の所定値からのずれと
第2の出力論理信号の電圧の所定値からのずれとをそれ
ぞれ抑制する,抑制トランジスタを備える構成とするこ
とが好適である。

【0032】通常,回路上の同種のトランジスタは,製
造効率の問題から同時に製造される。したがって,請求
項13に記載の発明においては,抑制トランジスタと同
種のトランジスタでエミッタ−コレクタ(MOS−FE
Tでは,ソース−ドレイン)間の抵抗値であるオン抵抗
に製造誤差が生じると,抑制トランジスタのオン抵抗に
も同様の製造誤差が生じる。

【0033】すなわち,トランジスタのオン抵抗ずれに
起因して生じた第1又は第2の出力論理信号の電圧ずれ
は,出力論理信号の第1及び第2出力端子の出力端子間
に接続された抑制トランジスタのオン抵抗のずれによっ
て,相殺されることになる。結果として,請求項13に
記載の発明によれば,より精度の良い出力論理信号を出
力する出力回路を提供することが可能となる。

【0034】また,出力論理形成部は,請求項14に記
載の発明のように,前記出力論理形成部のスリーステー
ト制御を行うスリーステート制御手段を備える構成とす
ることが好適である。かかる構成を有する請求項14に
記載の発明においては,非動作時の出力論理信号形成部
での電力消費を抑制することができる。さらに,前記制
御回路は,請求項15に記載の発明のように,前記制御
回路のパワーダウン制御を行うパワーダウン制御手段を
備える構成とすることが好適である。かかる構成を有す
る請求項15に記載の発明においては,非動作時の制御
回路での電力消費を抑制することができる。

【0035】ここで,請求項16に記載の発明のよう
に,前記スリーステート制御手段の入力端子と前記パワ
ーダウン制御手段の入力端子とは,共通入力端子に接続
されている構成とすれば,出力論理形成部及び制御回路
の動作/非動作の切り替えを一括して行うことができ,
制御が簡素化される。

【0036】なお,以上説明した請求項1〜16に記載
の発明にかかる出力回路は,請求項17に記載の発明の
ように,マクロセル化することができる。

【0037】一方,従来の入力回路が有する上記課題を
解決するために,請求項18に記載の発明は,第1の入
力端子が共通接続され第2の入力端子同士が共通接続さ
れ出力端子同士が共通接続された第1及び第2の差動増
幅回路を備える,第1の差動増幅回路対と;入力端子が
前記出力端子と接続された,第1の反転回路と;を備え
る構成を採用する。

【0038】かかる構成を有する請求項18に記載の発
明において,第1の差動増幅回路と第2の差動増幅回路
とが互いの動作を補い合う。したがって,差動増幅回路
のどちらかが十分に機能しない入力電圧の領域において
も,他方の差動増幅回路対を十分に機能させることで,
差動増幅回路対全体としては,所定の駆動力の出力信号
を出力することができる。結果として,請求項18に記
載の発明によれば,受信することのできる入力電圧の範
囲が広く汎用性の高い入力回路を提供することができ
る。

【0039】また,請求項19に記載の発明は,第1の
入力端子同士が共通接続され第2の入力端子同士が共通
接続され出力端子同士が共通接続された第1及び第2の
差動増幅回路をそれぞれが備える,第1及び第2の差動
増幅回路対と;第1の差動増幅回路対の第1の入力端子
同士と第2の差動増幅回路対の第2の入力端子同士とが
共通接続された,第1の共通入力端子と;第1の差動増
幅回路対の第2の入力端子同士と第2の差動増幅回路対
の第1の入力端子同士とが共通接続された,第2の共通
入力端子と;第1の入力端子が第1の差動増幅回路対の
出力端子同士と接続され第2の入力端子が第2の差動増
幅回路対の共通出力端子と接続された,第3の差動増幅
回路と;入力端子が第3の差動増幅回路の出力端子と接
続された,第1の反転回路と;を備える構成を採用す
る。

【0040】かかる構成を有する請求項19に記載の発
明においては,第1及び第2の差動増幅回路対の出力
を,第3の差動増幅回路によってさらに増幅することが
できる。さらに,第1の差動増幅回路対の出力信号と第
2の差動増幅回路対の出力信号とは相補型の論理を持つ
ため,第3の差動増幅回路によって大きな増幅を得るこ
とができる。したがって,後段に接続される回路にとっ
て論理の識別が容易な出力信号を出力することができ
る。結果として,請求項19に記載の発明によれば,一
層小振幅な伝送信号が使用されるインタフェース回路に
使用することができる入力回路を提供することができ
る。

【0041】ここで,請求項20に記載の発明のよう
に,さらに,入力端子が第1の反転回路の出力端子と接
続された第2の反転回路を備える構成とすることが好適
である。かかる構成においては,第1の反転回路と第2
の反転回路とによって,差動増幅回路対又は第3の差動
増幅回路からの出力信号を,順次増幅することができ
る。結果として,請求項21に記載の発明によれば,更
に小振幅なインタフェース回路の実現が可能となる。

【0042】さらに,請求項21に記載の発明のよう
に,第1の差動増幅回路対と第2の差動増幅回路対と第
3の差動増幅回路との停止/動作を切り換えるスイッチ
ング手段を備える構成とすることが好適である。かかる
スイッチング手段には,例えば,請求項22に記載の発
明のように,第1の反転回路の動作を制御する機能をも
併せ持つものや,請求項23に記載の発明のように,第
2の反転回路の動作を制御する機能をも併せ持つものを
適用することが一層好適である。

【0043】これらの構成においては,スイッチング手
段の機能によって,入力回路の動作制御を行うと共に,
入力回路が動作していないときに,例えば出力端子から
の出力信号の論理固定や不要な電流の発生防止等を行う
ことができる。結果として,入力回路の後段に接続され
る回路の誤動作を防止したり,入力回路での消費電力を
抑制したりすることができる。

【0044】なお,スイッチング手段の具体的な構成と
しては,例えば,請求項24に記載の発明のように,外
部入力端子と,反転論理出力端子群と,非反転論理出力
端子群と,出力端子が非反転論理出力端子群と接続され
た第3の反転回路と,入力端子が外部入力端子と接続さ
れるとともに出力端子が反転論理端子群及び第3の反転
回路の入力端子と接続された第4の反転回路とを,備え
るものがある。

【0045】さらに,以上説明した請求項18〜24に
記載の発明にかかる入力回路は,請求項25に記載の発
明のように,マクロセル化することができる。かかる構
成を有する請求項25に記載の発明によれば,入力回路
を内蔵した集積回路の設計の容易化を図るることができ
る。

【0046】

【発明の実施の形態】以下に,添付図面を参照しなが
ら,本発明の好適な実施の形態について詳細に説明す
る。なお,以下に説明する実施の形態のうち第1〜第1
1の実施の形態は,出力回路についてのものであり,第
12以降の実施の形態は,入力回路についてのものであ
る。また,以下の説明及び添付図面において,略同一の
機能及び構成を有する構成要素については,同一符号を
付することにより,重複説明を省略する。

【0047】(第1の実施の形態)まず,第1の実施の
形態について,図1〜図4を参照しながら説明する。こ
こで,図1は,本実施の形態にかかる出力回路C33及
び出力回路C33を適用したインタフェース回路30の
概略的な回路図であり,また,図2は,本実施の形態に
かかる出力回路C33に適用可能な制御回路C36の特
性説明図である。さらに,図3は,制御回路C36とし
て適用可能な制御回路C53の概略的な回路図であり,
図4は,制御回路C37として適用可能な制御回路C6
3の概略的な回路図である。

【0048】(インタフェース回路30の構成)最初
は,本実施の形態にかかる出力回路C33を適用した平
衡伝送型のインタフェース回路30の構成について,図
1を参照しながら説明する。図1に示すように,インタ
フェース回路30は,本実施の形態にかかる出力回路C
33と,入力回路C31と,第1伝送線路T31と,第
2伝送線路T32と,第1終端抵抗R31と,第2終端
抵抗R32とから,構成されている。

【0049】インタフェース回路30において,本実施
の形態にかかる出力回路C33は,内部回路C34と集
積されて,信号送信側の集積回路IC32に形成されて
いる。出力回路C33は,一つの入力端子35と第1出
力端子33及び第2出力端子34とを有しており,入力
端子35から入力された論理信号S1の論理に応じて第
1出力端子33と第2出力端子34とから相互に反転論
理を持つ出力信号S2,S2’をほぼ同時に出力する機
能を備えている。集積回路IC32において,出力回路
C33の入力端子35には,内部回路C34の出力端子
が接続されている。なお,本実施の形態にかかる出力回
路C33の詳細については後述する。

【0050】また,入力回路C31は,内部回路C32
と集積されて,信号受信側の集積回路IC31に形成さ
れている。かかる入力回路C31は,第1入力端子31
及び第2入力端子32と一つの出力端子36とを有して
おり,第1入力端子31と第2入力端子32との電位差
を増幅してCMOSレベルの論理信号S3を出力端子3
6から出力する機能を備えている。インタフェース回路
30において出力信号S2,S2’の電圧振幅が小さい
ために,かかる入力回路C31としては差動アンプA2
1が適用されている。集積回路IC31において,かか
る差動アンプA21の出力端子36には,内部回路C3
2の入力端子が接続されている。

【0051】インタフェース回路30においては,上記
出力回路C33の2つの出力端子33,34と上記差動
アンプA21の2つの入力端子31,32とが,第1伝
送線路T31と第2伝送線路T32とによって,1対1
接続されている。すなわち,出力回路C33の第1出力
端子33と差動アンプA21の第1入力端子31とが第
1伝送線路T31によって接続されており,第2出力端
子34と第2入力端子32とが第2伝送線路T32によ
って接続されている。

【0052】インタフェース回路30において,かかる
第1伝送線路T31及び第2伝送線路T32には,例え
ば,プリント基板上に形成されたマイクロストリップ線
が使用される。かかる第1伝送線路T31及び第2伝送
線路T32それぞれの差動アンプA21に接続された一
端は,第1終端抵抗R31と第2終端抵抗R32とを通
じて,終端電位Vtに終端させられる。

【0053】インタフェース回路30においては,第1
終端抵抗R31のインピーダンスと第1伝送線路T31
の特性インピーダンスとが等しく設定されており,第2
終端抵抗R32のインピーダンスと第2伝送線路T32
の特性インピーダンスとが等しく設定されている。ま
た,終端電位Vtは,集積回路IC32の電源電位及び
集積回路IC31の電源電位よりも低い電位に設定され
る。かかる構成によって,電気的反射等が抑制され,小
振幅信号を用いた高速の送受信伝送が可能となる。

【0054】(インタフェース回路30の回路動作)以
上のように構成された平衡伝送型のインタフェース回路
30に向けて,内部回路C34からCMOSレベルの論
理信号S1が出力されると,論理信号S1は入力端子3
5を介して出力回路C33に入力される。

【0055】論理信号S1が入力された出力回路C33
からは,第1出力端子33と第2出力端子34とを介し
て相補型の出力信号S2,S2’が出力される。すなわ
ち,第1出力端子33から,論理信号S1と同一の論理
を持つCTTレベルの出力信号S2が第1伝送線路T3
1に出力され,ほぼ同時に,第2出力端子34から,前
記論理信号S1の反転論理を持つCTTレベルの出力信
号S2’が第2伝送線路T32に出力される。かかる相
補型の出力信号S2,S2’は,第1伝送線路T31と
第2伝送線路T32とによって別々に伝送されて,第1
入力端子31と第2入力端子32とのそれぞれから差動
アンプA21にほぼ同時に入力される。

【0056】差動アンプA21では,第1入力端子31
に入力された出力信号S2と第2入力端子32から入力
された出力信号S2’との電位差が増幅されて,論理信
号S1と同一の論理を持つCMOSレベルの論理信号S
3が出力端子36から出力される。結果として,CMO
Sレベルの論理信号S3が内部回路C32に受信され
て,インタフェース回路30における信号伝送が実現さ
れる。

【0057】なお,以上説明したインタフェース回路3
0をCTTの規格に適合させる場合,第1伝送線路T3
1及び第2伝送線路T32の特性インピーダンスはいず
れも約50Ωに設定され,それに伴い,第1終端抵抗R
31及び第2終端抵抗R32のインピーダンスは約50
Ωに設定される。また,集積回路IC31,1C22の
電源電位は約3.3Vに設定され,終端電位Vtは1.
5Vに設定される。

【0058】(出力回路C33の回路構成)次に,本実
施の形態にかかる出力回路C33について,図1〜図4
を参照しながら詳細に説明する。図1に示すように,本
実施の形態にかかる出力回路C33は,出力論理供給回
路に相当するプッシュ・プル部C33aと第1又は第2
の安定電圧供給回路に相当する第1降圧電源回路C33
b及び第2降圧電源回路C33cとから構成されてい
る。かかる出力回路C33は,設計通りの所定の電圧振
幅を持つ2値ディジタル信号を,出力信号S2,S2’
として出力することが可能である。

【0059】(第1降圧電源回路C33b)本実施の形
態にかかる出力回路C33において,第1降圧電源回路
C33bは,降圧手段に相当する第3PMOSトランジ
スタP33と降圧手段の制御回路に相当するバイアス電
圧制御回路C36とから構成されており,ノードBと電
源電位Vddとを有している。出力回路C33におい
て,かかる第1降圧電源回路C33bは,プッシュ・プ
ル部C33aへ,”H”レベルの出力信号を形成するた
めの安定電圧を供給する機能を備えている。

【0060】第1降圧電源回路C33bにおいて,第3
PMOSトランジスタP33は,バイアス電圧制御回路
C36の出力端子38に接続されたゲート端子と,電源
電位Vddに接続されたソース端子と,ノードBに接続
されたドレイン端子とを有している。第3PMOSトラ
ンジスタP33においては,ゲート端子の電位を制御す
ることによって,ソース端子−ドレイン端子間の抵抗値
を調節することができる。

【0061】また,第1降圧電源回路C33bにおい
て,バイアス電圧制御回路C36は,第3PMOSトラ
ンジスタP33のゲート端子に接続された出力端子38
の他に,第1降圧電源回路C33b外部の参照電位Vr
ef_hに接続された参照電位入力端子36と,ノード
Bに接続されたフィードバック入力端子37とを有して
いる。かかるバイアス電圧制御回路C36は,参照電位
入力端子36の電位とフィードバック入力端子37の電
位とを比較した比較結果に応じて,出力端子38から第
3PMOSトランジスタP33のオン抵抗制御用の出力
電圧を出力する機能を備えている。

【0062】ここで,かかるバイアス電圧制御回路C3
6の出力特性について,図2を参照しながら説明する。
なお,図2には,参照電位入力端子36に一定の参照電
位Vref_hを与えた状態における,フィードバック
入力端子37への入力電圧と出力端子38からの出力電
圧との関係を示してある。

【0063】図2に示すように,バイアス電圧制御回路
C36において,出力端子38からの出力電圧は,参照
電位Vref_hを中心とする所定の電圧領域で,フィ
ードバック入力端子37への入力電圧が高くなるととも
に高くなる。また,出力端子38からの出力電圧は,フ
ィードバック入力端子37への入力電圧が低くなるとと
もに低くなる。そして,フィードバック入力端子37へ
の入力電圧が参照電位Vref_hに等しくなったと
き,出力端子38からの出力電圧は,予め設定された所
定の電圧Vg_hになる。

【0064】図3には,バイアス電圧制御回路C36と
して適用可能な回路例として,回路C53を示す。かか
る回路C53はカレントミラー負荷の差動アンプであ
り,回路C53の入力端子56が,バイアス電圧制御回
路C36のフィードバック入力端子36に相当する。さ
らに,回路C53の入力端子57が,バイアス電圧制御
回路C36の参照電位入力端子37に相当し,出力端子
58が,バイアス電圧制御回路C36の出力端子38に
相当する。

【0065】図3に示すように,回路C53は,PMO
SトランジスタP51,P52,NMOSトランジスタ
N51,N51,N53のオン抵抗を調整して,所定の
電圧Vg_hを出力するように設計することができる。
なお,本実施の形態にかかる出力回路C33において,
バイアス電圧制御回路C36は,図3の回路C53以外
の回路を適用することができることは言うまでもない。

【0066】以上のように構成された第1降圧電源回路
C33bにおいては,第3のPMOSトランジスタP3
3のゲート端子に所定の電圧Vg_hが印加されると,
ノードBの電位は参照電位Vref_hと等しい電位に
なるように設計されている。再び図1及び図2に示すよ
うに,ノードBの電位が参照電位Vref_hよりも高
くなると,バイアス電圧制御回路C36のフィードバッ
ク入力端子37の電位が参照電位入力端子36の電位
(参照電位Vref_h)よりも高くなる。したがっ
て,出力端子38からは所定の電圧Vg_hよりも高電
圧の出力電圧が出力され,第3PMOSトランジスタP
33のゲート端子の電位が上昇する。結果として,第3
PMOSトランジスタP33のソース端子−ドレイン端
子間の抵抗値が上昇し,ノードBの電位が降下する。

【0067】逆に,ノードBの電位が参照電位Vref
_hよりも低くなると,フィードバック入力端子37の
電位が参照電位入力端子36の電位(参照電位Vref
_h)よりも低くなる。したがって,出力端子38から
は所定の電圧Vg_hよりも低電圧の出力電圧が出力さ
れ,第3PMOSトランジスタP33のゲート端子の電
位が降下する。結果として,第3PMOSトランジスタ
P33のソース端子−ドレイン端子間の抵抗値が降下
し,ノードBの電位が上昇する。

【0068】結局,第1降圧電源回路C33bにおいて
は,バイアス電圧制御回路C36による第3PMOSト
ランジスタP33のフィードバック制御によって,ノー
ドBの電位は常時ほぼ参照電位Vref_hに保たれる
ことが分かる。

【0069】(第2降圧電源回路C33c)第2降圧電
源回路C33cは,第3NMOSトランジスタN33と
バイアス電圧制御回路C37とから構成されており,そ
れ以外に,プッシュ・プル部C33aに接続されたノー
ドCとGND電位とを有している。本実施の形態にかか
る出力回路C33において,かかる第2降圧電源回路C
33cは,プッシュ・プル部C33aに,”L”レベル
の出力信号を形成するための安定電圧を供給する役割を
担っている。

【0070】第2降圧電源回路C33cにおいて,第3
NMOSトランジスタN33は,バイアス電圧制御回路
C37の出力端子311に接続されたゲート端子と,G
ND電位に接続されたソース端子と,ノードCに接続さ
れたドレイン端子とを有している。かかる第3NMOS
トランジスタN33では,ゲート端子の電位を制御する
ことによって,ソース端子−ドレイン端子間の抵抗値を
調節することができる。

【0071】また,バイアス電圧制御回路C37は,第
3NMOSトランジスタN33のゲート端子に接続され
た出力端子311の他に,第2降圧電源回路C33c外
部の参照電位Vref_lに接続された参照電位入力端
子39と,ノードCに接続されたフィードバック入力端
子310とを有している。かかるバイアス電圧制御回路
C37は,上記バイアス電圧制御回路C36と同様に,
参照電位入力端子39の電位とフィードバック入力端子
310の電位とを比較した比較結果に応じて,出力端子
311から第3NMOSトランジスタN33のオン抵抗
制御用の出力電圧を出力する機能を備えている。

【0072】かかるバイアス電圧制御回路C37におい
て,バイアス電圧制御回路C37の参照電位入力端子3
9に一定の参照電位Vref_lを与えた場合には,参
照電位Vref_lを中心とする所定の電圧範囲で,フ
ィードバック入力端子310に与える入力電圧が高くな
ると出力端子311からの出力電圧も高くなる。逆に,
フィードバック入力端子310に与える入力電圧が低く
なると出力端子311からの出力電圧も低くなる。そし
て,入力電圧が参照電位Vref_lに等しくなると,
出力端子311からの出力電圧は所定の電圧Vg_lと
なる。

【0073】図4には,バイアス電圧制御回路C37と
して適用可能な一回路例として,回路C63を示す。か
かる回路c63は,カレントミラー負荷の差動アンプで
あり,回路C63の入力端子66が,バイアス電圧制御
回路C37のフィードバック入力端子36に相当する。
さらに,回路C63の入力端子67がバイアス電圧制御
回路C37の参照電位入力端子37に相当し,回路C6
3の出力端子68がバイアス電圧制御回路C37の出力
端子38に相当する。

【0074】図4に示すように,回路C63は,PMO
SトランジスタP61,P62,P63,NMOSトラ
ンジスタN61,N61のオン抵抗を調整して,所定の
電圧Vg_lを出力するように設計することができる。
なお,本実施の形態にかかる出力回路C33において,
バイアス電圧制御回路C37には,図4の例示回路以外
の回路を適用することができることは言うまでもない。

【0075】以上のように構成された第2降圧電源回路
C33cにおいては,第3のNMOSトランジスタN3
3のゲート端子に所定の電圧Vg_lが印加されると,
ノードCの電位は参照電位Vref_lと等しい電位に
なるように設計されている。そして,上記第1降圧電源
回路C33bと同様の理由によって,バイアス電圧制御
回路C37による第3NMOSトランジスタN33のフ
ィードバック制御によって,ノードCの電位は常時ほぼ
参照電位Vref_lに保たれる。

【0076】(プッシュ・プル部C33a)図1に示す
ように,プッシュ・プル部C33aは,主として,CM
OSインバータ回路C35と,4個のMOS−FET
(Metal−Oxide Semicondacto
r Field−Effect−Transiste
r:以下,「MOSトランジスタ」という。)とから構
成されている。かかるプッシュ・プル部C33aには,
出力回路C33の入力端子35,第1出力端子33,及
び第2出力端子34が形成されている。

【0077】プッシュ・プル部C33aに適用されたC
MOSインバータ回路C35は,CMOSレベルの論理
信号が入力されると該論理信号の反転論理を持つCMO
Sレベルの論理信号を出力する機能を備えている。プッ
シュ・プル部C33aにおいて,かかるCMOSインバ
ータ回路C35の入力端子は,入力端子35に接続され
ている。

【0078】また,プッシュ・プル部C33aを構成す
る4個のMOSトランジスタは,第1PMOSトランジ
スタP31と第2PMOSトランジスタP32と第1N
MOSトランジスタN31と第2NMOSトランジスタ
N32とである。プッシュ・プル部C33aにおいて
は,かかる4個のMOSトランジスタによって,相補型
のMOSトランジスタからなるCMOS対が形成されて
いる。

【0079】プッシュ・プル部C33aを構成する一方
のCMOS対は,第1PMOSトランジスタP31と第
2NMOSトランジスタN31とから構成される。プッ
シュ・プル部C33aにおいて,第1PMOSトランジ
スタP31のゲート端子と第2NMOSトランジスタN
31のゲート端子とは,CMOSインバータ回路C35
の出力端子に共通接続されている。さらに,第1PMO
SトランジスタP31のドレイン端子と第1NMOSト
ランジスタN31のドレイン端子とは,出力回路C33
の第1出力端子33に共通接続されている。さらにま
た,第1PMOSトランジスタP31のソース端子は,
第1降圧電源回路C33bのノードBに接続されてお
り,第1NMOSトランジスタN31のソース端子は第
2降圧電源回路C33cのノードCに接続されている。

【0080】また,他方のCMOS対は,第2PMOS
トランジスタP32と第2NMOSトランジスタN32
とから構成される。プッシュ・プル部C33aにおい
て,第2P型MOSトランジスタP32のゲート端子と
第2NMOSトランジスタN32のゲート端子とは,入
力端子35に共通接続されている。さらに,第2P型M
OSトランジスタP32のドレイン端子と第2NMOS
トランジスタN32のドレイン端子とは,第2出力端子
34に共通接続されている。さらにまた,第2P型MO
SトランジスタP32のソース端子は第1降圧電源回路
C33bのノードBに接続されており,第2NMOSト
ランジスタN32のソース端子は第2降圧電源回路C3
3cのノードCに接続されている。

【0081】かかるプッシュ・プル部C33aに入力端
子35を介してCMOSレベルの論理信号S1が入力さ
れると,PMOSトランジスタP31,P32及びNM
OSトランジスタN31,N32のオン/オフ状態が切
り換えられる。

【0082】(出力回路C33の回路動作)以上のよう
に構成された本実施の形態にかかる出力回路C33の動
作について,図1を参照しながら説明する。本実施の形
態にかかる出力回路C33に向けて内部回路C24から
論理信号S1が出力されると,論理信号S1は,入力端
子35から出力回路C33内部に入力される。

【0083】出力回路C33において,論理信号S1
は,CMOSインバータ回路C35の入力端子と第2P
MOSトランジスタP32のゲート端子及び第2NMO
SトランジスタN32のゲート端子とに分岐入力され
る。この様に論理信号S1が入力されると,第2PMO
SトランジスタP32又は第2NMOSトランジスタN
32からは,第2出力端子34を介して,出力回路C3
3に接続された第2伝送線路T32に,内部回路の反転
論理を持つ出力信号S2’が出力される。

【0084】一方,論理信号S1が入力されたCMOS
インバータ回路C35からは,論理信号S1の反転論理
を持つCMOSレベルの反転論理信号S1’が出力され
る。かかる反転論理信号S1’は,第1PMOSトラン
ジスタP31のゲート端子と第1NMOSトランジスタ
N31のゲート端子とに分岐入力される。この様に反転
論理信号S1’が入力されると,第1PMOSトランジ
スタP31又は第1NMOSトランジスタN31から
は,第1出力端子33を介して,出力回路C33に接続
された伝送線路T31に,内部回路C34と同一の論理
を持つ出力信号S2が出力される。

【0085】相互に反転した論理を持つかかる出力信号
S2及び出力信号S2’の出力についてより詳細に説明
する。まず,内部回路C34から出力された論理信号S
1の論理レベルが”H”レベルである場合には,第2P
MOSトランジスタP32はオフ状態となり,逆に第2
NMOSトランジスタN32はオン状態となる。したが
って,第2出力端子34は第2NMOSトランジスタN
32を介して第2降圧電源回路C33cのノードCと接
続される。上述のように,第2降圧電源回路C33cの
ノードCは,常に”L”レベル側の参照電位Vref_
l程度の電位に保持されており,結果として,第2出力
端子34からは,出力回路C33後段に”L”レベルの
出力信号S2’が出力される。

【0086】さらに,論理信号S1の論理レベルが”
H”レベルである場合には,CMOSインバータ回路C
35からの反転論理信号S1’は,”L”レベルとな
り,第1PMOSトランジスタP31はオン状態とな
り,逆に第1NMOSトランジスタN31はオフ状態と
なる。したがって,第1出力端子33は,第1PMOS
トランジスタP31を介して,第1降圧電源回路C33
bのノードBと接続される。上述のように,第1降圧電
源回路C33bのノードBは,常に”H”レベル側の参
照電位Vref_h程度の電位に保持されており,結果
として,第1出力端子33からは,出力回路C33後段
に”H”レベルの出力信号S2が出力される。

【0087】他方,内部回路C34からの論理信号が”
L”レベルである場合には,第2PMOSトランジスタ
P32はオン状態となり,逆に第2NMOSトランジス
タN32はオフ状態となる。したがって,第2出力端子
34は,第2PMOSトランジスタP32を介して,第
1降圧電源回路C33bのノードBと接続される。結果
として,出力回路C33後段には,第2出力端子34か
ら”H”レベルの出力信号S2’が出力される。

【0088】さらに,論理信号S1の論理レベルが”
L”レベルである場合には,CMOSインバータ回路3
5からの反転論理信号S1’は,”H”レベルである。
したがって,第1PMOSトランジスタP31はオフ状
態となり,NMOSトランジスタN31はオン状態とな
る。結果として,第1出力端子33は,第1NMOSト
ランジスタN31を介して第2降圧電源回路C33cの
ノードCに接続されて,出力回路C33後段には,第1
出力端子33から”L”レベルの出力信号S2が出力さ
れる。

【0089】以上説明した本実施の形態にかかる出力回
路C33の動作において,出力信号S2,S2’の”
H”レベル電圧は,第1降圧電源回路C33bに印加す
る参照電位Vref_hを調整することによって,調節
することができる。また,出力信号S2,S2’の”
L”レベル電圧は,第2降圧電源回路C33cに印加す
る参照電位Vref_lを調整することによって,調節
することができる。

【0090】ここで,本実施の形態にかかる出力回路C
33及び出力回路C33を適用したインタフェース回路
30において,出力信号S2,S2’の信号電圧につい
て数値例を挙げながら具体的に説明する。

【0091】以下に説明するインタフェース回路30の
設計例においては,例えば,集積回路IC31と集積回
路IC32にはVddとして約3.3Vの電源を使用
し,終端電位Vtを約1.5Vに設定し,第1伝送線路
T31及び第2伝送線路T32には共に50Ωの特性イ
ンピーダンスのマイクロストリップラインを使用する。
また,例えば,出力回路C33の第1PMOSトランジ
スタP31及び第2PMOSトランジスタP32が約2
0Ωのオン抵抗を持つように設計されており,第1NM
OSトランジスタN31及び第2NMOSトランジスタ
N32が約20Ωのオン抵抗を持つように設計される。
尚、本設計例は単なる例示であり、他の様々な設計数
値、例えばNMOSトランジスタのオン抵抗を約100
ΩしたりPMOSトランジスタのオン抵抗を約130Ω
としたり等で設計することが可能であることは、いうま
でもない。

【0092】さらに,例えば,参照電位Vref_h
は,約2.2Vに設定されており,参照電位Vref_
lは,約0.8Vに設定される。さらにまた,例えば,
バイアス電圧制御回路C36の所定のバイアス電圧Vg
_hとバイアス電圧制御回路C37の所定のバイアス電
圧Vg_lとは,共に1.6Vになるように設計され
る。また,第3PMOSトランジスタP33は,ゲート
端子に所定のバイアス電圧Vg_h=約1.6Vが印加
されたときにオン抵抗値が約110Ωになるように設計
され,第3NMOSトランジスタN33は,ゲート端子
に所定のバイアス電圧Vg_l=約1.6Vが印加され
たときにオン抵抗値が80Ωに成るように設計される。

【0093】かかる条件において,出力回路C33が,
設計通りに製造されるとともに設定条件通りの電源電圧
及び周囲温度で使用された場合,第3PMOSトランジ
スタP33のドレイン端子の電位,すなわちノードBの
電位は,約2.2Vとなる。また,出力信号S1,S
1’の信号電圧は,”H”レベルで約2.0Vとな
り,”L”レベルで約1.0Vとなる。しかし,実際に
はプロセスの仕上がりのばらつき,電源電圧の変動や周
囲温度の変化等の環境変化により,出力回路C36の各
トランジスタのオン抵抗が所定の値からばらつくことは
避けられない。

【0094】第1PMOSトランジスタP31,第2P
MOSトランジスタP32,及び第3PMOSトランジ
スタP33のオン抵抗がばらついた場合,出力信号S
2,S2’の”H”レベルの信号電圧は,所定の電圧=
2.0Vからはずれ,第3PMOSトランジスタP33
のドレインの電位も,一時的に所定の電位=2.2Vか
らはずれる。

【0095】例えば,第1PMOSトランジスタP3
1,第2PMOSトランジスタP32,及び第3PMO
SトランジスタP33のオン抵抗がそれぞれの所定の値
よりも小さくなったとする。かかる場合,出力電圧S
2,S2’の”H”レベル電圧は,2.0Vよりも高く
なり,第3PMOSトランジスタP33のドレイン端子
の電位は,一時的に2.2Vよりも高くなる。

【0096】したがって,バイアス電圧制御回路C36
のフィードバック入力端子37の入力電圧が高くなるの
で,出力端子38からの出力電圧も高くなる。結果とし
て,第3PMOSトランジスタP33のゲート端子に印
加されるバイアスが小さくなりオン抵抗は大きくなる。
結局,PMOSトランジスタP33のドレイン端子の電
位は,所定の値である約2.2Vに保たれて,出力信号
S2,S2’の”H”レベル電圧を2.0Vに近づける
ことができる。

【0097】また,第1PMOSトランジスタP31,
第2PMOSトランジスタP32,及び第3PMOSト
ランジスタP33のオン抵抗がそれぞれの所定の値より
も大きくなったとする。かかる場合,出力信号S2,S
2’の”H”レベル電位は,2.0Vよりも低くなり,
第3PMOSトランジスタP33のドレイン端子の電位
は,一時的に2.2Vよりも低くなる。

【0098】したがって,バイアス電圧制御回路C36
のフィードバック入力端子37への入力電圧が低くなる
ので,出力端子38からの出力電圧も低くなる。結果と
して,第3PMOSトランジスタP33のゲート端子の
バイアスが大きくなりオン抵抗は小さくなる。結局,第
3PMOSトランジスタP33のドレイン端子の電位
は,所定の値約2.2Vに保たれ,出力信号S2,S
2’の”H”レベル電圧を2.0Vに近づけることがで
きる。

【0099】同様に,第1NMOSトランジスタN3
1,第2NMOSトランジスタN32,及び第3NMO
SトランジスタN33のオン抵抗がばらついた場合,出
力信号S2,S2’の”L”レベル電圧は,設計電圧で
ある約1.0Vからはずれ,第3NMOSトランジスタ
N33のドレイン端子の電位も,所定の電位である約
0.8Vからはずれる。

【0100】例えば,第1NMOSトランジスタN3
1,第2NMOSトランジスタN32,及び第3NMO
SトランジスタN33のオン抵抗がそれぞれの所定の値
よりも小さくなったとする。かかる場合,出力信号S
2,S2’の”L”レベル電圧は,1.0Vよりも低く
なり,第3NMOSトランジスタN33のドレイン端子
の電位は,0.8Vよりも低くなる。

【0101】したがって,バイアス電圧制御回路C37
のフィードバック入力端子310の入力電圧が低くなる
ので,出力端子311の出力電圧も低くなる。結果とし
て,第3NMOSトランジスタN33のゲート端子のバ
イアス電圧が小さくなり,オン抵抗は大きくなる。結
局,第3NMOSトランジスタN33のドレイン端子の
電位が所定値の約0.8Vに保たれ,出力信号S2,S
2’の”L”レベル電圧を,1.0Vに近づけることが
できる。

【0102】また,第1NMOSトランジスタN31,
第2NMOSトランジスタN32,及び第3NMOSト
ランジスタN33のオン抵抗がそれぞれの所定の値より
も大きくなったとする。かかる場合,出力信号S2,S
2’の”L”レベル電圧は,1.0Vよりも高くなり,
第3NMOSトランジスタN33のドレイン端子の電位
は一時的に0.8Vよりも高くなる。

【0103】したがって,バイアス電圧制御回路C37
のフィードバック入力端子310の入力電圧が高くなる
ので,出力端子311からの出力電圧も高くなる。結果
として,第3NMOSトランジスタN33のゲート端子
のバイアスが大きくなり,オン抵抗は小さくなる。結
局,第3NMOSトランジスタN33のドレイン端子の
電位は,設計値の約0.8Vに一定に保たれ,出力信号
S2,S2’の”L”レベル電圧を1.0Vに近づける
ことができる。

【0104】ここで,前述の様に,入力端子35の論理
レベルが”H”レベルの時と”L”レベルの時とで,第
3NMOSトランジスタN33のドレイン端子の電位は
同じなので,入力端子35の論理レベルが’H’レベル
の時と’L’レベルの時とで,バイアス電圧制御回路回
路C36からの出力電圧は同じ,つまり,第3NMOS
トランジスタN33のオン抵抗は同じである。

【0105】(第1の実施の形態の効果) (第1の効果)以上説明したように本実施の形態にかか
る出力回路では,出力信号の信号電圧が,降圧電源回路
のトランジスタの制御されたオン抵抗値とプッシュ・プ
ル部のトランジスタの制御されていないオン抵抗値と伝
送路の終端抵抗のインピーダンスとの比,及び,電源電
位と終端電位との電位差によって決定される。すなわ
ち,トランジスタの製造が完全には設計通りに行かなか
った場合でも,降圧電源回路のトランジスタのオン抵抗
値を制御することによって,出力信号の信号電圧をほぼ
設計値に制御することができる。

【0106】したがって,例えばプロセス仕上がりのば
らつき・電源電圧の変動・周囲温度の変化等があって
も,設計通りに変動が小さい電圧の出力信号を出力する
ことができる。結果として,本実施の形態によれば,適
用されるインタフェース回路の入力回路の感度に対して
一定の余裕を得ることが可能で,雑音による誤動作を起
こし難い,出力回路を提供することができる。

【0107】(第2の効果)また,本実施の形態によれ
ば,出力信号の電圧が設計通りの値でほぼ一定で変動し
ない出力回路を提供することができるため,LS1の出
荷時の検査で不良品の発生を低減することができる。し
たがって,歩留まりが高く経済的に有利な出力回路及び
それを適用したLSIを提供することができる。

【0108】(第3の効果)さらに,本実施の形態にか
かる出力回路においては,集積回路の内部回路から送ら
れてくる送信信号の論理レベルにかかわらず,二つの降
圧電源回路からは,常に一定の電位がプッシュ・プル部
に供給される。このことは,送信信号の論理が変わり出
力回路がスイッチング動作をする時に,出力回路の2の
出力端子の出力電圧がオーバーシュートせずに遷移する
ことに繋がる。結果として,本実施の形態によれば,雑
音が少ない出力信号を出力する出力回路を提供すること
ができる。

【0109】(第4の効果)さらにまた,本実施の形態
にかかる出力回路の降圧電源回路おいては,フィードバ
ックした降圧用のトランジスタのドレイン電位を,参照
電位と比較して降圧電源回路からの供給電位を制御して
いる。したがって,出力信号にLSI外部から雑音が紛
れ込んだとしても,かかる雑音の影響がバイアス電圧制
御回路に及ばない。

【0110】これに対して,出力回路からの出力信号を
フィードバックして,降圧用のトランジスタのオン抵抗
を制御する方法も考えられる。しかし,かかる方法で
は,LSI外部から出力信号への雑音が,バイアス電圧
制御回路に入力されるおそれがあり,降圧用のトランジ
スタのオン抵抗制御の精度が劣化する可能性がある。

【0111】(第2の実施の形態)次に,第2の形態に
ついて,図5〜図7を参照しながら説明する。なお,図
5は,本実施の形態にかかる出力回路C33’の概略的
な回路図であり,図6は,出力回路C33’に適用可能
な制御回路C330の概略的な回路図であり,図7は,
出力回路C33’に適用可能な制御回路C340の概略
的な回路図である。

【0112】図5に示すように,本実施の形態にかかる
出力回路C33’は,図1に示す上記第1の実施の形態
にかかる出力回路C33においてバイアス電圧制御回路
C36に代えてバイアス電圧制御回路C36’を適用し
バイアス電圧制御回路C37に代えてバイアス電圧制御
回路C37’を適用した構成となっている。

【0113】ここで,バイアス電圧制御回路C36’
は,図1に示すバイアス電圧制御回路C36にパワーダ
ウン(以下,「PD」という。)入力端子(以下,「P
D入力端子」という。)312を設けたものである。本
実施の形態にかかる出力回路C33’において,PD入
力端子312は,内部回路C34に接続される。かかる
構成によって,バイアス電圧制御回路C36’の動作状
態は,内部回路C34からPD入力端子312に入力さ
れる信号の論理に応じて,通常の動作状態とPD状態と
のどちらかに制御することができる。なお,PD状態と
は,動作電流が流れない状態,即ち電力を消費しない状
態をいう。但し,PD状態においては,バイアス電圧制
御回路C36’は,その機能を果たさない。

【0114】かかるバイアス電圧制御回路C36’とし
ては,例えば,図6に示すバイアス電圧制御回路C33
0を適用することができる。図6に示すバイアス電圧制
御回路C330は,図3に示すバイアス電圧制御回路C
53と比較して,PD入力端子339がNMOSトラン
ジスタN333のゲート電極に接続されていることが相
違するのみで他の回路構成は実質的に同一である。PD
入力端子339に”H”レベルの論理信号が入力されて
いる場合には,かかるバイアス制御回路C330は通常
の動作状態にある。一方,PD入力端子339に”L”
レベルの論理信号が入力されている場合には,バイアス
制御回路C330はPD状態にある。

【0115】また,バイアス電圧制御回路C37’は,
図1に示すバイアス電圧制御回路C37にPD入力端子
313を設けたものである。本実施の形態にかかる出力
回路C33’において,PD入力端子313は,内部回
路C34に接続される。かかる構成によって,バイアス
電圧制御回路C37’は,内部回路C34からPD入力
端子313に入力される信号の論理に応じて,通常の動
作状態とPD状態とのどちらかに制御することができ
る。

【0116】かかるバイアス電圧制御回路C37’とし
ては,例えば,図7に示すバイアス電圧制御回路C34
0を適用することができる。バイアス電圧制御回路C3
40は,図4に示すバイアス電圧制御回路C63と比較
すると,PD入力端子349がインバータ回路C341
の入力端子に接続されるとともにインバータ回路C34
1の出力端子がPMOSトランジスタP343のゲート
電極に接続されていることが相違するのみで,他の構成
は同一である。PD入力端子349に”H”レベルの論
理信号が入力される場合には,バイアス電圧制御回路C
340は,通常の動作状態にある。PD入力端子349
に”L”レベルの論理信号が入力されている場合には,
バイアス電圧制御回路C340はPD状態にある。

【0117】(本実施の形態の効果)以上説明した本実
施の形態では,簡単な論理回路とPD入力端子とを設け
るだけで,バイアス電圧制御回路C36’とバイアス電
圧制御回路C37’とのDC電流を流れなくすることが
できるので,無駄な電力消費をカットすることができ
る。これに対し,図1に示す上記第1の実施の形態で
は,出力回路C33が動作していないときにも,バイア
ス電圧制御回路C36とバイアス電圧制御回路C37と
にはDC電流が流れるため,無駄な消費電力を消費す
る。なお,上記第1の実施の形態によって得られる第1
〜第4の効果は,本実施の形態においても得ることがで
きる。

【0118】(第3の実施の形態)次に,第3の実施の
形態について,図8を参照しながら説明する。なお,図
8は,本実施の形態にかかる出力回路C73及び出力回
路C73を適用したインタフェース回路70の概略的な
回路図である。図8に示すように,本実施の形態にかか
る出力回路C73は,帰還電圧形成手段に相当する回路
を構成するPMOSトランジスタP74,終端抵抗R7
3,R74及びNMOSトランジスタN74を備えてい
る点が,図1に示す上記第1の実施の形態にかかる出力
回路C33と相違する。

【0119】(出力回路C73の回路構成)本実施の形
態にかかる出力回路C73において,PMOSトランジ
スタP74のソース端子は,第1降圧電源回路C73b
のノードB2を介して,第3PMOSトランジスタP7
3のドレイン端子に接続されている。また,PMOSト
ランジスタP74のドレイン端子は,終端抵抗R73を
介して終端電位Vtに終端されている。さらに,PMO
SトランジスタP74のゲート端子には約0Vの電圧が
与えられており,したがって,PMOSトランジスタP
74は常時オン状態である。

【0120】また,NMOSトランジスタN74のソー
ス端子は,第2降圧電源回路C73cのノードC2を介
して,第3NMOSトランジスタN73のドレイン端子
に接続されている。また,NMOSトランジスタN74
のドレイン端子は,終端抵抗R74を介して終端電位V
tに終端されている。さらに,NMOSトランジスタN
74のゲート端子には,電源電圧Vddが与えられてお
り,したがって,NMOSトランジスタN74は,PM
OSトランジスタP74同様,常時オン状態である。

【0121】かかる出力回路C73の第1降圧電源回路
C73bにおいて,バイアス電圧制御回路C76の入力
端子77は,PMOSトランジスタP74のドレイン端
子に接続されている。また,第2降圧電源回路C73c
において,バイアス電圧制御回路C77の入力端子71
0は,NMOSトランジスタN74のドレイン端子に接
続される。

【0122】本実施の形態にかかる出力回路C73にお
いて,他の回路構成は,図1に示す上記第1の実施の形
態にかかる出力回路C33と略同一である。したがっ
て,バイアス電圧制御回路C76には,図1に示すバイ
アス電圧制御回路C36と略同一の構成の回路を使用す
ることができ,バイアス電圧制御回路C77には,図1
に示すバイアス電圧制御回路C37と略同一の構成の回
路を使用できる。また,入力回路C71もC31と同じ
構成の回路を使用できる。

【0123】(出力回路C73の回路動作)出力回路C
73において,PMOSトランジスタP74は,PMO
SトランジスタP71,P72と同一構造に設計されて
おり,それぞれのオン抵杭は等しくなるように設計され
ている。同様に,NMOSトランジスタN74は,NM
OSトランジスタN71,N72と同一構造に設計され
ており,それぞれのオン抵抗は等しくなるように設計さ
れている。

【0124】さらにまた,終端抵抗R73,R74の抵
抗値は,終端抵抗R71,R72の抵抗値とほぼ等し
い。したがって,PMOSトランジスタP74のドレイ
ン端子の電位は,出力端子73,74の’H’レベルの
出力電圧とほぼ等しい。また,NMOSトランジスタN
74のドレインの電位は出力端子73,74の’L’レ
ベルの出力電圧とほぼ等しい。

【0125】出力回路C73の出力電圧の’H’レベル
は,PMOSトランジスタP73のオン抵抗,PMOS
トランジスタP71(又はPMOSトランジスタP7
2)のオン抵抗,PMOSトランジスタP74のオン抵
抗,終端抵抗R71(又はR72),終端抵抗R73の
抵抗によって決まる。また,出力電圧の’L’レベル
は,NMOSトランジスタN73のオン抵抗,NMOS
トランジスタN72(又はNMOSトランジスタN7
1)のオン抵抗,NMOSトランジスタN74のオン抵
抗,終端抵抗R72(又は終端抵抗R71),終端抵抗
R74の抵抗値によって決まる。

【0126】例えば,電源電圧Vdd=3.3V,終端
電位Vt=1.5V,終端抵抗R71=R72=R73
=R74=50Ω,PMOSトランジスタP71.P7
2,P74のオン抵抗=20Ω,PMOSトランジスタ
P73のオン抵抗=55Ω,NMOSトランジスタN7
1,N72,N74のオン抵抗=20Ω,NMOSトラ
ンジスタN73のオン抵抗=40Ωに設計すれば,出力
電圧の’H’レベル=2.0V,’L’レベル=1.0
Vになり,上記第1の実施の形態において例示した出力
電圧と同一になる。

【0127】参照電位Vref_hは,所定の出力電圧
の’H’レベルと等しい電位(本例の場合は2.0V)
にする。また,参照電位Vref_lは,所定の出力電
圧の’L’レベルと等しい電位(本例の場合は1.0
V)にする。バイアス電圧制御回路C76は,PMOS
トランジスタP74のドレイン端子の電位と参照電位V
ref_hとを比較して,第3PMOSトランジスタP
73のオン抵抗を制御している。また,バイアス電圧制
御回路C77は,NMOSトランジスタN74のドレイ
ンの電位と参照電位Vref_lを比較して,NMOS
トランジスタN73のオン抵抗を制御している。

【0128】以上のように構成された本実施の形態にか
かる出力回路C73において,他の回路動作は,図1に
示す上記第1の実施の形態にかかる出力回路C33と略
同一である。

【0129】(本実施の形態の効果)まず,本実施の形
態において解決しようとしている課題を述べる。図1に
示す上記第1の実施の形態にかかる出力回路C33おい
ては,第3PMOSトランジスタP33のドレイン端子
の電位と第3NMOSトランジスタN33のドレイン端
子の電位とは一定の電位に抑えることはできるものの,
第1PMOSトランジスタP31及び第2PMOSトラ
ンジスタP32と,第1NMOSトランジスタN31及
び第2NMOSトランジスタN32とのオン抵抗の変動
が制御できないことは課題として残されている。このた
め出力回路C33の出力電圧は,所定の出力電圧にある
程度近づけることはできるが,完全には制御できない。

【0130】例えば,第1PMOSトランジスタP31
(又は第2NMOSトランジスタP32)のオン抵抗が
所定のオン抵抗(例えば20Ω)よりも小さい場合,バ
イアス制御回路C36の働きにより第3PMOSトラン
ジスタP33のドレインの電位は一定の電位に制御する
ことはできる。しかし,出力電圧S1,S1’は第1P
MOSトランジスタP31(又は第2PMOSトランジ
スタP32)のオン抵抗と第1終端抵抗R31(又は第
2終端抵抗R32)の分圧で決まるので,出力電圧の”
H”レベルは,所定の出力電圧よりも高い電位になって
しまう。

【0131】逆に,第1PMOSトランジスタP31
(又は第2PMOSトランジスタP32)のオン抵抗が
所定のオン抵抗(例えば20Ω)よりも大きい場合,バ
イアス制御回路C36の働きにより第3PMOSトラン
ジスタP33のドレイン端子の電位は一定の電位に制御
することはできる。しかし,出力電圧は第1PMOSト
ランジスタP31(又は第2PMOSトランジスタP3
2)のオン抵抗と第1終端抵抗R31(又は第2終端抵
抗R32)の分圧で決まるので,出力電圧の”H”レベ
ルは,所定の出力電圧よりも低い電位になってしまう。

【0132】一方,本実施の形態にかかる出力回路C7
3では,バイアス電圧制御回路C76はPMOSトラン
ジスタP74のドレイン端子の電位と参照電位Vref
_hとを比較して第3PMOSトランジスタP73のオ
ン抵抗を制御している。また,バイアス電圧制御回路C
77はNMOSトランジスタN74のドレイン端子の電
位と参照電位Vref_lとを比較して第3NMOSト
ランジスタN73のオン抵抗を制御している。

【0133】ここで,PMOSトランジスタP74のド
レイン端子の電位は,出力端子73,74の’H’レベ
ルの出力電圧と等しく,NMOSトランジスタN74の
ドレイン端子の電位は出力端子73,74の’L’レベ
ルの出力電圧と等しくなるように設計されている。ま
た,PMOSトランジス夕P71,P72,P74は同
じ構造に成るように製造されており,NMOSトランジ
スタN71,N72,N74は構造に成るように製造さ
れているので,それぞれのオン抵抗のばらつきもほぼ同
じにすることができる。

【0134】つまり,PMOSトランジスタP74のド
レイン端子の電位を参照電位Vref_hと比較するこ
とで,出力電圧の’H’レベルが参照電位Vref_h
にほぼ等しくなるようにできる。そしてNMOSトラン
ジスタN74のドレインの電位を参照電位Vref_l
と比較することで,出力電圧の’L’レベルが参照電位
Vref_lにほぼ等しくなるように制御できる。

【0135】結局,本実施の形態によれば,第1の実施
の形態と比べてより一層精度良く一定の出力電圧を出力
することができ,集積回路の歩留まり向上及びイニシャ
ルコストの削減に寄与することができる。なお,第1の
実施の形態によって得られる第3及び第4の効果は,本
実施の形態においても,そのまま得ることができる。

【0136】(第4の実施の形態)次に,第4の実施の
形態について,図9を参照しながら説明する。なお,図
9は,本実施の形態にかかる出力回路C83及び出力回
路C83を適用したインタフェース回路80の概略的な
回路図である。

【0137】(出力回路C83の回路構成)図8に示す
上記第3の実施の形態にかかる出力回路C73では終端
抵抗R73,R74をLS1の外部に実装しているのに
対し,図9に示すように,本実施の形態にかかる出力回
路C83では終端抵抗R83,R84をLS1に内蔵し
ている。出力回路C83では,終端抵抗R83,R84
は,第1終端抵抗R81,第2終端抵抗R82と等しい
抵抗値に設計する。終端抵抗R83,R84は,例え
ば,拡散抵抗等を使用して,LSI基板上に形成するこ
とができる。

【0138】出力回路C83の他の回路構成は上記第1
〜第4の実施の形態と略同一であり,バイアス電圧制御
回路C86には,図1に示すバイアス電圧制御回路C3
6と同一構成の回路を使用することができる。また,バ
イアス電圧制御回路C87には,図1に示すバイアス電
圧制御回路C37と同一構成の回路を使用することがで
きる。また,入力回路C81には,図1に示す入力回路
C31と同一構成の回路を使用することができる。

【0139】本実施の形態にかかる出力回路C83で
は,終端抵抗R83,R84をLS1に内蔵するので,
基板上に終端抵抗を実装する必要がない。したがって,
上記第3の実施の形態に比べて,実装面積の縮小化(基
板を小さくできる),基板の配線設計の容易化,及びイ
ニシャルコストの削減(抵抗の費用が不要になる,基板
の製造費用が安くなる)できる効果がある。また,第2
の実施例で挙げた効果は,そのまま,本実施の形態でも
得られる。

【0140】(第5の実施の形態)次に,第5の実施の
形態について,図10を参照しながら説明する。なお,
図10は,本実施の形態にかかる出力回路C93及び出
力回路C93を適用したインタフェース回路90の概略
的な回路図である,

【0141】出力回路C93は,図1に示す上記第1の
実施の形態にかかる出力回路C33において,第1PM
OSトランジスタP31の代わりにNMOSトランジス
タN94を用いるとともに第2PMOSトランジスタP
32の代わりにNMOSトランジスタN95を用いたも
のと略同一の構成を有している。NMOSトランジスタ
N94,N95のオン抵抗は,第PMOSトランジスタ
P31,第2PMOSトランジスタP32のオン抵抗に
等しい。

【0142】また,本実施の形態にかかる出力回路C9
3は,実質的にPMOSトランジスタをNMOSトラン
ジスタで置換したことで,出力論理の都合上,入力端子
95が,CMOSインバータC95の入力端子とNMO
SトランジスタN94のゲート端子及びNMOSトラン
ジスタN92のゲート端子とに接続されている。また,
CMOSインバータC95の出力端子が,NMOSトラ
ンジスタN91,N95のゲート端子に接続されてい
る。

【0143】出力回路C93の他の回路構成及び回路動
作は,図1に示す上記第1の実施の形態にかかる出力回
路C33と略同一であるので,詳細な説明は省略する。
なお,バイアス電圧制御回路C96には,図1に示すバ
イアス電圧制御回路C36と同一構成の回路を使用する
ことができ,バイアス電圧制御回路C97には,図1に
示すバイアス電圧制御回路C37と同一構成の回路を使
用することができる。また,入力回路C91には,図1
に示す入力回路C31と同一構成の回路を使用すること
ができる。

【0144】以上説明した本実施の形態にかかる出力回
路は,PMOSトランジスタの代わりにNMOSトラン
ジスタを用いることで,トランジスタのサイズを小さく
できる(一般に,PMOSトランジスタよりもNMOS
トランジスタの方が移動度が大きく,また閾値が低いた
め,同じオン抵抗を得ようとする場合には,NMOSト
ランジスタの方がゲート幅を小さくできる。)。したが
って,本実施の形態によれば,1Cの高集積化に有利な
出力回路を提供することができる。なお,第1の実施の
形態であげた効果は,そのまま,本実施の形態において
も得られる。

【0145】(第6の実施の形態)次に,第6の実施の
形態について,図11を参照しながら説明する。なお,
図11は,本実施の形態にかかる出力回路C103の概
略的な回路図である。図11に示す本実施の形態にかか
る出力回路C103と図10に示す上記第5の実施の形
態にかかる出力回路C93との相違は,出力回路C10
3がNMOSトランジスタN106を備えていることで
ある。本実施の形態の特徴にかかるNMOSトランジス
タN106のソース端子とドレイン端子とは,出力回路
C103の第1出力端子103と第2出力端子104と
に接続されている。

【0146】なお,第1出力端子103側と第2出力端
子104側とでは,どちらがソース端子でもドレイン端
子でも構わない。出力回路C103において,NMOS
トランジスタN106のゲートには,電源電圧Vddが
与えられており,NMOSトランジスタN106は常時
オン状態である。更に,出力回路C103の製造時に
は,NMOSトランジスタN106は,NMOSトラン
ジスタN101,N102,N103,N104,N1
05の付近に配置して,それぞれのプロセス仕上がりが
同程度になるようにする。

【0147】出力回路C103の他の回路構成は図10
に示す上記第5の実施の形態にかかる出力回路C93と
略同一であるため,その詳細な説明は省略する。なお,
バイアス電圧制御回路C106には,図10に示すバイ
アス電圧制御回路C96と同一構成の回路を使用するこ
とができる。また,バイアス電圧制御回路C107に
は,図10に示すバイアス電圧制御回路C97と同一構
成の回路を使用することができる。さらに,入力回路C
101には,図10に示す入力回路C91と同一構成の
回路を使用することができる。

【0148】以上のように構成された出力回路C103
においては,NMOSトランジスタNC106が第1出
力端子103と第2出力端子104間に接続されている
ため,出力電圧の”H”レベルと”L”レベルとは,第
1降圧電源回路C103bの第3PMOSトランジスタ
P103のオン抵抗,NMOSトランジスタN104
(又はNMOSトランジスタN105)のオン抵抗,本
実施の形態にかかるNMOSトランジスタN106のオ
ン抵抗,第1終端抵抗R101及び第2終端抵抗R10
2,NMOSトランジスタN102(又はNMOSトラ
ンジスタN101)のオン抵抗,第2降圧電源回路C1
03cの第3NMOSトランジスタN103のオン抵抗
の抵抗値によって決まる。

【0149】例えば,電源電圧Vdd=3.3V,終端
電位Vt=1.5V,終端抵抗R101=R102=5
0Ω,NMOSトランジスタN104,N105のオン
抵抗=10Ω,第3PMOSトランジスタP103のオ
ン抵抗=55Ω,NMOSトランジスタN106のオン
抵抗=100Ω,NMOSトランジスタN101,N1
02のオン抵抗=10Ω,第3NMOSトランジスタN
103のオン抵抗=40Ωに設計すれば,出力電圧の’
H’レベル=約2.0V,’L’レベル=約1.0Vと
なり,図10に示す上記第5の実施の形態と同様の出力
電圧を得ることができる。

【0150】また,参照電位Vref_hは,第3PM
OSトランジスタP103のドレイン端子の所定の電位
と等しい電位(例えば約2.2V)にする。また,参照
電位Vref_lは,第3NMOSトランジスタN10
3のドレイン端子の所定の電位と等しい電位(例えば約
0.8V)にする。その他の回路動作は,図10に示す
上記第5の実施の形態にかかる出力回路C93と略同一
であるため,その詳細な説明は省略する。

【0151】以上説明した本実施の形態が解決しようと
している上記第5の実施の形態の問題を述べる。それ
は,図10に示す出力回路C93においては,第3PM
OSトランジスタP93のドレイン端子の電位と第3N
MOSトランジスタN93のドレイン端子の電位とは一
定の電位に抑えることはできるが,NMOSトランジス
タN94,N95,N91,N92のオン抵抗の変動は
制御できないことである。このため出力回路C93の出
力電圧は,所定の出力電圧にある程度近づけることはで
きるが,完全には制御できない。

【0152】図11に示すように,本実施の形態にかか
る出力回路C103において,NMOSトランジスタN
106は,出力回路C103の出力電圧の変動を抑え,
より精度良く一定の出力電圧を出力する効果がある。以
下,そのことについて説明する。

【0153】出力回路C103では,NMOSトランジ
スタN101,N102のオン抵抗が所定のオン抵抗
(例えば約10Ω)よりも小さく,NMOSトランジス
タN104,N105のオン抵抗が所定のオン抵抗(例
えば約10Ω)よりも小さい場合,NMOSトランジス
タN106のオン抵抗も所定オン抵抗(例えば約100
Ω)よりも小さくなる。そのため,NMOSトランジス
タN106のオン抵抗(Rn106という。)と第1終
端抵抗R101,第2終端抵抗R102の合成抵抗=
{Rnl06×(R101+R102)}/(Rnl0
6十R101+R102)も所定の抵抗値よりも小さく
なるので,NMOSトランジスタN106が無い場合に
比べると出力電圧の変動は小さくできる。

【0154】次に,出力回路C103では,NMOSト
ランジスタN1O1,N102のオン抵抗が所定のオン
抵抗(例えば約10Ω)よりも大きく,NMOSトラン
ジスタN104,N105のオン抵抗が所定のオン抵抗
(例えば約10Ω)よりも大きい場合,NMOSトラン
ジスタN106のオン抵抗も所定オン抵抗(例えば10
0Ω)よりも大きくなる。そのため,NMOSトランジ
スタN106のオン抵抗と第1終端抵抗R101,第2
終端抵抗R102の合成抵抗={Rnl06×(R10
1+R102)}/(Rnl06十R101+R10
2)も所定の抵抗値よりも大きくるので,NMOSトラ
ンジスタN106が無い場合に比べると出力電圧の変動
は小さくできる。

【0155】以上説明したことから,本実施の形態によ
れば,上記第5の実施の形態についての説明で挙げた第
1の効果と同様の効果が得られることに加えて,NMO
SトランジスタN106を備えることにより,より精度
良く一定の出力電圧を出力することができることが分か
る。なお,上記第1の実施の形態についての説明で挙げ
た第3及び第4の効果は,本実施の形態においてもその
まま得られる。

【0156】(第7の実施の形態)次に,第7の実施の
形態について,図12を参照しながら説明する。なお,
図12は,本実施の形態にかかる出力回路C1103及
び出力回路C1103を適用したインタフェース回路1
100の概略的な回路図である。図12に示すように,
本実施の形態にかかる出力回路C1103が図1に示す
上記第1の実施の形態にかかる出力回路C33と最も大
きく相違する点は,出力回路C1103が入力端子11
05の他にスリーステート制御信号の入力端子(以下,
「スリーステート入力端子」という。)1107を持つ
ことである。

【0157】さらに,本実施の形態にかかる出力回路C
1103は,第1NAND回路C1108と第2NAN
D回路C1111と第1NOR回路C1109と第2N
OR回路C1112と第1インバータ回路C1105と
第2インバータ回路C1110とを備えていることも,
図1に示す出力回路C33と相違する。本実施の形態に
かかる出力回路C1103においては,これら論理素子
の機能によって,スリーステート端子1107から”
L”レベルの論理信号が入力された場合に,出力端子1
103及び出力端子1104をハイインピーダンス状態
にすることができる。

【0158】出力回路C1103において,第1インバ
ータ回路C1105の入力端子は,入力端子1105に
接続されており,第2インバータ回路C1110の入力
端子はスリーステート入力端子1107に接続されてい
る。

【0159】また,第1NAND回路C1108は,一
つの入力端子が入力端子1105に接続されており,他
の入力端子がスリーステート入力端子1107に接続さ
れている。さらに,かかる第1NAND回路C1108
の出力端子は,第1PMOSトランジスタP1101の
ゲート端子に接続されている。

【0160】また,第2NAND回路C1111は,一
つの入力端子がスリーステート入力端子1107に接続
されており,他の入力端子が第1インバータ回路C11
05の出力端子に接続されている。さらに,かかる第2
NAND回路C1111の出力端子は,第2PMOSト
ランジスタP1102のゲート端子に接続されている。

【0161】また,第1NOR回路C1109は,一つ
の入力端子が第1インバータ回路C1105の出力端子
に接続されており,他の入力端子が第2インバータ回路
C1110の出力端子に接続されている。かかる第1N
OR回路C1109の出力端子は,第2NMOSトラン
ジスタN1102のゲート端子に接続されている。

【0162】また,第2NOR回路C1112は,一つ
の入力端子が第2インバータ回路C1110の出力端子
に接続されており,他の入力端子が入力端子1105に
接続されている。かかる第2NOR回路C1112の出
力端子は,第1NMOSトランジスタN1101のゲー
ト端子に接続されている。

【0163】本実施の形態にかかる出力回路C1103
において,他の回路構成は,図1に示す第1の実施の形
態にかかる出力回路C33と略同一である。したがっ
て,出力回路C1103において,バイアス電圧制御回
路C1106には,図1に示すバイアス電圧制御回路C
36と同一構成の回路を使用することができ,バイアス
電圧制御回路C1107には,図1に示すバイアス電圧
制御回路C37と同一構成の回路を使用することができ
る。さらに,入力回路C1101には,図1に示す入力
回路C31と同じ構成の回路を使用できる。また,スリ
ーステート制御するための回路構成は,出力回路C11
03以外の回路構成も可能である。

【0164】以上のように構成された出力回路C110
3において,スリーステート入力端子1107にCMO
S論理レベルの”H”レベル信号が入力されている場合
には,入力信号端子1105の入力信号の論理に基づ
き,出力端子1103と出力端子1104とから”H”
レベル電圧と”L”レベル電圧とが出力される。

【0165】スリーステート入力端子1107にCMO
S論理レベルの”L”レベル信号が入力された場合は,
入力信号端子1105の入力信号の論理に関わらずPM
OSトランジスタP1101,P1102,NMOSト
ランジスタN11O1,N1102はオフ状態になり,
出力端子1103と出力端子1104とは共にハイ・イ
ンピーダンス状態になる。この時,出力回路に出力電流
は流れない。

【0166】以上説明した本実施の形態が解決しようと
している上記第1の実施の形態についての課題を述べ
る。第1の実施の形態では,受信側の集積回路に接続さ
れた伝送線路端が終端抵抗を介して終端電位に終端され
ている。小振幅インタフェース回路において,終端電位
は出力回路の電源電圧よりも低い電位であるため,出力
回路の出力端子から終端電位へDC電流が流れる。かか
るDC電流は出力回路が動作していない時にも流れるた
め,無駄な電力消費が生じてしまう。しかも,かかるD
C電流によって消費される電力は,出力回路全体の消費
電力に対して大きな比率を占める。

【0167】本実施の形態にかかる出力回路では,簡単
な論理回路とスリーステート入力端子を設けるだけで,
出力回路が非動作時には出力端子をハイ・インピーダン
ス状態に状態固定して,DC電流を流れなくすることが
できる。これにより,信号伝送が行われていない場合の
無駄な電力消費をカットすることができる。なお,第1
の実施の形態で挙げた効果は,そのまま,本実施の形態
においても得られる。

【0168】(第8の実施の形態)次に,第8の実施の
形態について,図13及び図14を参照しながら説明す
る。なお,図13は,本実施の形態にかかる一の出力回
路C1103’の概略的な回路図であり,図14は,本
実施の形態にかかる他の出力回路C1103”の概略的
な回路図である。

【0169】図13に示すように,出力回路C110
3’は,図12に示す上記第7の実施の形態にかかる出
力回路C1103と比較すると,バイアス電圧制御回路
C1106に代えてバイアス電圧制御回路C1106’
が適用されるとともにバイアス電圧制御回路C1107
に代えてバイアス電圧制御回路C1107’が適用され
た点が相違し,他の構成は実質的に同一である。

【0170】出力回路C1103’に適用されているバ
イアス電圧制御回路C1106’は,実質的に,図12
に示すバイアス電圧制御回路C1106にPD入力端子
1109を設けた構成を有する。本実施の形態にかかる
出力回路C1103’において,バイアス電圧制御回路
C1106’のPD入力端子1109は,集積回路IC
32の内部回路C1104に接続される。かかるバイア
ス電圧制御回路C1106’としては,例えば,図6に
示すバイアス電圧制御回路C330を適用することがで
きる。

【0171】また,バイアス電圧制御回路C1107’
は,実質的に,図12に示すバイアス電圧制御回路C1
107にPD入力端子1110を設けた構成を有する。
本実施の形態にかかる出力回路C1103’において,
バイアス電圧制御回路C1107’のPD入力端子11
10は,集積回路IC32の内部回路C1104に接続
される。かかるバイアス電圧制御回路C1107’とし
ては,例えば,図7に示すバイアス電圧制御回路C34
0を適用することができる。

【0172】以上のように構成された本実施の形態にか
かる出力回路C1103’において,内部回路C110
4からPD入力端子1109とPD入力端子1110と
スリーステート入力端子1107に共に,”H”レベル
の論理信号が入力される場合には,出力回路C110
3’は通常の動作状態にある。一方,PD入力端子11
09とPD入力端子1110とスリーステート入力端子
1107に共に,”L”レベルの論理信号が入力される
場合には,出力回路C1103’はハイ・インピーダン
ス状態にあり,かつバイアス電圧制御回路C1106’
とバイアス電圧制御回路C1107’とは,PD状態に
ある。

【0173】さらに,本実施の形態においては,図14
に示す出力回路C1103”の構成を採用することも可
能である。図14に示すように,出力回路C1103”
は,図13に示す出力回路C1103’において内部回
路C1104に独立に接続されているPD制御端子11
09とPD制御端子1110とをスリーステート入力端
子1107に共通接続した構成を有している。

【0174】かかる構成を有する出力回路C1103”
は,スリーステート入力端子1107に”H”レベルの
論理信号が入力されている場合には,通常の動作状態に
ある。一方,スリーステート入力端子1107に”L”
レベルの論理信号が入力されている場合には,出力回路
C1103”はハイインピーダンス状態にあり,かつバ
イアス電圧制御回路C1106とバイアス電圧制御回路
C1107とはPD状態にある。

【0175】(本実施の形態の効果)以上説明したよう
に,本実施の形態によれば,スリーステート制御とPD
制御との両方を実施することで,出力回路のDC電流は
完全に流れなくなるので,無駄な電力消費を抑えること
ができると共に,LSIの出荷検査のために行われるI
CCS試験を効果的に行うことができる。ここで,IS
SC試験とは,LSIの微少なリーク電流を測定するこ
とによって不良品を検査する手法であり,広く一般に用
いられている。

【0176】これに対して,上記第7の実施の形態にお
いては,スリーステート制御によって出力回路のDC出
力電流を流れなくすることができるが,バイアス電圧制
御回路にはDC電流が流れてしまう。かかるDC電流
は,無駄な電力を消費するとともに,ISSC試験の妨
げとなる。

【0177】さらに,本実施の形態において,図14に
示す出力回路C1103”の構成を採用した場合,一本
の共通入力端子(図14においてはスリーステート入力
端子1107)でスリーステート制御とPD制御とを両
方行うことができるため,LSIの内部回路からの制御
が容易になる。

【0178】なお,第1の実施の形態によって得ること
ができる第1〜第3の効果は,本実施の形態においても
得ることができる。

【0179】(第9の実施の形態)次に,第9の実施の
形態について,図15及び図16を参照しながら説明す
る。なお,図15は,本実施の形態にかかる出力回路C
1203及び出力回路C1203を適用したインタフェ
ース回路1200のの概略的な回路図であり,図16
は,出力回路C1203に適用可能な参照電位発生回路
C1300についての概略的な回路図である。

【0180】図16に示すように,本実施の形態にかか
る出力回路C1203は,図1に示す上記第1の実施の
形態にかかる出力回路C33と,略同一の回路構成を有
している。したがって,バイアス電圧制御回路C120
6には,図1に示すバイアス電圧制御回路C36と同一
構成の回路を使用することができる。また,バイアス電
圧制御回路C1207には,図1に示すバイアス電圧制
御回路C37と同一構成の回路を使用することができ
る。さらに,出力回路C1203を適用したインタフェ
ース回路1200において,入力回路C1201には,
図1に示す入力回路C31と同じ構成の回路を使用する
ことができる。

【0181】ただし,本実施の形態においては,送信側
の集積回路IC1202内部に参照電位発生回路C12
08が内蔵されており,かかる点が,2種類の参照電位
Vref_hとVref_1とを集積回路IC32外部
から供給している上記第1の実施の形態とは相違する。
本実施の形態にかかる出力回路では,参照電位発生回路
C1208の2つの出力端子は,それぞれバイアス電圧
制御回路C1206の参照電位入力端子1206と,バ
イアス電圧制御回路C1207の参照電位入力端子12
10とに別々に接続されている。かかる構成によって,
バイアス電圧制御回路C1206とバイアス電圧制御回
路C1207への参照電位の付与が実現されている。

【0182】図16には,参照電位発生回路C1208
の一例として,回路1300を示す。かかる回路130
0においては,抵抗R1301と抵抗R1302と抵抗
R1303とが,電源電位VddとGNDとの間に,直
列に順次接続されている。かかる回路1300は,電源
電圧Vddを抵抗R1301と抵抗R1302と抵抗R
1303とで分圧して,出力端子1301と出力端子1
302とに参照電位を発生させている。

【0183】集積回路IC1202に適用する場合,か
かる回路1300は,出力端子1301がバイアス電圧
制御回路C1206の参照電位入力端子1206に接続
され,出力端子1302がバイアス電圧制御回路C12
07の参照電位入力端子1209に接続される。ここ
で,抵抗R1301,抵抗R1302,抵抗R1303
は,例えばシリコン基盤に高濃度の不純物をドープした
高濃度不純物領域を使用して製造することができる。

【0184】なお,参照電位発生回路C1208には,
図16に示す回路1300以外の回路構成を適用できる
ことは言うまでもない。図16に示す回路1300は,
非常に簡便な回路構成であるという利点はあるが,反
面,生成される参照電位の十分な精度を得ることは容易
ではない。もっと精度の良い参照電位を生成すれば,出
力回路C1203における出力電圧の制御の精度が更に
向上する。

【0185】以上説明した本実施の形態では,参照電位
発生回路を集積回路化して集積回路1C1202に内蔵
しているので,基板上での実装面積を省き,さらに,基
板上の参照電位発生回路のコストを省くことができる。

【0186】また,LS1に外部から参照電位を与える
なら,外部電位の印加用に専用のLS1ピンを設ける必
要がある。参照電位の供給ピンが増えると,ESD等の
信頼性の対策が複雑化する。本実施の形態では参照電位
発生回路を内蔵しているので,上記第1の実施の形態に
比べてピン数の低減,信頼性の対策が不要になる。これ
は,1Cの設計を著しく簡便にする。なお,第1の実施
の形態で挙げた効果は,そのまま,本実施の形態でも得
られる。

【0187】(第10の実施の形態)次に,本発明の第
10の実施の形態について,図17を参照しながら説明
する。なお,図17は,本実施の形態にかかる出力回路
C1403の概略的な回路図である。かかる出力回路C
1403は,CTT以外の小振幅インタフェース回路,
特に,LVDSインタフェース回路への適用が有効な出
力回路である。

【0188】図17に示すように,本実施の形態にかか
る出力回路C1403において,プッシュ・プル部C1
403aは,スリーステート端子1407からの論理信
号によってスリーステート制御される。かかる点は,図
12に示す上記第7の実施の形態にかかる出力回路C1
103と同一である。さらに,プッシュ・プル部C14
03aは,出力信号形成用の4つのNMOSトランジス
タN1401,N1402,N1404,N1405を
備えている。かかる点は,図10に示す上記第5の実施
の形態にかかる出力回路C93と同一である。

【0189】さらにまた,プッシュ・プル部C1403
aは,出力端子1403にソース端子(又はドレイン端
子)が接続され第2出力端子1404にドレイン端子
(又はソース端子)が接続され,出力信号の設計値から
のずれを抑制するNMOSトランジスタN1406を備
えている。かかる点は,上記図11に示す上記第6の実
施の形態にかかる出力回路C103と同一である。ただ
し,本実施の形態にかかる出力回路C1403において
は,NMOSトランジスタN1406のゲート端子がス
リーステート入力端子1407に接続されている。かか
る点は,図11に示す出力回路C103とは相違する。

【0190】また,本実施の形態にかかる出力回路C1
403において,第1降圧電源回路C1403bと第2
降圧電源回路C1403cとは,集積回路IC1402
上に集積された参照電位発生回路C1408から送られ
る参照電位に基づいて制御される。かかる点は,図15
に示す上記第9の実施の形態にかかる出力回路C120
3と同一である。

【0191】図17に示すLVDSに適合したインタフ
ェース回路1400において,かかる出力回路C140
3の出力端子1403,1404と入力回路C1401
の入力端子1401,1402とは,伝送線路T140
1,T1402によって1対1接続されている。インタ
フェース回路1400において,かかる伝送線路T14
01と伝送線路T1402とは,入力回路C1401側
に接続された一端同士が外付け抵抗R1401によって
相互に接続されている。かかる伝送線路T1401,T
1402の終端の仕方は,上記第1〜第9の実施の形態
にかかる出力回路を適用したいずれのインタフェース回
路とも相違する。

【0192】なお,本実施の形態にかかる出力回路C1
403において,バイアス電圧制御回路C1406とバ
イアス電圧制御回路C1407とには,例えば,図3に
示す回路C53と図4に示す回路C63とを適用するこ
とができる。さらに,参照電位発生回路C1408に
は,例えば,図16に示す回路C1300を適用するこ
とができる。さらにまた,出力回路C1403におい
て,出力電圧の”H”レベルと”L”レベルとは,PM
OSトランジスタP1401のオン抵抗と,NMOSト
ランジスタN1404(又はN1405)のオン抵抗
と,NMOSトランジスタN1406のオン抵抗と抵抗
R1401の合成抵抗と,NMOSトランジスタN14
02(又はN1401)のオン抵抗と,NMOSトラン
ジスタN1403のオン抵抗の分圧で決まる。また,イ
ンタフェース回路1400において,外付け抵抗R14
01は,伝送線路T1401,T1402を終端してイ
ンピーダンス整合するためのものであり,例えば約10
0Ωの抵抗値のものを適用することができる。

【0193】(第11の実施の形態)次に,第11の実
施の形態について,図18を参照しながら説明する。な
お,図18は,本実施の形態にかかるマクロセルM15
01,M1502,M1503を適用したLSIチップ
IC1501の概略的な回路図である。図18におい
て,本実施の形態にかかるマクロセルM1501,M1
502,M1503は,図15に示す上記第9の実施の
形態にかかる入力回路C2130がマクロセル化された
構成になっている。

【0194】実際に本実施の形態にかかるマクロセルM
1501,M1502,M1503を使用してLSIチ
ップIC1501を設計する際には,それぞれの入力端
子1505を内部回路C1501に接続する。さらに,
マクロセルM1501,M1502,M1503それぞ
れの出力端子1503,1504がLSIチップIC1
501の出力ピンに接続される。かかる構成において
は,LSIチップIC1501上で,マクロセルM15
01,M1502,M1503それぞれが,入力回路C
2180の機能を果たす。

【0195】以上説明したように,本実施の形態によれ
ば,出力回路をマクロセル化しておくことで,自動レイ
アウトCAD(Computer Aided Des
ign)ツールを使用してLSIチップ設計を行うこと
ができる。したがって,LSIチップ設計のTAT(T
urn Around Times)を大幅に短縮でき
る。なお,第11の実施の形態を,第1の実施の形態に
かかる出力回路C33,第2の実施の形態にかかる出力
回路C33’、第3の実施の形態にかかる出力回路C7
3,第4の実施の形態にかかる出力回路C83,第5の
実施の形態にかかる出力回路C93,第6の実施の形態
にかかる出力回路C103,第7の実施の形態にかかる
出力回路C1103,第8の実施の形態にかかる出力回
路C1103’若しくは出力回路C1103”、第9の
実施の形態にかかる出力回路C1203,又は第10の
実施の形態にかかる出力回路C1403のいずれに適用
しても上記の効果が得られる。

【0196】(第12の実施の形態)次に,第12の実
施の形態について,図19〜図27を参照しながら説明
する。なお,図19は,本実施の形態にかかる入力回路
C2080の概略的な回路図であり,図20(a)は,
以下の説明で入力回路C2080と比較する入力回路C
2010の回路図であり,図20(b)は,以下の説明
で入力回路C2080と比較する他の入力回路C202
0の回路図である。また,図21は,入力回路C208
0を適用可能な不平衡伝送型のインタフェース回路10
の概略的な回路図であり,図22は,入力回路C208
0を適用可能な平衡伝送型のインタフェース回路20の
概略的な回路図である。さらに,図23は,入力回路C
2010の回路動作についての説明図であり,図24
は,入力回路C2010の他の回路動作についての説明
図である。さらにまた、図25は,入力回路C2080
の回路動作についてのシュミレーション結果の説明図で
ある。図26は,入力回路C2010についてのシュミ
レーン結果図であり,図27は,入力回路C2020に
ついてのシュミレーン結果図である。

【0197】図19に示すように,本実施の形態にかか
る入力回路C2080の構成は,図20(a)に示す入
力回路C2010に適用された差動アンプC2011と
図20(b)に示す入力回路C2020に適用された差
動アンプC2021とを組み合わせた構成と,略同一で
ある。そこで,本実施の形態にかかる入力回路C208
0についての詳細な説明を行う前に,図20(a)に示
す入力回路C2010と図20(b)とについて説明す
る。

【0198】(入力回路C2010の回路構成)図20
(a)に示すように,入力回路C2010は,差動アン
プC2011とCMOSインバータ回路C2012とか
ら構成されており,第1入力端子2011と第2入力端
子2012と出力端子2013とを有している。

【0199】入力回路C2010を構成する差動アンプ
C2011は,差動入力用の第1NMOSトランジスタ
N2011及び第2NMOSトランジスタN2012
と,カレントミラー形負荷である第1PMOSトランジ
スタP2011及び第2PMOSトランジスタP201
2と,第1NMOSトランジスタN2011及び第2N
MOSトランジスタN2012のソース電位制御に用い
る第3NMOSトランジスタN2013とから,構成さ
れた差動増幅回路である。

【0200】入力回路C2010において,かかる差動
アンプC2011の出力端子2014には,CMOSイ
ンバータ回路C2012の入力端子が接続されている。
また,かかる差動アンプC2011を構成する第1NM
OSトランジスタN2011のゲート端子には,入力回
路C2010の第1入力端子2011が接続されてい
る。さらに,第2NMOSトランジスタN2012のゲ
ート端子には,第2入力端子2012が接続されてい
る。また,入力回路C2010において,CMOSイン
バータ回路C2012の出力端子は,出力端子2013
に接続される。

【0201】さらに,入力回路C2010の出力端子2
013は,LSIの内部回路に接続される。入力回路C
2010を例えば図22に示す平衡伝送型のインタフェ
ース回路20に入力回路C21に代えて適用する場合に
は,出力端子2013は内部回路C22の入力端子に接
続される。また,入力回路C2010を例えば図21に
示す不平衡伝送型のインタフェース回路10に入力回路
C11に代えて適用する場合には,出力端子2013は
内部回路C12に接続される。

【0202】(入力回路C2010の回路動作)以上の
ように構成された入力回路C2010の回路動作につい
て,図20と図23及び図24とを参照しながら説明す
る。なお,図23は,入力回路C2010を不平衡伝送
型のインタフェース回路に適用した場合の回路動作につ
いての説明図であり,図24は,入力回路C2010を
平衡伝送型のインタフェース回路に適用した場合の回路
動作についての説明図である。

【0203】図23(a)に示すように,不平衡伝送型
のインタフェース回路に適用した場合には,入力回路C
2010の第1入力端子2011は,基準電位Vref
に接続される。一方,入力回路C2010の第2入力端
子2012は,小振幅の入力信号が伝搬してくる伝送路
と接続される。入力回路C2010は,差動アンプC2
011の機能によって,伝送路を伝搬してきた入力信号
の電位を基準電位Vrefと比較して該入力信号の論理
を識別し,’H’レベル又は’L’レベルの出力信号を
出力端子2013に出力する。

【0204】例えば,第1入力端子2011に参照電位
Vrefとして約1.5Vが接続され,第2入力端子2
012に”H”レベルが1.7Vで”L”レベルが1.
3Vの入力信号が入力され,電源電位が約3.3Vに設
定された場合について考察する。なお,約1.5Vの参
照電位は,CTTのtypicalな電位である。ま
た,”H”レベルの入力信号の電位が約1.7Vという
のは,CTTのハイレベル入力電圧のminimum値
を想定している。さらに,”L”レベルの入力信号の電
位が約1.3Vというのは,CTTのロウレベル入力電
圧のmaximum値を想定している。かかる設定条件
において,差動アンプC2011では,入力信号の信号
電位と基準電位とが1〜2V程度の振幅に増幅されて,
出力端子2014から出力される。かかる差動アンプC
2011からの出力電圧は,例えば,”H”レベルが約
2.5Vであり,”L”レベルが約0.5Vである。

【0205】出力端子2014から出力される出力信号
の論理は,第1入力端子2011の電位(約1.5V)
と第2入力端子2012の電位とを比較して決められ
る。第2入力端子2012に”H”レベルの入力信号
(約1.7V)が入力された場合,出力端子2014か
らは”L”レベル(約0.5V)の出力信号が出力され
る。一方,第2入力端子2012の電位が’L’レベル
(約1.4V)の場合,出力端子2014からは’H’
レベル(約2.5V)の信号が出力される。

【0206】入力回路C2010において,差動アンプ
C2011の出力端子2014から出力された信号は,
更に,CMOSインバータ回路C2012によって,”
H”レベル電位が約3.3Vで”L”レベルが約0Vの
CMOSレベルの出力信号に増幅されて,入力回路C2
010の出力端子2013から出力される。なお,差動
アンプC2011の出力端子2014から出力される信
号と入力回路C2010の出力端子2013からの出力
信号とは,CMOSインバータ回路C12の機能によっ
て,論理が反転する。

【0207】結果として,入力回路C2010において
は,図23(b)にタイミングチャートを示す回路動作
が行われることが理解できる。

【0208】また,図24(a)に示すように,入力回
路C2010を平衡伝送のインタフェース回路に適用す
る場合には,第1入力端子2011と第2入力端子20
12とに,それぞれ差動入力信号を入力する。図24
(b)に示すように,かかる場合も,入力回路C201
0においては,第1入力端子2011の電位と第2入力
端子2012の電位とを比較して入力信号の論理を識別
し,識別結果を差動アンプC11(図20(a))とC
MOSインバータ回路C2012(図20(a))とで
電源電位に等しい振幅に増幅する。結果として,出力端
子2013からは,CMOSレベルの出力信号が出力さ
れる。

【0209】(入力回路C2020の回路構成)また,
図20(b)に示すように,入力回路C2020は,差
動アンプC2021とCMOSインバータ回路C202
2とから構成されており,第1入力端子2021と第2
入力端子2022と第1出力端子2023とを有してい
る。

【0210】かかる入力回路C2020を構成する差動
アンプC2021は,差動入力用の第1PMOSトラン
ジスタP2021及び第2PMOSトランジスタP20
22と,カレントミラー形負荷である第1NMOSトラ
ンジスタN2021及び第2NMOSトランジスタN2
022と,第1PMOSトランジスタP2021及び第
2PMOSトランジスタP2022のソース電位制御に
用いる第3PMOSトランジスタP2023とから,構
成された差動増幅回路である。

【0211】入力回路C2020において,かかる差動
アンプC2021の第1PMOSトランジスタP202
1のゲート端子には,第1入力端子2021が接続され
ている。また,差動アンプC2021の第2PMOSト
ランジスタP2022のゲート端子には,第2入力端子
2022が接続されている。さらに,差動アンプC20
21の出力端子2024には,CMOSインバータ回路
C2022の入力端子が接続されている。また,入力回
路C2020において,CMOSインバータ回路のC2
022の出力端子は,入力回路C2020の第1出力端
子2023に接続されている。

【0212】さらに,入力回路C2020の出力端子2
023は,LSIの内部回路に接続される。入力回路C
2020を例えば図22に示す平衡伝送型のインタフェ
ース回路20に入力回路C21に代えて適用する場合に
は,出力端子2023は内部回路C22の入力端子に接
続される。また,入力回路C2020を例えば図21に
示す不平衡伝送型のインタフェース回路10に入力回路
C11に代えて適用する場合には,出力端子2023は
内部回路C12に接続される。

【0213】以上説明した入力回路C2010と入力回
路C2020とは,相互に略同一な回路動作によって2
の入力端子の電位差に比例する電気信号を出力するとい
う点で共通する。そこで,入力回路C2020の回路動
作の詳細については,入力回路C2010の動作を参照
することによって説明を省略する。

【0214】他方,入力回路C2010と入力回路C2
020とは,適用されている差動アンプの回路構成が異
なるため,十分な出力を得ることができる入力信号の範
囲が相違する。具体的には,入力回路C2010は,第
1NMOSトランジスタN2011及び第2NMOSト
ランジスタN2012で入力信号を受信するため,入力
信号が比較的高電位(電源電圧の中心付近から電源電位
に近い電位)の場合に用いられる。一方,入力回路C2
020は,第1PMOSトランジスタP2021及び第
2PMOSトランジスタP2022で受信するため,入
力信号が比較的低電位(電源電圧の中心付近からGND
電位に近い電位)の場合に用いられる。

【0215】(入力回路C2080の回路構成)本実施
の形態についての冒頭の説明でも述べたように,図19
に示す本実施の形態にかかる差動アンプC2081の構
成は,図20(a)に示す入力回路C2010に適用さ
れた差動アンプC2011と図20(b)に示す入力回
路C2020に適用された差動アンプC2021とを組
み合わせた構成と実質的に同一である。

【0216】差動アンプC2081において,第1組の
差動アンプは,図20(a)に示す入力回路C2010
に適用された差動アンプC2011と略同一の回路構成
を有している。より詳細には,かかる第1組の差動アン
プは,図19に示すように,カレントミラー形負荷であ
るPMOSトランジスタP2083,P2084と,差
動入力用のNM0Sトランジスタ対N2081,N20
82と,NMOSトランジスタN2081,N2082
のソース電位制御のために用いるNMOSトランジスタ
N2085とから構成されている。

【0217】また,差動アンプC2081を構成する第
2組の差動アンプは,図20(b)に示す上記入力回路
C2020に適用されている差動アンプC2021と略
同一の回路構成を有している。より詳細には,かかる第
2組の差動アンプは,図19に示すように,カレントミ
ラー形負荷であるNMOSトランジスタN2083,N
2084と,差動入力用のPMOSトランジスタ対P2
081,P2082と,PMOSトランジスタP208
1,P2082のソース電位制御のために用いるPMO
SトランジスタP2085とから構成されている。

【0218】差動アンプC2081において,PMOS
トランジスタP2081のゲート端子とNMOSトラン
ジスタN2081のゲート端子とは,差動アンプC20
81の一つの入力端子に共通接続されている。また,P
MOSトランジスタP2082のゲート端子とNMOS
トランジスタN2082のゲート端子とは,差動アンプ
C2081の他の入力端子に共通接続されている。さら
に,PMOSトランジスタP2082のドレイン端子と
PMOSトランジスタP2084のドレイン端子とNM
OSトランジスタN2082のドレイン端子とNMOS
トランジスタN2084のドレイン端子とは,差動アン
プC2081の出力端子2084に共通接続されてい
る。

【0219】すなわち,差動アンプC2081は,第1
組の差動アンプの入力部を形成する相互に対を成すPM
OSトランジスタP2081,P2082と,第2組の
差動アンプの入力部を形成する相互に対を成すNMOS
トランジスタN2081,N2082とを備えており,
PMOSトランジスタとNMOSトランジスタとの両方
で,入力信号を受信できる回路構成になっている。

【0220】かかる差動アンプC2081が適用された
入力回路C2080は,差動アンプC2081とCMO
Sインバータ回路C2082とから構成されており,入
力端子2081及び入力端子2082と出力端子208
3とを有している。入力回路C2080において,入力
端子2081には,差動アンプC2081の一つの入力
端子が接続されており,入力端子2082には,差動ア
ンプC2081の他の入力端子に接続されている。

【0221】さらに,出力端子2083には,CMOS
インバータ回路C2082の出力端子が接続されてい
る。さらにまた,かかる出力端子2083は,入力回路
C2080外部に配された不図示のLSIの内部回路に
接続されている。また,入力回路C2080において,
差動アンプC2081とCMOSインバータ回路C20
82とは,差動アンプC2081の出力端子2084が
CMOSインバータ回路C2082の入力端子に接続さ
れることを介して,接続されている。

【0222】(入力回路C2080の回路動作)以上の
ように構成された本実施の形態にかかる入力回路C20
80に,入力端子2081と入力端子2082とのそれ
ぞれから差動入力信号が入力されると,入力回路C20
80は,入力端子2081の電位と入力端子2082の
電位とを比較して入力信号の論理を識別し,電源電圧に
等しい振幅に増幅された”H”レベル又は”L”レベル
の出力信号を,出力端子2083から出力する。

【0223】かかる動作を行う本実施の形態にかかる入
力回路C2080は,図20(a)に示す入力回路C2
010及び図20(b)に示す入力回路C2020に比
べて,より広い範囲の差動入力信号を受信可能である。
以下に,入力回路C2080が,広い範囲の差動入力信
号を受信できる原理について説明する。

【0224】まず,差動入力信号の電位が電源電位付近
である場合には,入力回路C2080の第2組の差動ア
ンプは受信不能であるが,入力回路C2080の第1組
の差動アンプで受信可能である。また,差動入力信号の
電位が電源電位とGND電位の中間である場合には,入
力回路C2080の第1組の差動アンプと第2組の差動
アンプとの両方で受信可能である。さらにまた,差動入
力信号の電位がGND付近である場合には,入力回路C
2080の第1組の差動アンプは受信不能であるが,入
力回路C2080の第2組の差動アンプは受信可能であ
る。

【0225】この様に,第1組の差動アンプと第2組の
差動アンプとを組み合わせた差動アンプC2081を適
用することによって,相互に受信不能な電圧範囲をカバ
ーできるので,本実施の形態にかかる入力回路C208
0は,広い範囲の差動入力信号を受信可能になるのであ
る。

【0226】ここで,本実施の形態にかかる入力回路C
2080の回路動作のシュミレーション結果について,
図20に示す入力回路C2010及び入力回路C202
0と比較して,図25と図26及び図27とを参照しな
がら説明する。なお,図25には,上述のように本実施
の形態にかかる入力回路C2080についてのシュミレ
ートした結果の例を示す。また,図26には,図20
(a)に示す入力回路C2010についてのシュミレー
トした結果の例を示し,図27には,図20(b)に示
す入力回路C2020についてのシュミレートした結果
の例を示す。

【0227】より詳細には,図26には,図20(a)
に示す入力端子2011,2012の入力信号波形と,
差動アンプC2011の出力端子2014,出力端子2
013の出力信号波形を示している。図26におけるシ
ミュレーション条件は,電源電圧Vddが3.3Vであ
り,0.1Vの振幅を持つ156MHzの差動入力信号
を入力端子2011,2012に入力するというもので
ある。差動入力信号の中心電位Vicmを3.25V,
2.4V,1.6V,0.8V,0.05Vと変化させ
たシミュレーション波形を,それぞれ図26(1),
(2),(3),(4),(5)に示している。

【0228】図26によれば,出力端子2013の出力
信号波形に着目すると,Vicm=3.25V,2.4
V,1.6Vの場合はかろうじて動作しているが,Vi
cm=0.8Vの場合はもはや動作不良と言える状態
で,Vicm=0.05Vの場合は動作していない。こ
れは,Vicm=0.2V,0.05Vの場合は,差動
アンプC2011の出力端子2014は,次段のインバ
ータ回路C2012を駆動するのに十分な信号を出力で
きていないためである。結果として,入力回路C201
0は,入力差動信号の電位がGND電位付近の場合は動
作できないことが確認できる。

【0229】図27には,図20(b)に示す入力端子
2021,2022の入力信号波形と,差動アンプC2
021の出力端子2024,出力端子2023の出力信
号波形を示している。図27におけるシュミレーション
条件は,電源電圧Vddが3.3Vであり,0.1Vの
振幅を持つ156MHzの差動入力信号を入力端子20
21,2022に入力するというものである。差動入力
信号の中心電位Vicmを3.25V,2.4V,1.
6V,0.8V,0.05Vと変化させたシミュレーシ
ョン波形を,それぞれ図27(1),(2),(3),
(4),(5)に示している。

【0230】図27によれば,出力端子23の出力信号
波形に着目すると,Vicm=0.05V,0.8V,
1.6Vの場合はかろうじて動作しているが,Vicm
=2.4V,3.25Vの場合は,差動アンプC202
1の出力端子2024は,次段のインバータ回路C20
22を駆動するのに十分な信号を出力できていない。結
果として,図20(b)に示す入力回路C2020は,
入力差動信号の電位が電源電位Vdd付近では動作でき
ないことが確認できる。

【0231】図25には,本実施の形態にかかる入力回
路C2080の回路動作をシミュレートした結果の例と
して,入力端子2081,2082の入力信号波形と,
差動アンプC2081の出力端子2084,出力端子2
083の出力信号波形を示している。図25におけるシ
ュミレーション条件は,電源電圧Vddが3.3Vであ
り,0.1Vの振幅を持つ156MHzの差動入力信号
を入力端子2081,2082に入力するというもので
ある。差動入力信号の中心電位Vicmを3.25V,
2.4V,1.6V,0.8V,0.05Vと変化させ
たシミュレーション波形を,それぞれ図25(1),
(2),(3),(4),(5)に示している。

【0232】図25によれば,出力端子2083の出力
信号波形に着目すると,Vicm=3.25V,2.4
V,1.6V,0.8V,0.05Vどの場合でも,動
作していることが確認できる。これは,Vicm=3.
25V,2.4V,1.6V,0.8V,0.05Vど
の場合でも差動アンプC2081の出力端子2084
は,次段のインバータ回路C2082を駆動するのに十
分な信号を出力できるためである。結果として,図19
に示す本実施の形態にかかる入力回路C2080は,入
力回路に比べて,広い範囲の差動入力信号を受信できる
ことが確認できる。

【0233】(本実施の形態の効果)以上説明した様
に,本実施の形態においては,PMOSトランジスタ,
NMOSトランジスタ両方で入力信号を受信できる差動
アンプの回路構成にすることで,広い範囲の差動入力信
号を受信できる入力回路を実現している。これによる効
果を以下に述べる。

【0234】(第1の効果)まず,第1の効果は,入力
回路はLVDSの仕様を満足することができない,ある
いは非常に困難であるが,本実施の形態にかかる入力回
路はLVDSの仕様を満足することができるということ
である。

【0235】(第2の効果)また,図20(a)又は図
20(b)に示す入力回路は,単独では広い範囲の差動
入力信号を受信することができないので,一つの入力回
路で入力信号の電位の仕様が異なる様々なインタフェー
スに対応することは難しい。仕様に応じて入力回路を設
計し直す必要が生じる場合もあり非経済的である。一
方,本実施の形態にかかる入力回路は広い範囲の差動入
力信号を受信することができるので,一つの入力回路で
仕様が異なる様々なインタフェースに対応できる。これ
が,第2の効果である。

【0236】(第3の効果)また,LSIを組み込んだ
回路においては、実際にプリント基板上にLSIを実装
して使用する際に,LSI間に大きな電位差が存在する
場合がある。さらに,LSI自身の動作により電源,G
NDの電位が大きく変動することがある。したがって,
図20(a)又は図20(b)に示す入力回路では,デ
ューティ(duty)比が劣化する等,回路の特性劣化
が起こりやすく,最悪の場合誤動作を引き起こす可能性
もあった(電源,GNDの電位が変動することは,差動
入力信号の中心電位が変動することになるためであ
る。)。

【0237】一方,本実施の形態にかかる入力回路は,
電源,GNDの電位の変動に強く,より大きく電源,G
NDの電位が変動しても正常に動作することができる。
したがって,本実施の形態にかかる入力回路は,LSI
間に大きな電位差が存在したり,或いは,LSI自身の
動作により電源,GNDの電位が大きく変動したりした
場合でも,正常に動作する。これが,第3の効果であ
る。

【0238】(本実施の形態の課題)本実施の形態にか
かる入力回路は,電源電位VddからGND電位までの
広い範囲の入力差動信号を受信できる。しかし,図25
に示す出力端子84のシュミレーション波形を観ると,
Vicm=2.4V,1.6V,0.8Vの場合は,次
段のCMOSインバータ回路を駆動するのに十分な振幅
の信号を出力しているが,Vicm=3.25V,0.
05Vの場合はかろうじて駆動できている程度の振幅で
あり,性能的に余裕が無い状態である。したがって,プ
ロセス変動,電源変動,GND変動等の影響を完全に回
避して,差動アンプが次段のCMOSインバータを十分
駆動させるためには,差動アンプC81の増幅性能のよ
り一層の向上が望まれる。

【0239】(第13の実施の形態)次に,第13の実
施の形態について,図28を参照しながら説明する。な
お,図28は,本実施の形態にかかる入力回路C212
0の概略的な回路図である。図28に示すように,本実
施の形態にかかる入力回路C120は,1段目の差動ア
ンプC2121の次段に2段目の差動アンプC2122
を設けている点が,図19に示す上記第1の実施の形態
にかかる入力回路C2080と大きく相違する。さら
に,本実施の形態にかかる入力回路C2120は,1段
目の差動アンプC2121の回路構成も,上記第1の実
施の形態にかかる入力回路C2080の差動アンプC2
081と相違する。

【0240】本実施の形態にかかる入力回路C2120
において,1段目の差動アンプC2121は差動出力端
子2125,2126を有している。1段目の差動アン
プC2121は,図19に示す差動アンプC2081を
2つ組み合わせたものと略同一の回路構成,即ち4組の
差動アンプから構成される。

【0241】1段目の差動アンプC2121は,PMO
SトランジスタP2121,P2122,P2123,
P2124,P2125,NMOSトランジスタN21
21,N2122,N2123,N2124,N212
5で構成される回路部(第1組及びに第2組の差動アン
プ部)は,図19に示す差動アンプC2081と略同一
の回路構成である。

【0242】本実施の形態にかかる入力回路C2120
は,かかる第1組及び第2組の差動アンプ部に,更に第
3組及び第4組の差動アンプ部を追加した構成になって
いる。かかる第3組の差動アンプ部は,カレントミラー
形負荷であるPMOSトランジスタP2128,P21
29と,差動入力用のNMOSトランジスタ対N212
6,N2127と,NMOSトランジスタN2126,
N2127のソース電位制御のために用いるNMOSト
ランジスタN2125とから構成されている。

【0243】また,第4組の差動アンプ部は,カレント
ミラー形負荷であるNMOSトランジスタN128,N
129と,差動入力用のPMOSトランジスタ対P12
6,P127と,PMOSトランジスタP126,P1
27のソース電位制御のために用いるPMOSトランジ
スタP125とから構成されている。

【0244】1段目の差動アンプC2121は,第1又
は第2の入力端子に相当する2つの入力端子を持ち,そ
の一つの入力端子には,PMOSトランジスタP212
1,P2126,NMOSトランジスタN2121,N
2126のゲート電極が共通接続されている。また,1
段目の差動アンプC2121の他の入力端子には,PM
OSトランジスタP2122,P2127,NMOSト
ランジスタN2122,N2127のゲート電極が共通
接続されている。1段目の差動アンプC2121の第1
の入力端子と第2の入力端子とはそれぞれ入力回路C2
120の入力端子2121,2122に共通接続されて
いる。

【0245】そして,PMOSトランジスタP2122
のドレイン端子とPMOSトランジスタP2124のド
レイン端子とNMOSトランジスタN2122のドレイ
ン端子とNMOSトランジスタN2124のドレイン端
子とが,1段目の差動アンプC2121の出力端子21
26に共通接続されている。また,PMOSトランジス
タP2126のドレイン端子とPMOSトランジスタP
2128のドレイン端子とNMOSトランジスタN21
26のドレイン端子とNMOSトランジスタN2128
のドレイン端子とが,共通出力端子に相当する1段目の
差動アンプC2121の出力端子2125に接続されて
いる。

【0246】1段目の差動アンプC2121の出力端子
2125,2126は,2段目の差動アンプC2122
の入力端子に接続されている。2段目の差動アンプC2
122の出力端子2124は,CMOSインバータ回路
C2123の入力端子に接続されている。さらに,CM
OSインバータ回路C2123の出力端子は,入力回路
C2120の出力端子2123に接続されている。ここ
で,2段目の差動アンプC2122は,図21に示す従
来の差動アンプC2011と略同一の回路構成を有する
が,これは2段目の差動アンプC2122の回路構成の
一例であり,例えば,図20(b),図19に示す差動
アンプC2021,C2081等と略同一の回路構成を
採用することが可能であることは言うまでもない。

【0247】以上のように構成された入力回路C212
0において,入力端子2121,2122に差動入力信
号が入力されると,1段目の差動アンプC2121では
入力端子2121と入力端子2122との電位が比較さ
れて,その比較結果に基づいた論理値の差動信号が,出
力端子2124と出力端子2125に出力される。ここ
で,出力端子2124と出力端子2125には,図25
に示す出力端子2084のシミュレーション波形と同様
に,電源電圧よりは小さい振幅の差動信号が出力される
ことになる。

【0248】出力端子2124と出力端子2125との
差動信号は,上記第12の実施の形態の課題で述べたよ
うに,CMOSインバータ回路を駆動するにはぎりぎり
の振幅であるが,2段目の差動アンプを駆動するには十
分な差動振幅をもっている。しかも出力端子2124と
出力端子2125の差動信号の中心電位は,例えば,電
源電位VddからGND電位までの広い範囲にばらつく
ことは無く,ある程度狭い範囲にしかばらつかないの
で,2段目の差動アンプC2122は楽々と受信でき
る。

【0249】出力端子2124と出力端子2125の差
動信号は2段目の差動アンプC2122で更に増幅され
て出力端子2124に出力される。出力端子2124の
信号はCMOSインバータ回路C2123を駆動するの
に十分な振幅に増幅されているので,上記第12の実施
の形態にかかる入力回路の課題は解決される。最後にC
MOSインバータ回路C2123で”H”レベル=Vd
d,”L”レベル=0Vの信号に増幅され,出力端子2
123から,入力回路C2120外部に出力される。

【0250】以上説明した本実施の形態においても,上
記第12の実施の形態における第1〜第3の効果を,同
様に得ることができる。加えて,本実施の形態によれ
ば,上記第12の実施の形態の入力回路で残された課題
をも解決できる。したがって,本実施の形態によれば,
第12の実施の形態の入力回路に比べて,プロセス変
動,電源変動,GND変動等の影響に強い提供すること
ができる。すなわち,本実施の形態にかかる入力回路
は,プロセス変動,電源変動,GND変動が大きくても
正常に動作する。

【0251】(本実施の形態の課題)本実施の形態にか
かる入力回路C2120において,CMOSインバータ
回路C2123は,例えば配線や内部回路等,入力回路
C2120外部のLSI要素の負荷を駆動するのだが,
その駆動力は小さく,必ずしも十分であるとは言えな
い。この理由は,通常,差動アンプC2122のCMO
Sインバータ回路C2123を駆動する能力が一般のバ
ッファに比べれば小さく,出力端子2124の寄生負荷
容量をできるだけ小さくする必要があり,CMOSイン
バータ回路C2123のトランジスタのサイズを大きく
できないためである。(トランジスタのサイズが小さい
ので駆動力が小さい。)

【0252】すなわち,本実施の形態にかかる入力回路
C2120においては,出力端子2123の負荷駆動能
力を,より大きくすることが望まれる。かかる課題は,
本実施の形態のみならず,上記第12の実施の形態にも
共通の課題である。

【0253】(第14の実施の形態)次に,第14の実
施の形態について,図29を参照しながら説明する。な
お,図29は,本実施の形態にかかる入力回路C213
0の概略的な構成図である。図29に示すように,本実
施の形態にかかる入力回路C2130は,図28に示す
上記第13の実施の形態にかかる入力回路C2120
に,更に,4段目のCMOSインバータ回路C2134
を設けた構成を有している。

【0254】入力回路C2130において,4段目のC
MOSインバータ回路C2134は,3段目のCMOS
インバータ回路C2133の次段に設けられている。か
かるCMOSインバータ回路C2134は,3段目のC
MOSインバータ回路C2133よりもトランジスタの
サイズが大きく駆動力が大きいCMOSインバータ回路
である。

【0255】また,1段目の差動アンプの出力端子21
34,2135と2段目の差動アンプC2132の第1
及び第2の入力端子との接続が逆になっているが,これ
は信号論理の都合上この様な回路構成しただけのことで
あり,本実施の形態の本質に関わることではない。(つ
まり,1段目の差動アンプの出力端子2134,213
5と2段目の差動アンプC2132の入力端子との接続
が実施の形態2と同じであっても,実施の形態3の効果
は得られる。)

【0256】1段目の差動アンプC2131,2段目の
差動アンプC2132,3段目のCMOSインバータ回
路C2133の回路動作は,図28に示す上記第13の
実施の形態と略同一である。ただし,1段目の差動アン
プC2131の出力端子2135出力端子2136と2
段目の差動アンプC2132の入力端子との接続が,図
28に示す上記第13の実施の形態にかかる入力回路C
2120の場合とは逆になっているため,出力端子21
34の信号の論理は入力回路C2120の場合と逆にな
る。

【0257】出力端子2137から出力される信号は4
段目のCMOSインバータ回路C2134を駆動させ,
4段目のCMOSインバータ回路C2134が出力端子
2133に接続される不図示のLSI内部回路を駆動す
る。3段目のCMOSインバータ回路C2133から4
段目のCMOSインバータ回路C2134に段階的にト
ランジスタのサイズを大きくして,駆動力を大きくする
ことで,最終的に大きな駆動力を得ることができる。

【0258】以上説明した本実施の形態によれば,ま
ず,上記第13の実施の形態にかかる入力回路C212
0の有する課題を解決することができる。なお,第13
の実施の形態の入力回路C2120の有する課題の解決
手段としては,入力回路C2120の出力端子2123
に駆動力の大きいバッファ回路を外部で接続する構成も
ある。しかし,第14の実施の形態にかかる入力回路内
部にインバータ回路を設ける構成の方が,回路面積を遥
かに小さくすることができるという利点がある。また,
本実施の形態を第12の実施の形態に適用にしても上記
第1及び第2の効果を得ることができる。また,第12
の実施の形態で挙げた効果は,本実施の形態でも得られ
る。

【0259】本実施の形態の入力回路C2130は,1
段目の差動アンプC2131,2段目の差動アンプC2
132にDC電流が流れており,信号を受信していない
時(=入力回路が働いていない時)にもこれらのDC電
流で無駄な電力を消費してしまう。しかも,このDC電
流により消費される電力は,入力回路全体の消費電力に
対して,大きな比率を占める。

【0260】(第15の実施の形態)次に,第15の実
施の形態について,図30及び図31を参照しながら説
明する。なお,図30は,本実施の形態にかかる入力回
路C2140の概略的な回路構成図である。また,図3
1(a)は,PD(Power Down)制御回路C
2145として入力回路C2140に適用可能な制御回
路C2150の概略的な回路図であり,図31(b)
は,制御回路C2150の動作についての真理値表図で
ある。

【0261】図30に示すように,本実施の形態にかか
る入力回路C2140は,図29に示す上記第14の実
施の形態にかかる入力回路C2130に,更に,PD制
御回路C2145を備えた構成を有している。入力回路
C2140において,PD制御回路C2145は,入力
端子2148と第1の出力端子2149と第2の出力端
子21410と第3の出力端子21411とを有してい
る。

【0262】かかるPD制御回路C2145の入力端子
2148は,入力回路C2140が適用される集積回路
の内部回路(不図示)に接続される。また,第1の出力
端子2149は,1段目の差動増幅回路C2141に適
用されたPMOSトランジスタP2145のゲート端子
に接続されている。さらに,第2の出力端子21410
は,NMOSトランジスタN2145のゲート電極に接
続されている。さらにまた,第3の出力端子21411
は,2段目の差動増幅回路C2142に適用されたNM
OSトランジスタN21410のゲート電極に接続され
ている。なお,PD制御回路C2145の具体的な構成
例については,後に説明する。

【0263】1段目の差動アンプC2141,2段目の
差動アンプC2142,3段目のCMOSインバータ回
路C2143,及び4段目のCMOSインバータ回路C
2144の回路動作は上記第14の実施の形態と略同一
である。したがって,ここでは,その詳細な説明は省略
し,本実施の形態にかかるPD制御回路C2145の回
路動作について詳細に説明する。

【0264】PD制御回路C2145の入力端子214
8に,不図示の内部回路からPD制御信号が入力される
と,かかるPD制御信号の論理に基づき,第1の出力端
子2149と第2の出力端子21410と第3の出力端
子21411とから,”H”レベル又は”L”レベルの
信号が出力されて,PMOSトランジスタP2145,
NMOSトランジスタN2145,及びNMOSトラン
ジスタN21410のオン,オフが制御される。

【0265】PD制御回路C2145として,例えば,
図31(a)に示すPD制御回路C2150を使用する
ことができる。PD制御回路C2150は,入力端子2
151と第1,第2,第3の出力端子2152,215
3,2154を持ち,それぞれ,図30に示すPD制御
回路C2145の入力端子2146と第1,第2,第3
の出力端子2149,21410,21411に対応す
る。また,図31(b)にはPD制御回路C2150の
真理値表も示している。入力端子2151に”L”レベ
ル=0Vが入力されると,第1の出力端子2152に
は”L”レベル=0Vが出力され,第2の出力端子21
53と第3の出力端子2154には”H”レベル=Vd
d(電源の電位)が出力される。一方,入力端子215
1に”H”レベル=Vddが入力されると,第1の出力
端子2152には”H”レベル=Vddが出力され,第
2の出力端子2153と第3の出力端子2154には”
L”レベル=0Vが出力される。

【0266】次に,入力回路C2140の回路動作を具
体的に説明する。入力回路C2140外部の内部回路か
らPD制御回路C2145の入力端子2148に”L”
レベル(例えば約0V)が入力されると,PD制御回路
C2145の第1の出力端子2149には,”L”レベ
ル=0Vの信号が出力される。また,ほぼ同時に,第2
の出力端子21410と第3の出力端子21411とに
は”H”レベル(例えば電源電位Vdd)が出力され
る。

【0267】したがって,PMOSトランジスタP21
45,NMOSトランジスタN2145,及びNMOS
トランジスタN21410は,いずれもオン状態とな
り,1段目の差動アンプC2141と2段目の差動アン
プC2142とは,通常の動作状態になる。結果とし
て,入力回路C2140は,通常の動作状態(=入力信
号を受信できる状態)になる。

【0268】一方,内部回路から入力端子2148に”
H”レベル(例えば電源電位Vdd)が入力されると,
第1の出力端子2149には”H”レベル(例えば電源
電位Vdd)の信号が出力される。また,第2の出力端
子21410と第3の出力端子21411とには,”
L”レベル(例えば約0V)が出力される。したがっ
て,PMOSトランジスタP2145とNMOSトラン
ジスタN2145とNMOSトランジスタN1410と
はいずれもオフ状態となり,1段目の差動アンプC21
41と2段目の差動アンプC2142とに,DC電流は
流れず,非動作状態(=信号を受信できない状態)が実
現される。

【0269】なお,PD制御回路C2145はPMOS
トランジスタP2145とNMOSトランジスタN21
45とNMOSトランジスタN21410それぞれのゲ
ート電極の電位を制御できれば良いので,図31(a)
に示すPD制御回路C2150以外の回路構成も可能で
ある。

【0270】以上説明した本実施の形態においては,入
力回路C2140が入力信号を受信する必要が無い時に
は,PD制御信号により1段目の差動アンプC2141
と2段目の差動アンプC2142のDC電流を流さない
状態(この状態をPD状態と呼ぶ)にすることができ
る。したがって,上記第14の実施の形態の入力回路C
2140が残した課題を解決することができる。

【0271】また,PD制御回路C2145は,例え
ば,図31(a)に示すPD制御回路C2150のよう
な単純な回路で構成することができるため,入力回路C
2140の面積の増加はわずかですむ。なお,本実施の
形態を上記第12の実施の形態や上記第13の実施の形
態に適用にしても上記の第1及び第2の効果を得ること
ができる。また,第12の実施の形態,第13の実施の
形態,第14の実施の形態で挙げた効果は,本実施の形
態でも得られる。

【0272】なお,本実施の形態にかかる入力回路C2
140は,PD状態時には出力端子2143の出力信号
の論理が不確定である。これは,2段目の差動アンプC
2142の出力端子2144の電位が不確定なためであ
る。したがって,内部回路の設計に余計な対策を生じさ
せる可能性が残される。

【0273】(第16の実施の形態)次に,第16の実
施の形態について,図32及び図33を参照しながら説
明する。なお,図32は,本実施の形態にかかる入力回
路C2160の概略的な回路図である。また,図33
(a)は,PD制御回路C2165として入力回路C2
160に適用可能な制御回路C2170の概略的な回路
図であり,図33(b)は,制御回路C2170の動作
についての真理値表図である。

【0274】本実施の形態にかかる入力回路C2160
は,図30に示す上記第15の実施の形態にかかる入力
回路C2140に,更に,PMOSトランジスタP21
610を備えた構成を有している。また,PD制御回路
C2165は,第4の出力端子21612を持つ。

【0275】本実施の形態の特徴にかかるPMOSトラ
ンジスタP21610は,そのドレイン端子が3段目の
CMOSインバータ回路C2163の出力端子2167
に接続されており,そのソース端子が電源電位Vddに
接続されている。さらに,かかるPMOSトランジスタ
P21610のゲート端子は,PD制御回路C2165
の第4の出力端子21612に接続されている。なお,
PD制御回路C2165の具体的な回路構成例について
は後に説明する。

【0276】以上のように構成された入力回路C216
0において,1段目の差動アンプC2161と2段目の
差動アンプC2162と3段目のCMOSインバータ回
路C2163と4段目のCMOSインバータ回路C21
64との回路動作は,上記第15の実施の形態にかかる
入力回路C2140の対応する構成要素とそれぞれ略同
一である。したがって,その詳細な説明は省略して,以
下においてはPD制御回路C2165とPMOSトラン
ジスタP21610との回路動作について詳細に説明す
る。

【0277】入力回路C2160において,PD制御回
路C2165の入力端子2168に,不図示の内部回路
からPD制御信号が入力されると,かかるPD制御信号
の論理に基づき,第1の出力端子2169,第2の出力
端子21610,第3の出力端子21611,及び第4
の出力端子21612から”H”レベル又は”L”レベ
ルの信号が出力される。結果として,PMOSトランジ
スタP2165,NMOSトランジスタN2165,N
MOSトランジスタN21610,及びPMOSトラン
ジスタP21610のオン,オフが制御される。

【0278】本実施の形態において,例えば,PD制御
回路C2165には,例えば,図33(a)に示すPD
制御回路C2170を適用することができる。PD制御
回路C2170は,入力端子2171と第1の出力端子
2172,第2の出力端子2173,第3の出力端子2
174,及び第4の出力端子2175を有している。こ
れらは,図32に示すPD制御回路C2165の入力端
子2168と,第1,第2,第3,第4の出力端子21
69,21610,21611,21612とに,それ
ぞれが対応する。

【0279】図33(b)には,かかるPD制御回路C
2170の真理値表を示す。入力端子2171に”L”
レベル(例えば約0V)が入力されると,第1の出力端
子2172には”L”レベル(例えば約0V)が出力さ
れる。また,ほぼ同時に,第2の出力端子2173と第
3の出力端子2174と第4の出力端子2175とに
は”H”レベル(例えば電源電位Vdd)が出力され
る。

【0280】一方,入力端子2171に”H”レベル
(例えば約Vdd)が入力されると,第1の出力端子2
172には”H”レベル(例えば約Vdd)が出力され
る。又,ほぼ同時に,第2の出力端子2173と第3の
出力端子2174と第4の出力端子2175とには”
L”レベル(例えば約0V)が出力される。

【0281】次に,入力回路C2160の回路動作を具
体的に説明する。入力回路C2160外部の内部回路
(不図示)からPD制御回路C2165の入力端子21
68に”L”レベル(例えば約0V)が入力された場合
を想定する。かかる場合,第1の出力端子2169に
は”L”レベル(例えば約0V)の信号が出力されて,
第2の出力端子21610と第3の出力端子21611
と第4の出力端子21612とには”H”レベル(例え
ば電源電位Vdd)が出力される。

【0282】したがって,PMOSトランジスタP21
65,NMOSトランジスタN2165,及び,NMO
SトランジスタN21610はいずれもオン状態とな
り,1段目の差動アンプC2161と2段目の差動アン
プC2162は通常の動作状態にあり,PMOSトラン
ジスタP21610はオフ状態なので出力端子2167
の電位に影響を与えない。結果として,入力回路C21
60は,通常の動作状態となる。

【0283】一方,内部回路から入力端子2168に”
H”レベル(例えば電源電位Vdd)が入力されると,
第1の出力端子2169には”H”レベル(例えば電源
電位Vdd)の信号が出力される。また,ほぼ同時に,
第2の出力端子21610と第3の出力端子21611
と第4の出力端子21612とには”L”レベル(例え
ば約0V)が出力される。

【0284】したがって,PMOSトランジスタP21
65,NMOSトランジスタN2165,及び,NMO
SトランジスタN21610はオフ状態となり,1段目
の差動アンプC2161と2段目の差動アンプC216
2のDC電流は流れず,非動作状態になる。また,PM
OSトランジスタP21610はオン状態になり,出力
端子2167は”H”レベル(例えば電源電位Vdd)
に固定され,出力端子2163は”L”レベル(例えば
約0V)に固定される。入力回路C2160は非動作状
態である。

【0285】なお,PD制御回路C2165はPMOS
トランジスタP2165とNMOSトランジスタN21
65とNMOSトランジスタN21610とPMOSト
ランジスタP21610のゲート電極の電位を制御でき
れば良いので,その回路構成は図33(a)以外の回路
構成も可能である。

【0286】以上説明したように本実施の形態によれ
ば,非動作時の入力回路において,出力端子の論理を固
定することができるため,上記第15の実施の形態にか
かる入力回路の残した課題を解決できる。さらに,本実
施の形態にかかる入力回路C2160において,PD制
御回路C2165は単純な回路で構成とすることが可能
であり,また,入力回路中にはPMOSトランジスタを
1個追加するだけなので,面積の増加はわずかですむ。
さらにまた,第12の実施の形態,第13の実施の形
態,第14の実施の形態,第15の実施の形態で挙げた
効果は,本実施の形態でも,引き続き得られる。

【0287】なお,本実施の形態の入力回路C2160
は,PD状態時にはPMOSトランジスタP21610
と3段目のCMOSインバータ回路C2163にDC電
流が流れてしまうことがある。これは,2段目の差動ア
ンプC2162の出力端子2164の電位が不確定なた
め,CMOSインバータ回路C2163のNMOSトラ
ンジスタN21611がオン状態になることもあるため
である。したがって,完全にDC電流が流れない状態に
したくてもできないことがあり,無駄な電力を消費して
しまうこともある。

【0288】(第17の実施の形態)次に,第17の実
施の形態について,図34〜図36を参照しながら説明
する。なお,図34は,本実施の形態にかかる入力回路
C2180の概略的な回路図であり,図35は,本実施
の形態にかかる他の入力回路C2200の概略的な回路
図である。図36(a)は,入力回路C2200にPD
制御回路C2205として適用可能なPD制御回路C2
210の概略的な回路図であり,図36(b)は,PD
制御回路C2205の真理値表図である。

【0289】図34に示すように,本実施の形態にかか
る入力回路C2180は,実質的に,図32に示す第1
6の実施の形態にかかる入力回路C2160において,
3段目のCMOSインバータ回路C2163の代わりに
CMOSインバータ回路C2183を適用した構成を有
している。

【0290】かかる3段目のCMOSインバータ回路C
2183のプルダウン側はNMOSトランジスタN21
811とNMOSトランジスタN21812とが直列に
接続されている。NMOSトランジスタN21811の
ドレイン端子は3段目のCMOSインバータ回路C21
83の出力端子2187に接続されている。また,ゲー
ト端子は2段目の差動アンプC2182の出力端子21
84に接続されている。さらに,ソース端子はNMOS
トランジスタN21812のドレイン端子に接続されて
いる。NMOSトランジスタN21812のゲート端子
はPD制御回路C2185の第4の出力端子21812
に接続されており,ソース端子はGNDに接続されてい
る。なお,PD制御回路C2185には,図33(a)
に示す上記第16の実施の形態にかかるPD制御回路C
2170を使用できる。

【0291】1段目の差動アンプC2181,2段目の
差動アンプC2182,4段目のCMOSインバータ回
路C2184,及び,PD制御回路C2185の回路動
作は,上記第16の実施の形態における対応する各構成
要素と略同一である。したがって,これらの詳細につい
ては説明を省略し,3段目のCMOSインバータ回路C
2183とそれを制御するPD制御回路C2185との
回路動作について詳細に説明する。

【0292】不図示の内部回路からPD制御回路C21
85の入力端子2188に”L”レベル(例えば約0
V)が入力されると,第1の出力端子2189からは”
L”レベル(例えば約0V)の信号が出力される。ほぼ
同時に,第2の出力端子21810と第3の出力端子2
1811と第4の出力端子21812とからは”H”レ
ベル(例えば電源電位Vdd)が出力される。

【0293】したがって,PMOSトランジスタP21
85,NMOSトランジスタN2185,NMOSトラ
ンジスタN21810,NMOSトランジスタN218
12はオン状態となり,1段目の差動アンプC2181
と2段目の差動アンプC2182と3段目のCMOSイ
ンバータ回路C2183とは通常の動作状態になる。ま
た,PMOSトランジスタP21810はオフ状態とな
り,出力端子2187の電位に影響を与えない。結果と
して,入力回路C2180は通常の動作状態とある。

【0294】一方,不図示の内部回路からPD制御回路
C2185の入力端子2188に”H”レベル(例えば
電源電位Vdd)が入力されると,第1の入力端子21
89からは”H”レベル(例えば電源電位Vdd)の信
号が出力される。ほぼ同時に,第2の出力端子2181
0と第3の出力端子21811と第4の出力端子218
12とからは”L”レベル(例えば約0V)が出力され
る。

【0295】したがって,PMOSトランジスタP21
85,NMOSトランジスタN2185,及び,NMO
SトランジスタN21810はオフ状態になり,1段目
の差動アンプC2181と2段目の差動アンプC218
2とにはDC電流は流れず,非動作状態になる。また,
NMOSトランジスタN21812はオフ状態になり,
3段目のCMOSインバータ回路C2182の入力信号
の電位(=出力端子2184の電位)とは無関係にNM
OSトランジスタN21812にはDC電流は流れな
い。さらに,PMOSトランジスタP21810はオン
状態になり,出力端子2187は”H”レベル(例えば
電源電位Vdd)に固定され,出力端子2183は”
L”レベル=OVに固定される。入力回路C2180は
非動作状態である。

【0296】なお,PD制御回路C2170は,PMO
SトランジスタP2185とNMOSトランジスタN2
185とNMOSトランジスタN21810とPMOS
トランジスタP21810とNMOSトランジスタN2
1812それぞれのゲート端子電極の電位を制御できれ
ば良いので,その回路構成は図33に示す制御回路C2
170以外の回路構成も可能である。

【0297】また,本実施の形態にかかる他の入力回路
には,図35に示す入力回路C2200がある。かかる
入力回路C2200は,図34に示す入力回路C218
0とは以下の点で相違する。すなわち,図35に示すよ
うに,図34に示すPMOSトランジスタP21810
の代わりにNMOSトランジスタN22013が適用さ
れており,図34に示す3段目のインバータ回路C21
83の代わりにインバータ回路C2203が適用されて
いる。

【0298】図35に示すように,入力回路C2200
において,NMOSトランジスタN22013のドレイ
ン端子は出力端子2207に接続され,ソース端子はG
NDレベルに接続されている。3段目のインバータ回路
C2203は,図34に示すインバータ回路C2183
において,GNDレベル側に接続されたNMOSトラン
ジスタN21812の代わりに電源電位側に接続された
PMOSトランジスタP22012を適用した構成にな
っている。入力回路C2200において,NMOSトラ
ンジスタN22013のゲート端子とPMOSトランジ
スタP22012のゲート端子とは,PD制御回路C2
205の第4の出力端子に接続されている。

【0299】さらに,入力回路C2200において,P
D制御回路C2205では,第4の制御端子22012
の出力論理が,第1,第2,及び第3の制御端子220
9,22010,22011の出力論理に対する反転論
理となっている。入力回路C2200において,かかる
PD制御回路には,例えば,図36に示すPD制御回路
C2210を適用することができる。

【0300】以上説明した入力回路C2200は,PD
状態では出力端子2203から”H”レベル=Vddを
出力する。一方,図34に示す入力回路C2180は,
PD状態では出力端子2183から”L”レベル=0V
を出力する。この様に,本実施の形態においては,PD
状態での出力信号の論理は任意に設定することができ
る。

【0301】以上説明した本実施の形態によれば,上記
第16の実施の形態の入力回路において残された課題を
解決することができる。すなわち,本実施の形態にかか
る入力回路C2180は,PD状態にすることによって
完全にDC電流を流さない状態にできるので,DC電力
の消費を無くすことができる。また,3段目のCMOS
インバータ回路C2183にNMOSトランジスタを一
個追加するだけなので,面積の増加は僅かですむ。

【0302】なお,本実施の形態を,第12の実施の形
態のC2082,第13の実施の形態のC2123,第
14の実施の形態のC2133,第15の実施の形態C
2143に適用しても上記の第1及び第2の効果を得る
ことができる。また,第12の実施の形態,第13の実
施の形態,第14の実施の形態,第15の実施の形態,
第16の実施の形態で挙げた効果は,本実施の形態でも
引き続き得られる。

【0303】(第18の実施の形態)次に,第18の実
施の形態について,図37を参照しながら説明する。な
お,図37は,本実施の形態にかかるマクロセルM21
901,M21902,M21903を適用したLSI
チップIC21901の概略的な回路図である。図37
において,本実施の形態にかかるマクロセルM2190
1,M21902,M21903は,図34に示す上記
第17の実施の形態にかかる入力回路C2180がマク
ロセル化された構成になっている。

【0304】実際に本実施の形態にかかるマクロセルM
21901,M21902,M21903を使用してL
SIチップIC21901を設計する際には,それぞれ
の出力端子21903とPD信号の入力端子21908
とを内部回路C21901に接続する。さらに,マクロ
セルM21901,M21902,M21903それぞ
れの入力端子21901,21902がLSIチップI
C21901の入力ピンに接続される。かかる構成にお
いては,LSIチップIC21901上で,マクロセル
M21901,M21902,M21903それぞれ
が,入力回路C2180の機能を果たす。

【0305】以上説明した本実施の形態のように,入力
回路のマクロセル化を行うと,自動レイアウトCADツ
ールを使うことでLSIチップの設計を実施することが
できる。したがって,LSIチップの設計に要するTA
Tを大幅に短縮することができる。なお,第18の実施
の形態を第12の実施の形態にかかる入力回路C28
2,第13の実施の形態にかかる入力回路C2123,
第14の実施の形態にかかる入力回路C2133,第1
5の実施の形態にかかる入力回路C2143,第16の
実施の形態にかかる入力回路C2160に適用にしても
上記の効果が得られる。

【0306】以上,本発明の好適な実施の形態につい
て,添付図面を参照しながら説明したが,本発明はかか
る構成に限定されない。特許請求の範囲に記載された技
術的思想の範疇において,当業者であれば,各種の変更
例及び修正例に想到し得るものであり,それら変更例及
び修正例についても本発明の技術的範囲に属するものと
了解される。

【0307】例えば,上記実施の形態においては,ポイ
ント・ツー・ポイン形式の信号伝送に適用される出力回
路及び入力回路を例に挙げて説明したが,本発明はかか
る構成に限定されない。本発明は,他の様々な形式の信
号伝送,例えばポイント・ツ−・マルチポイント形式の
信号伝送やバス形式での信号伝送等に適用される出力回
路及び入力回路に対しても適用することができる。

【0308】さらに,上記実施の形態は,主として,平
衡伝送型のインタフェース回路に適用される出力回路及
び入力回路を例に挙げて説明したが,本発明はかかる構
成に限定されない。本発明は,平衡伝送型のインタフェ
ース回路に適用される出力回路及び入力回路と不平衡伝
送型のインタフェース回路に適用される出力回路及び入
力回路とのいずれに対しても適用することができる。特
に不平衡伝送のインタフェース回路に適用される入力回
路については,本発明を適用することで,入力端子の片
方に参照電位を接続して他方の入力端子に入力信号を入
力すると,従来よりも広い範囲の参照電位で使用するこ
とができる。

【0309】さらにまた,上記実施の形態においては,
主にCTTの小振幅インタフェース回路に適用する出力
回路及び入力回路を例に挙げて説明したが,本発明はか
かる構成に限定されない。本発明は,他の様々なインタ
フェース回路,例えば,LVDSのインタフェース回路
等に適用する出力回路及び入力回路に対しても適用する
ことができる。本発明によれば,小振幅インタフェース
回路の共通な問題点である出力電圧と入力回路の感度の
余裕が少ないこと等を解決することができるため,CT
T以外のCMOS小振幅インタフェース回路に適用して
も同様の効果が得られる。

【0310】さらに,実施の形態として例に挙げた出力
回路及び入力回路は,言うまでもなく,相互に組み合わ
せたり或いは特徴的な構成を相互に適用し合ったりして
も一向に差し支えない。

【0311】

【発明の効果】本発明によれば,出力変動が抑制された
出力回路と入力電圧の許容範囲が広い入力回路とが実現
される。したがって,集積回路間での信号伝送用のイン
タフェース回路において,入力回路に一定の余裕を確保
できるとともに出力回路の出力電圧を選択する幅を向上
させることができる。結果として,本発明によれば,イ
ンタフェース回路の設計自由度が大幅に向上し,また製
造された製品の歩留まりを向上させることができる。

【0312】さらに,出力変動が小さい出力回路と入力
電圧の広い入力回路とを適用すると,インタフェース回
路で使用される伝送信号としては,より小振幅なものを
用いることが可能となる。したがって,例えば入力回路
に適用されたトランジスタ等の伝送経路内に存在するキ
ャパシタンスの充放電電荷量を削減することができるた
め,一層高速の信号伝送,低消費電力が実現できる。

【図面の簡単な説明】

【図1】本発明を適用可能な出力回路及びインタフェー
ス回路の概略的な回路図である。

【図2】図1に示す出力回路に適用可能な制御回路の特
性説明図である。

【図3】図1に示す出力回路に適用可能な制御回路の概
略的な回路図である。

【図4】図1に示す出力回路に適用可能な他の制御回路
の概略的な回路図である。

【図5】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図6】図5に示す出力回路に適用可能な制御回路の概
略的な回路図である。

【図7】図5に示す出力回路に適用可能な他の制御回路
の概略的な回路図である。

【図8】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図9】本発明を適用可能な他の出力回路及びインタフ
ェース回路の概略的な回路図である。

【図10】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図11】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図12】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図13】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図14】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図15】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図16】図15に示す出力回路に適用可能な参照電位
発生回路の概略的な回路図である。

【図17】本発明を適用可能な他の出力回路及びインタ
フェース回路の概略的な回路図である。

【図18】本発明を適用可能なマクロセル化された出力
回路及びLSIチップの概略的な回路図である。

【図19】本発明を適用可能な入力回路の概略的な回路
図である。

【図20】(a)は,図19に示す入力回路の説明で例
示する入力回路の回路図であり,(b)は,図19に示
す入力回路の説明で例示する他の入力回路の回路図であ
る。

【図21】不平衡伝送型のインタフェース回路の概略的
な回路図である。

【図22】平衡伝送型のインタフェース回路の概略的な
回路図である。

【図23】図20(a)に示す入力回路の回路動作につ
いての説明図である。

【図24】図20(a)に示す入力回路の他の回路動作
についての説明図である。

【図25】図19に示す入力回路の回路動作についての
シュミレーション結果の説明図である。

【図26】図20(a)に示す入力回路についてのシュ
ミレーン結果図である。

【図27】図20(b)に示す入力回路についてのシュ
ミレーン結果図である。

【図28】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図29】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図30】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図31】(a)は,図30に示す入力回路に適用可能
なPD制御回路の概略的な回路図であり,(b)は,
(a)に示すPD制御回路の動作についての真理値表図
である。

【図32】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図33】(a)は,図32に示す入力回路に適用可能
なPD制御回路の概略的な回路図であり,(b)は,
(a)に示すPD制御回路の動作についての真理値表図
である。

【図34】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図35】本発明を適用可能な他の入力回路の概略的な
回路図である。

【図36】(a)は,図35に示す入力回路に適用可能
なPD制御回路の概略的な回路図であり,(b)は,
(a)に示すPD制御回路の動作についての真理値表図
である。

【図37】本発明を適用可能なマクロセル化された入力
回路及びLSIチップの概略的な回路図である。

【符号の説明】

P31,P32,P33,P74,P21610・・・
PMOSトランジスタ N31,N32,N33,N74,N106,N218
12・・・NMOSトランジスタ 33,34,2083・・・出力端子 35,2081,2082・・・入力端子 C33・・・出力回路 C33b,C33c・・・降圧電源回路 C33a・・・プッシュプル部 C36,C37・・・制御回路 C35,C2082,C2134・・・インバータ回路 R73,R74・・・抵抗 1107・・・スリーステート端子 C1208・・・参照電位供給回路 M1501,M21901・・・マクロセル C2080・・・入力回路 C2081,C2121,C2122・・・差動増幅回
路 C2145・・・PD制御回路 Vref_h,Vref_l・・・参照電位

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力論理信号が入力される入力端子と,
    前記入力論理信号の論理に対応する論理を持つ第1の出
    力論理信号を出力する第1出力端子と,前記第1の出力
    論理信号の反転論理を持つ第2の出力論理信号を出力す
    る第2出力端子と,第1の電圧に基づいて前記第1及び
    第2の出力論理信号の一つの論理を形成するとともに第
    2の電圧に基づいて前記第1及び第2の出力論理信号の
    他の論理を形成する出力論理形成部と,を備える出力回
    路であって:さらに,前記第1の電圧を前記出力論理形
    成部に供給する第1の安定電圧供給回路と;前記第2の
    電圧を前記出力論理形成部に供給する第2の安定電圧供
    給回路と;を備えることを特徴とする,出力回路。
  2. 【請求項2】 前記第1及び第2の安定電圧供給回路
    は,定電圧源と前記定電圧源より供給される電圧を降下
    させて前記第1又は第2の電圧を形成する降圧手段とを
    備えることを特徴とする,請求項1に記載の出力回路。
  3. 【請求項3】 前記第1及び第2の安定電圧供給回路
    は,さらに,前記降圧手段の降圧動作を制御する制御回
    路を備えることを特徴とする,請求項2に記載の出力回
    路。
  4. 【請求項4】 前記制御回路は,前記第1又は第2の電
    圧に基づいて駆動するものであることを特徴とする,請
    求項3に記載の出力回路。
  5. 【請求項5】 前記制御回路は,前記第1又は第2の電
    圧と所定の参照電圧との比較結果に応じて駆動するもの
    であることを特徴とする,請求項3又は4に記載の出力
    回路。
  6. 【請求項6】 さらに,前記第1又は第2の電圧から前
    記第1又は第2の出力論理信号の電圧と実質的に等しい
    帰還電圧を形成する帰還電圧形成手段を備えており,前
    記制御回路は,前記帰還電圧と所定の参照電圧との比較
    結果に応じて駆動するものであることを特徴とする,請
    求項3,4又は5のいずれかに記載の出力回路。
  7. 【請求項7】 さらに,前記所定の参照電圧を形成する
    参照電圧形成手段を備えていることを特徴とする,請求
    項5又は6に記載の出力回路。
  8. 【請求項8】 前記降圧手段は,オン抵抗を制御可能な
    トランジスタであり,前記制御回路は,差動増幅回路で
    あることを特徴とする,請求項2,3,4,5,6又は
    7のいずれかに記載の出力回路。
  9. 【請求項9】 少なくとも,前記出力論理形成部と前記
    第1安定電圧供給回路と前記第2安定電圧供給回路と
    は,同一基板上に形成されていることを特徴とする,請
    求項1,2,3,4,5,6,7又は8のいずれかに記
    載の出力回路。
  10. 【請求項10】 前記出力論理形成部は,反転回路と四
    つのトランジスタとを備えることを特徴とする,請求項
    1,2,3,4,5,6,7,8又は9のいずれかに記
    載の出力回路。
  11. 【請求項11】 前記四つトランジスタは,二つのN型
    トランジスタと二つのP型トランジスタとであることを
    特徴とする,請求項10に記載の出力回路。
  12. 【請求項12】 前記四つのトランジスタは,四つのN
    型トランジスタであることを特徴とする,請求項10に
    記載の出力回路。
  13. 【請求項13】 さらに,前記第1の出力端子と前記第
    2の出力端子とに接続され,前記第1の出力論理信号の
    電圧の所定値からのずれと前記第2の出力論理信号の電
    圧の所定値からのずれとをそれぞれ抑制する,抑制トラ
    ンジスタを備えることを特徴とする,請求項10,11
    又は12のいずれかに記載の出力回路。
  14. 【請求項14】 前記出力論理形成部は,前記出力論理
    形成部のスリーステート制御を行うスリーステート制御
    手段を備えることを特徴とする,請求項1,2,3,
    4,5,6,7,8,9,10,11,12又は13の
    いずれかに記載の出力回路。
  15. 【請求項15】 前記制御回路は,前記制御回路のパワ
    ーダウン制御を行うパワーダウン制御手段を備えること
    を特徴とする,請求項1,2,3,4,5,6,7,
    8,9,10,11,12,13又は14のいずれかに
    記載の出力回路。
  16. 【請求項16】 前記出力論理形成部において,前記ス
    リーステート制御手段の入力端子と前記パワーダウン制
    御手段の入力端子とは,共通入力端子に接続されている
    ことを特徴とする,請求項14及び15に記載の出力回
    路。
  17. 【請求項17】 請求項1,2,3,4,5,6,7,
    8,9,10,11,12,13,14,15又は16
    のいずれかに記載の出力回路がマクロセル化されたこと
    を特徴とする,出力回路。
  18. 【請求項18】 第1の入力端子が共通接続され第2の
    入力端子同士が共通接続され出力端子同士が共通接続さ
    れた第1及び第2の差動増幅回路を備える,第1の差動
    増幅回路対と;入力端子が前記出力端子と接続された,
    第1の反転回路と;を備えることを特徴とする,入力回
    路。
  19. 【請求項19】 第1の入力端子同士が共通接続され第
    2の入力端子同士が共通接続され出力端子同士が共通接
    続された第1及び第2の差動増幅回路をそれぞれが備え
    る,第1及び第2の差動増幅回路対と;前記第1の差動
    増幅回路対の前記第1の入力端子同士と前記第2の差動
    増幅回路対の前記第2の入力端子同士とが共通接続され
    た,第1の共通入力端子と;前記第1の差動増幅回路対
    の前記第2の入力端子同士と前記第2の差動増幅回路対
    の前記第1の入力端子同士とが共通接続された,第2の
    共通入力端子と;第1の入力端子が前記第1の差動増幅
    回路対の前記出力端子同士と接続され第2の入力端子が
    前記第2の差動増幅回路対の共通出力端子と接続され
    た,第3の差動増幅回路と;入力端子が前記第3の差動
    増幅回路の出力端子と接続された,第1の反転回路と;
    を備えることを特徴とする,入力回路。
  20. 【請求項20】 さらに,入力端子が前記第1の反転回
    路の出力端子と接続された第2の反転回路を備えること
    を特徴とする,請求項18又は19に記載の入力回路。
  21. 【請求項21】 さらに,前記第1の差動増幅回路対と
    前記第2の差動増幅回路対と前記第3の差動増幅回路と
    の停止/動作を切り換えるスイッチング手段を備えるこ
    とを特徴とする,請求項19又は20に記載の入力回
    路。
  22. 【請求項22】 前記スイッチング手段は,前記第1の
    反転回路の動作を制御する機能をも併せ持つことを特徴
    とする,請求項21に記載の入力回路。
  23. 【請求項23】 前記スイッチング手段は,前記第2の
    反転回路の動作を制御する機能をも併せ持つことを特徴
    とする,請求項21又は22に記載の入力回路。
  24. 【請求項24】 前記スイッチング手段は,外部入力端
    子と,反転論理出力端子群と,非反転論理出力端子群
    と,出力端子が前記非反転論理出力端子群と接続された
    第3の反転回路と,入力端子が前記外部入力端子と接続
    されるとともに出力端子が前記反転論理端子群及び前記
    第3の反転回路の入力端子と接続された第4の反転回路
    とを,備えることを特徴とする,請求項21,22又は
    23のいずれかに記載の入力回路。
  25. 【請求項25】 請求項18,19,20,21,2
    2,23又は24のいずれかに記載の入力回路をマクロ
    セル化したことを特徴とする,入力回路。
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