JP2972724B1

JP2972724B1 - 差動増幅回路

Info

Publication number: JP2972724B1
Application number: JP10164725A
Authority: JP
Inventors: 修司久保田
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-11-08
Anticipated expiration: 2018-06-12
Also published as: JPH11352193A

Abstract

【要約】【課題】Ｉｄｄｑテストを実行可能とするとともに、Ｉ
ｄｄｑテスト回路を持たない差動増幅回路と比較した場
合に同等の動作特性を有する差動増幅回路の提供。【解決手段】カレントミラー回路を負荷とする差動トラ
ンジスタ対を含む差動増幅回路において、テストモード
時に、カレントミラー回路を構成する２つのトランジス
タの共通接続点（１３３）と、２つのトランジスタのう
ち一方のトランジスタの一端（１３３）との接続を切り
離す第１のスイッチ（１１５）と、差動トランジスタ対
の一方のトランジスタにデータ入力するデータ入力端
を、カレントミラー回路を構成する２つのトランジスタ
の共通接続点に接続する第２のスイッチ（１１６）と、
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は差動増幅回路に関
し、特に半導体集積回路に搭載されＩｄｄｑテストに好
適とされる差動増幅回路に関する。

【０００２】

【従来の技術】半導体集積回路の試験方法の一つとし
て、「Ｉｄｄｑテスト」と称する試験方法が用いられて
いる。

【０００３】このＩｄｄｑ試験の詳細は、例えば文献
（１９９２年１２月、アイ・イー・イー・イー・トラン
ザクション・オン・コンピュータ・エイディド・デザイ
ン第２巻、第５号ｐｐ．６５９−６６９（Design and T
est Rules for CMOS Circuitsto Facilitate IDDQ Test
ing of Bridging Faults、IEEE Transactions on Compu
ter-Aided Design vol．II，No.5，May 1992，pp．659-
669））等の記載が参照される。

【０００４】このＩｄｄｑテストは、テスト対象となる
半導体集積回路の入力端子に対して、半導体集積回路の
内部回路の各接点の論理状態をＨｉｇｈおよびＬｏｗの
両方の状態に設定するＩｄｄｑテストパターンを入力
し、各パターンに於いて定常な状態となった後、半導体
集積回路の電源電流を測定するものであり、このときの
電源電流をＩｄｄｑ電流（ＶＤＤ supply current
Ｑuiescent）という。

【０００５】ここで、半導体集積回路の全回路がＣＭＯ
Ｓで構成されていれば、Ｉｄｄｑ電流はチップサイズ
（回路サイズ）に依存するが、通常数μＡ程度観測され
る。このＩｄｄｑ電流は、ＭＯＳトランジスタのジャン
クションリークによる電流である。ＭＯＳトランジスタ
や配線等に拡散異常や劣化および故障がある場合、最低
でも数百μＡ程度、通常数ｍＡ〜数十ｍＡもの定常的な
電流経路が発生し、電源電流が観測できることから、不
良品と判定され、その半導体集積回路は試験工程におい
て除去される。

【０００６】そして、わずかなリーク不良の場合、ファ
ンクションテストでは、正常に動作してしまうことがあ
り、不良品を検出できない場合があることから、ＣＭＯ
Ｓ半導体集積回路の試験としてＩｄｄｑテストは不可欠
とされている。

【０００７】近年、半導体集積回路間の信号を高速、高
周波で伝送するための手段として、リファレンス電位に
対して小振幅でＨｉｇｈ、Ｌｏｗの信号レベルを伝送す
るよう規定したインターフェイス規格が、多数採用され
ている。例としては、ＧＴＬ、ＨＳＴＬ、ＳＳＴＬ、Ｐ
ＥＣＬ等が挙げられる。

【０００８】これらのインターフェイスの為の入力回路
は、差動増幅回路が採用される。図５は、カレントミラ
ー回路を能動負荷として有する一般的な差動増幅回路の
回路構成を示す図である。

【０００９】図５を参照すると、ソースが共通接続さ
れ、定電流源１２０を介して電源ＶＤＤＮに接続され、
ゲートがそれぞれデータ入力端子１０１、リファレンス
電圧端子１０２に接続されたＰＭＯＳトランジスタ１１
２、１１１は差動対を構成し、ＰＭＯＳトランジスタ１
１１、１１２のドレインは、カレントミラー回路を構成
するＮＭＯＳトランジスタ１１３、１１４のドレインに
それぞれ接続されており、カレントミラー回路の入力側
のＮＭＯＳトランジスタ１１３のゲートはドレインに接
続されるとともにカレントミラー回路の出力側のＮＭＯ
Ｓトランジスタ１１４のゲートと共通接続され、ＮＭＯ
Ｓトランジスタ１１３、１１４のソースはグランドＧＮ
Ｄに接続され、ＰＭＯＳトランジスタ１１２のドレイン
とＮＭＯＳトランジスタ１１４とのドレインの接続点１
３５が出力端子１０３に接続されている。

【００１０】次に、この差動増幅回路の動作について説
明する。電源ＶＤＤから、電流源１２０によって電流供
給を受ける差動増幅回路は、リファレンス電圧よりもデ
ータ入力電位が高い電位であるか、低い電位であるかに
よって、ＰＭＯＳトランジスタ１１２のドレイン電流が
決定される。ゲートにリファレンス電圧端子１０２から
リファレンス電圧が入力されるＰＭＯＳトランジスタ１
１１のドレイン電流は一定であり、従って、ＮＭＯＳト
ランジスタ１１３のドレイン電流も一定である。ＮＭＯ
Ｓトランジスタ１１４のドレイン電流能力は、ＮＭＯＳ
トランジスタ１１３と等しいが、ＮＭＯＳトランジスタ
１１４のドレイン電流は、ＰＭＯＳトランジスタ１１２
のドレイン電流によって決定される。すなわち、リファ
レンス電圧とデータ入力電位が等しい時、回路は平衡状
態になるが、データ入力端子１０１の電圧が高くなれ
ば、ＰＭＯＳトランジスタ１１２のドレイン電流が低下
し、接点１３５の電位は、ＮＭＯＳトランジスタ１１４
のドレイン電流によって、低電位側に増幅され、逆にデ
ータ入力端子１０１の電圧が低くなれば、ＰＭＯＳトラ
ンジスタ１１２のドレイン電流が増加し、接点１３５の
電位は、高電位側に増幅される。

【００１１】出力端子１０３は、不図示の内部回路であ
るＣＭＯＳ論理回路に接続される前に、不図示のＣＭＯ
Ｓインバータによって、電源電位ＶＤＤまたはグランド
電位ＧＮＤの振幅レベルに電圧増幅され、さらに、配線
負荷を駆動するためバッファ駆動される。このような構
成により、図５に示した差動増幅回路は半導体回路のイ
ンターフェイス回路として用いられる。

【００１２】ところで、図５に示した差動増幅回路は、
ＣＭＯＳ回路ではなく、回路１個当たり、定常的に、数
百μＡから数ｍＡの電源電流が流れるため、この差動増
幅回路を含む半導体集積回路のＩｄｄｑテストを実行し
た場合、仮に素子欠陥があっても、差動増幅回路の電源
電流に隠れてしまって実効的な試験を行うことはできな
い。

【００１３】また、差動増幅回路の定電流源１２０を停
止させ（例えば定電流源１２０を構成するトランジスタ
をオフ状態とする）、接点１３５をグランド電位に固定
すれば、電源電流は流れないが、それでは、差動増幅回
路の出力から先の回路状態は、ＨｉｇｈもしくはＬｏｗ
レベルのいずれかの状態に固定されてしまうため、Ｉｄ
ｄｑテストとしては、検出率（検査対象のトランジス
タ）が５０％となり、実質的にＩｄｄｑテストを行って
いることにはならない。

【００１４】この問題を解決するための技術として、特
開平９−１８６５７９号公報を例に説明する。図６は、
上記特開平９−１８６５７９号公報に開示された回路の
基本構成を示すブロック図である。

【００１５】図６を参照すると、この小振幅信号インタ
ーフェイス回路は、センスアンプ１０′と、クロックド
インバータ１２と、インバータ１４と、インバータ１６
とを備えて構成される。

【００１６】端子１０１は入力データ端子であり、ＳＩ
は入力データ信号であり、センスアンプ（差動増幅回
路）１０′に印加される。端子１０４は、Ｉｄｄｑテス
トモード端子であり、該端子１０４からの信号Ｑは、通
常増幅動作モードと、Ｉｄｄｑテストモード動作のいず
れかを示すＩｄｄｑテストモード信号である。

【００１７】センスアンプ出力Ｕ２、クロックドインバ
ータ１２の出力Ｕ１は、接点１３５にてワイヤードＯＲ
で接続される。

【００１８】センスアンプ１０′はＩｄｄｑテストモー
ド信号ＱがＩｄｄｑテストモードであることを示す論理
レベルが印加されると、センスアンプ１０′の出力Ｕ２
がハイインピーダンス状態となるよう構成されており、
また、センスアンプ１０′の電流源を遮断し、定常電流
を流さない構成とされている。

【００１９】クロックドインバータ１２は、通常増幅動
作モードでは、Ｉｄｄｑテストモード信号Ｑによって、
出力Ｕ１がハイインピーダンス状態となり、センスアン
プ１０′の出力Ｕ２とデータ競合することが回避され、
一方、Ｉｄｄｑテストモードでは、Ｉｄｄｑテストモー
ド信号Ｑにより、イネーブル状態となり、端子１０１か
ら電源電位ＶＤＤ及びＧＮＤ電位のデータ入力を受け
て、データを、接点１３５に出力し、インバータ１４、
１６を介して、出力端子１０３に出力する。

【００２０】このように、図６に示す回路構成において
は、Ｉｄｄｑテストモード時、センスアンプ１０′を構
成する差動増幅回路への電流供給を停止し、クロックド
インバータ１２という迂回経路によって、入力データを
内部回路に伝達する、というように構成したものであ
る。

【００２１】

【発明が解決しようとする課題】しかしながら、図６に
示した従来の回路では、センスアンプ（差動増幅回路）
１０′の出力に、クロックドインバータ１２の出力が接
続されているために、クロックドインバータ１２の出力
の拡散層容量（寄生容量含む）、及び配線容量等によ
り、負荷容量が増加してしまう、という問題点を有して
いる。

【００２２】小振幅入力の差動増幅回路の動作は、ＣＭ
ＯＳ回路のような単純な充放電ではなく、電源から接地
電位へ定常電流を流しながらの充放電であって、差動増
幅回路の出力スルーレイトは、負荷容量の依存性がＣＭ
ＯＳ回路よりも大きい。したがって、高速でかつ少ない
定常電流で設計するためには、差動増幅回路の出力に付
く容量を可能な限り低減することが重要である。

【００２３】そして、図６に示したように、センスアン
プにクロックドインバータの出力を接続した構成では、
クロックドインバータなし、すなわちテスト回路を含ま
ない差動増幅回路（図５参照）よりも、その信号伝達遅
延時間が遅くなってしまう。

【００２４】また、信号伝達遅延時間が遅くならないた
めには、差動増幅回路の動作電流を増加させるしかな
く、無駄な電源電流を消費してしまうことになる。

【００２５】近年、小振幅高速（高周波）インターフェ
イスとして差動増幅回路が採用され、ますます、高速化
が要求されており、データ信号経路の負荷がテスト回路
によって増加するような手段では、高速化の足かせとな
るため、避けるべきである。

【００２６】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、Ｉｄｄｑテストを
実行可能とするとともに、Ｉｄｄｑテスト回路を持たな
い差動増幅回路と比較した場合にまったく同等の動作特
性を有する差動増幅回路を提供することにある。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、カレントミラー回路を負荷とする差動ト
ランジスタ対を含む差動増幅回路において、テストモー
ド時に、前記カレントミラー回路を構成する２つのトラ
ンジスタの共通接続点と、２つのトランジスタのうち一
方のトランジスタの一端の接続を切り離す第１のスイッ
チと、前記差動トランジスタ対の一方のトランジスタに
データを入力するデータ入力端を、前記カレントミラー
回路を構成する２つのトランジスタの共通接続点に接続
する第２のスイッチと、を備える。

【００２８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。図１は、本発明の差動増幅回路の好ましい
実施の形態の構成を示すブロック図である。

【００２９】図１を参照すると、差動増幅回路１０は、
入力データ端子１０１からの入力データ信号ＳＩと、Ｉ
ｄｄｑテスト制御端子１０４からの制御信号Ｑが入力さ
れ、差動増幅回路の出力１３５は第１のインバータ１４
に接続され、第１のインバータ１４の出力がさらに第２
のインバータ１６に入力され、出力端子１０３にデータ
が出力される。本発明の実施の形態は、差動増幅回路１
０が、制御信号Ｑによって、Ｉｄｄｑテスト時に、ＣＭ
ＯＳ回路の回路構成に切替えられるように構成したもの
である。

【００３０】より詳細には、本発明は、Ｉｄｄｑテスト
実行時に、差動増幅回路において、カレントミラー回路
（図２の１１３及び１１４）のゲートとドレインの短絡
接点（図２の１３３及び１３２）を、Ｉｄｄｑテスト信
号（図２の１０４）によって遮断する手段（図２の１１
５）と、入力データ端子（図２の１０１）と、カレント
ミラー回路のトランジスタ（図２の１１４）のゲート
を、該Ｉｄｄｑテスト信号によって接続する手段（図２
の１１６）と、を有する。

【００３１】Ｉｄｄｑテスト実行時には、差動増幅回路
のリファレンス入力端子（図２の１０２）がゲートに接
続されるトランジスタ（図２の１１１）が遮断される電
位に設定される。

【００３２】本発明の実施の形態においては、Ｉｄｄｑ
テスト実行時に、差動回路のリファレンス入力端子（図
２の１０２）を例えば電源電位に設定し、カレントミラ
ー回路（図２の１１３及び１１４）のゲートとドレイン
の短絡接点（図２の１３３及び１３２）を遮断すること
によって、定常的な電流経路を遮断し、データ入力端子
とカレントミラー回路のトランジスタ（図２の１１４）
のゲートを該Ｉｄｄｑテスト信号によって接続すること
で、差動増幅回路をＣＭＯＳインバータ回路（図２の１
１２及び１１４）に変換し、Ｉｄｄｑテストを実行す
る。本発明の実施の形態においては、Ｉｄｄｑテスト
時、差動増幅回路に電源電流は流れず、またＩｄｄｑテ
スト回路付加による差動増幅回路の特性劣性は回避され
る。

【００３３】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て説明する。

【００３４】図２は、本発明の差動増幅回路の第１の実
施例の回路構成を示す図である。図２を参照すると、ソ
ースが共通接続され定電流源１２０を介して電源ＶＤＤ
に接続され、ゲートがデータ入力端子１０１とリファレ
ンス入力端子１０２にそれぞれ接続されたＰＭＯＳトラ
ンジスタ１１２、１１１は差動対を構成し、ＰＭＯＳト
ランジスタ１１１、１１２のドレインは、カレントミラ
ー回路を構成するＮＭＯＳトランジスタ１１３、１４の
ドレインとそれぞれ接続され、ＮＭＯＳトランジスタ１
１３、１１４のゲートは共通接続され、ソースはともに
グランドＧＮＤに接続している。ＰＭＯＳトランジスタ
１１２とＮＭＯＳトランジスタ１１４の接続点は出力端
子１０３に接続される。

【００３５】そして、ＮＭＯＳトランジスタ１１３のド
レインとＰＭＯＳトランジスタ１１１のドレインの接続
点１３３は、ＣＭＯＳトランスファゲート１１５を介し
て、ＮＭＯＳトランジスタ１１３、１１４のゲート共通
接続点（接点１３２）に接続され、ＮＭＯＳトランジス
タ１１２のゲート（データ入力端子１０１）は、ＣＭＯ
Ｓトランスファゲート１１６を介して、ＮＭＯＳトラン
ジスタ１１３、１１４の共通接続されたゲートに接続さ
れている。

【００３６】ＣＭＯＳトランスファゲート１１５のＰＭ
ＯＳ、ＮＭＯＳトランジスタのゲートには、それぞれ、
Ｉｄｄｑテスト制御端子１０４からの制御信号、及び該
制御信号をインバータ１１７で反転した信号が入力さ
れ、ＣＭＯＳトランスファゲート１１６のＮＭＯＳ、Ｐ
ＭＯＳトランジスタのゲートには、それぞれ、Ｉｄｄｑ
テスト制御端子１０４からの制御信号、及び該制御信号
をインバータ１１７で反転した信号が入力され、端子１
０４からの制御信号がＬｏｗレベルのときＣＭＯＳトラ
ンスファゲート１１５がオン、ＣＭＯＳトランスファゲ
ート１１６はオフし、制御信号がＨｉｇｈレベルのとき
ＣＭＯＳトランスファゲート１１５がオフ、ＣＭＯＳト
ランスファゲート１１６はオンする。

【００３７】次に、通常動作時、Ｉｄｄｑテスト制御端
子１０４にはＬｏｗレベルが印加され、ＣＭＯＳトラン
スファゲート１１５がオンし、ＣＭＯＳトランスファゲ
ート１１６はオフし、ＮＭＯＳトランジスタ１１３のゲ
ートとドレインが接続され、ＮＭＯＳトランジスタ１１
３、１１４が、差動対をなすＰＭＯＳトランジスタ１１
１、１１２の能動負荷として機能し（ＮＭＯＳトランジ
スタ１１３がカレントミラー回路の入力側トランジス
タ、ＮＭＯＳトランジスタ１１４がカレントミラー回路
の出力側トランジスタ）、端子１０２には、リファレン
ス電圧が印加される。

【００３８】Ｉｄｄｑテストモードにおける動作を説明
する。Ｉｄｄｑテスト制御端子１０４には、Ｉｄｄｑテ
ストモード時においてＨｉｇｈレベルが印加され、ＣＭ
ＯＳトランスファゲート１１５がオフし、ＣＭＯＳトラ
ンスファゲート１１６がオンする。

【００３９】また、Ｉｄｄｑテストモード時には、リフ
ァレンス電圧端子１０２には電源電位ＶＤＤを印加して
おく。以上の状態設定によって、まず、ＰＭＯＳトラン
ジスタ１１１はオフし、従って、ドレインが高インピー
ダンスとなるＮＭＯＳトランジスタ１１３にもチャネル
電流は流れない。そして、データ入力端子１０１から、
ＬＯＷレベルとしてグランド電位、Ｈｉｇｈレベルとし
て電源電圧の振幅で、Ｉｄｄｑテストパターンを印加す
る。

【００４０】ＣＭＯＳトランスファゲート１１６はオン
しているため、入力データ信号はＰＭＯＳトランジスタ
１１２のゲートのみならず、ＮＭＯＳトランジスタ１１
４のゲートにも印加される。

【００４１】従って、Ｉｄｄｑテストモードにおいて
は、電流源１２０と、ＰＭＯＳトランジスタ１１２及び
ＮＭＯＳトランジスタ１１４から構成されるＣＭＯＳイ
ンバータに回路に変換される、ことになる。

【００４２】以上の動作により、Ｉｄｄｑテストモード
においては、入力データ端子１０１を変化させると、出
力端子１０３も変化し、かつ、すべての回路動作が終了
して定常な状態になったときに発生する電源電流は、通
常のＣＭＯＳ論理回路と同様、ジャンクションリークの
みとなって、Ｉｄｄｑテストの実行が可能になる。

【００４３】次に、通常時の増幅動作について説明す
る。Ｉｄｄｑテスト制御端子１０４には、通常増幅動作
モード時においては、Ｌｏｗレベルが印加される。この
場合、ＣＭＯＳトランスファゲート１１５がオンし、Ｃ
ＭＯＳトランスファゲート１１６がオフする。またリフ
ァレンス電圧端子１０２には各インターフェイス規格に
て規定されるリファレンス電圧を印加しておく。そし
て、データ入力端子１０１に各インターフェイス規格に
て規定されるＨｉｇｈレベル電位又はＬｏｗレベル電位
が印加される。

【００４４】以上の状態設定によって、入力データ信号
はＰＭＯＳトランジスタ１１２のゲートのみに印加さ
れ、接点１３２と接点１３３はＣＭＯＳトランスファゲ
ート１１５によって同電位となる。ここで、接点１３２
及び接点１３３の電位というのは、通常の増幅動作にお
いて、常に一定の電位を維持している。なぜならＰＭＯ
Ｓトランジスタ１１１のゲートはリファレンス電位の固
定値であり、ＮＭＯＳトランジスタ１１３のゲートとド
レインが短絡されているため、このカレントミラー負荷
回路との電流能力比によって、接点１３２及び接点１３
３の電位は決定されるからである。従って、Ｉｄｄｑテ
スト回路として、増幅回路に付加されたＣＭＯＳトラン
スファゲート１１５は、通常増幅動作において、接点１
３２及び接点１３３の間での電位変動がないため、増幅
回路の増幅動作には何ら影響を与えていない。

【００４５】また、ＣＭＯＳトランスファゲート１１６
は通常増幅動作においてオフ状態であるが、その拡散容
量やゲート−拡散容量等の寄生容量が、データ入力端子
１０１の容量を増加させる。しかし、Ｉｄｄｑテスト
は、回路全体が定常な状態になるための十分な動作時間
を経た後、電流測定を行うため、変換されたＣＭＯＳイ
ンバータ回路の動作速度は、高速である必要はなく、こ
のためＣＭＯＳトランスファゲート１１６のトランジス
タのサイズは最小単位であればよい。したがってその寄
生容量は数十ｆＦ程とされ十分に小さい。通常、データ
入力端子１０１は、デバイスの外部端子であるため、図
２には示していないが、数ｐＦの容量を持つ静電保護素
子が接続され、さらにデバイス外部配線の数十ｐＦの容
量がある。従って、ＣＭＯＳトランスファゲート１１６
によって増加するデータ入力端子１０１の容量増加は、
実質的に無視できるレベルであり、動作速度には何ら影
響は与えない。

【００４６】このように、Ｉｄｄｑテスト実行時には、
Ｉｄｄｑテスト信号によって、差動増幅回路をＣＭＯＳ
インバータ回路に変換する回路構成をとることで、通常
増幅動作特性に何ら影響を与えることなく、Ｉｄｄｑテ
ストに対応した差動増幅回路が実現できる。

【００４７】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の回路構成を示す
図である。図３を参照すると、ソースが共通接続され定
電流源１２０を介してグランドＧＮＤに接続され、ゲー
トがデータ入力端子１０１とリファレンス入力端子１０
２にそれぞれ接続されたＮＭＯＳトランジスタ１１４、
１１３は差動対を構成し、ＮＭＯＳトランジスタ１１
３、１１４のドレインは、カレントミラー回路を構成す
るＰＭＯＳトランジスタ１１１、１１２のドレインとそ
れぞれ接続し、ＰＭＯＳトランジスタ１１１、１１２の
ゲートは共通接続され、ソースは電源ＶＤＤに接続して
いる。ＮＭＯＳトランジスタ１１４のドレインとＰＭＯ
Ｓトランジスタ１１２のドレインの接続点１３５は出力
端子１０３に接続される。

【００４８】そして、ＰＭＯＳトランジスタ１１１のド
レインとＮＭＯＳトランジスタ１１３のドレインの接続
点１３３は、ＣＭＯＳトランスファゲート１１５を介し
て、ＰＭＯＳトランジスタ１１１、１１２のゲートの共
通接続点（接点１３２）に接続され、ＮＭＯＳトランジ
スタ１１４のゲート（データ入力端子１０１）は、ＣＭ
ＯＳトランスファゲート１１６を介して、PＭＯＳトラ
ンジスタ１１１、１１２の共通接続されたゲートに接続
されている。

【００４９】Ｉｄｄｑテストモードにおける動作を説明
する。Ｉｄｄｑテスト制御端子１０４には、Ｉｄｄｑテ
ストモードにおいてＨｉｇｈレベルが印加され、ＣＭＯ
Ｓトランスファゲート１１５がオフし、ＣＭＯＳトラン
スファゲート１１６がオンする。

【００５０】また、Ｉｄｄｑテストモード時には、リフ
ァレンス電圧端子１０２には、グランド電位（Ｌｏｗレ
ベル）を印加しておく。以上の状態設定によって、ま
ず、ＮＭＯＳトランジスタ１１３はオフし、従って、ド
レインが高インピーダンスとなるＰＭＯＳトランジスタ
１１１にもチャネル電流は流れない。そして、入力デー
タ信号端子１０１から、Ｌｏｗレベルとしてグランド電
位、Ｈｉｇｈレベルとして電源電圧の振幅で、Ｉｄｄｑ
テストパターンを印加する。

【００５１】ＣＭＯＳトランスファゲート１１６はオン
しているため、入力データ信号はＮＭＯＳトランジスタ
１１４のゲートのみならず、ＰＭＯＳトランジスタ１１
２のゲートにも印加される。

【００５２】従って、Ｉｄｄｑテストモードにおいて
は、電流源１２０と、ＮＭＯＳトランジスタ１１４及び
ＰＭＯＳトランジスタ１１２から構成されるＣＭＯＳイ
ンバータに回路変換される、ことになる。

【００５３】以上の動作によりＩｄｄｑテストモードに
おいては、入力データ端子１０１を変化させると、出力
端子１０３も変化し、かつ、すべての回路動作が終了し
て定常な状態になったときに発生する電源電流は、通常
のＣＭＯＳ論理回路と同様、ジャンクションリークのみ
となって、Ｉｄｄｑテストの実行が可能になる。

【００５４】次に、通常時の増幅動作について説明す
る。Ｉｄｄｑテスト制御端子１０４には、通常増幅動作
モード時においては、Ｌｏｗレベルが印加され、ＣＭＯ
Ｓトランスファゲート１１５がオンし、ＣＭＯＳトラン
スファゲート１１６がオフする。またリファレンス電圧
端子１０２には各インターフェイス規格にて規定される
リファレンス電圧を印加される。そして、データ入力端
子１０１に各インターフェイス規格にて規定されるＨｉ
ｇｈレベル電位又はＬｏｗレベル電位が印加される。

【００５５】入力データ信号はＮＭＯＳトランジスタ１
１４のゲートのみに印加され、接点１３２と接点１３３
はＣＭＯＳトランスファゲート１１５によって同電位と
なる。ここで、接点１３２及び接点１３３の電位は、通
常の増幅動作において、常に一定の電位を維持してい
る。なぜならＮＭＯＳトランジスタ１１３のゲートはリ
ファレンス電位の固定値であり、ＰＭＯＳトランジスタ
１１１のゲートとドレインが短絡されており、このカレ
ントミラー負荷回路との電流能力比によって、接点１３
２及び接点１３３の電位は決定されるからである。従っ
て、Ｉｄｄｑテスト回路として、増幅回路に付加された
ＣＭＯＳトランスファゲート１１５は、通常増幅動作に
おいて、接点１３２及び接点１３３の間での電位変動が
ないため、増幅回路の増幅動作には何ら影響を与えてい
ない。

【００５６】このように、本発明の第２の実施例は、図
２に示した第１の実施例の差動増幅回路における電源電
圧ＶＤＤを接地電位であるＧＮＤとし、電流源１２０の
電流方向を反対方向とし、差動トランジスタ対をＮＭＯ
Ｓトランジスタとし、能動負荷を構成するカレントミラ
ー回路をＰＭＯＳトランジスタで構成して、その他のＣ
ＭＯＳトランスファやＩｄｄｑテスト制御端子には変更
のない差動増幅回路として構成されている。本実施例に
おいても、前記第１の実施例の差動増幅回路と同様に動
作して、Ｉｄｄｑテストを実行でき、また、通常増幅動
作も同様である。

【００５７】なお、Ｉｄｄｑテスト時のリファレンス入
力端子１０２の電位設定は、例えばＬＳＩテスタのドラ
イバによって設定すればよいが、それを省略したい場合
は、図２に示す例では、ＰＭＯＳトランジスタを１個追
加すればよい。すなわち、ＰＭＯＳトランジスタのソー
スをＶＤＤとし、ドレインをリファレンス入力端子１０
２に接続し、Ｉｄｄｑテスト信号によって、Ｉｄｄｑテ
ストの時だけＰＭＯＳトランジスタがオンすることによ
って、リファレンス入力端子１０２に電源電圧を与える
方法もある。図３に示した例でも、同様にＩｄｄｑテス
ト信号によって制御されるＮＭＯＳトランジスタのドレ
インをリファレンス入力端子１０２に接続して、Ｉｄｄ
ｑテスト時、リファレンス入力端子１０２にグランド電
位を与えることでも、同様に試験が可能である。

【００５８】なお、第１の実施例及び第２の実施例にお
いて、ＣＭＯＳトランスファゲート１１５及び１１６の
それぞれのＰＭＯＳトランジスタとＮＭＯＳトランジス
タを入れ換えて、Ｉｄｄｑテスト制御端子１０４の状態
設定のＨｉｇｈとＬｏｗを逆にしてもよい。

【００５９】さらに、第１の実施例及び第２の実施例に
おいて、ＣＭＯＳトランスファゲート１１５及び１１６
のどちらかのＰＭＯＳトランジスタとＮＭＯＳトランジ
スタを入れ換えて、Ｉｄｄｑテスト制御端子１０４及び
接点１３１と、ＭＯＳトランジスタのゲートとの接続を
逆にしてもよい。

【００６０】次に、本発明の差動増幅回路を実際にレイ
アウトした場合の例について説明する。

【００６１】図４は、図２を参照して説明した前記第１
の実施例の差動増幅回路のレイアウト図の一例を示す図
である。図２のインバータ１１７と、ＣＭＯＳトランス
ファゲート１１６と、ＣＭＯＳトランスファゲート１１
５から構成されるＩｄｄｑテスト回路を配置し、隣接し
て、図２のＰＭＯＳトランジスタ１１１、１１２及びＮ
ＭＯＳトランジスタ１１３、１１４と、電流源１２０
（ここではＰＭＯＳトランジスタとし、ゲートを接地し
ている）から構成される差動増幅回路を配置する。

【００６２】図４から、差動増幅回路の出力１０３の配
線長は、Ｉｄｄｑテスト回路の有無とは無関係であるこ
とがわかる。そして、長さが増加する配線は、電位が固
定である接点１３２及び接点１３３、及び、前述のよう
に容量増加が無視できるデータ入力端子１０１であっ
て、増幅動作特性に影響はない。すなわち、実際にレイ
アウトを行った例からも、本発明の差動増幅回路は、Ｉ
ｄｄｑテスト回路なしの差動増幅回路と同じ特性が実現
できることが確認された。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
Ｉｄｄｑテストを実行できるテスト回路を有する差動増
幅回路を実現しながら、通常の増幅動作の特性は、Ｉｄ
ｄｑテスト回路を持たない差動増幅回路と全く同等とす
ることを可能とし、テスト回路の付加による特性悪化が
一切ない、という効果を奏する。

【００６４】その理由は、本発明においては、通常増幅
動作においては、Ｉｄｄｑテスト回路として増幅回路に
付加されたＣＭＯＳトランスファゲート（例えば図２の
１１５）のドレインとソース間（例えば図２の接点１３
２及び１３３）での電位変動がないので、増幅特性に、
ＣＭＯＳトランスファゲートの依存性が表われないため
である。すなわち、本発明によれば、増幅回路の出力
部、もしくはデータ信号経路に、テスト回路による負荷
が一切かからない構成としたためである。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示すブロック図で
ある。

【図２】本発明の第１の実施例の回路構成を示す図であ
る。

【図３】本発明の第２の実施例の回路構成を示す図であ
る。

【図４】本発明の第１の実施例の差動増幅回路のレイア
ウトの一例を示す図である。

【図５】一般の差動増幅回路の回路構成を示す図であ
る。

【図６】Ｉｄｄｑテスト回路を有する従来の差動増幅回
路の構成を示すブロック図である。

【符号の説明】

１２０電流源１１１、１１２ＰＭＯＳトランジスタ１１３、１１４ＮＭＯＳトランジスタ１１５、１１６ＣＭＯＳトランジスタ１０１データ入力端子１０２リファレンス入力端子１０４Ｉｄｄｑテスト制御端子１０３出力端子１１７ＣＭＯＳインバータ１０差動増幅回路１４、１６インバータ１２クロックドインバータ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3193 G01R 31/26 H01L 21/822 H01L 27/04 H03F 3/45

Claims

(57)【特許請求の範囲】

【請求項１】カレントミラー回路を負荷とする差動トラ
ンジスタ対を含む差動増幅回路において、テストモード時に、前記カレントミラー回路を構成する
２つのトランジスタの共通接続点と、前記２つのトラン
ジスタのうち一方のトランジスタの一端との接続を切り
離す第１の切替手段と、前記差動トランジスタ対の一方
のトランジスタにデータを入力するデータ入力端を、前
記カレントミラー回路を構成する前記２つのトランジス
タの共通接続点に接続する第２の切替手段と、を備えた
ことを特徴とする差動増幅回路。
【請求項２】ＭＯＳトランジスタよりなるカレントミラ
ー回路を負荷とする差動ＭＯＳトランジスタ対を含む差
動増幅回路において、テストモード時に、前記カレント
ミラー回路の入力側のＭＯＳトランジスタのドレインと
短絡したゲートとを切り離す第１のスイッチと、前記差
動ＭＯＳトランジスタ対の一方のＭＯＳトランジスタへ
データを入力するデータ入力端を前記カレントミラー回
路のＭＯＳトランジスタのゲートの共通接続点に接続す
るように切替える第２のスイッチと、を備え、前記差動
ＭＯＳトランジスタ対の一方のＭＯＳトランジスタと前
記カレントミラー回路を構成するＭＯＳトランジスタと
がＣＭＯＳ構成をなすように切り替えられる、ことを特
徴とする差動増幅回路。
【請求項３】テストモード時、前記差動ＭＯＳトランジ
スタ対の他方のＭＯＳトランジスタをオフ状態に設定す
る、ことを特徴とする請求項２記載の差動増幅回路。
【請求項４】通常動作時に、前記第１のスイッチがオン
し、前記第２のスイッチがオフし、前記カレントミラー
回路の入力側のＭＯＳトランジスタのドレインとゲート
とを短絡し、前記データ入力端を前記カレントミラー回
路のゲートの共通接続点から切り離すように切り替え制
御する、ことを特徴とする請求項２記載の差動増幅回
路。
【請求項５】定電流源と、差動トランジスタ対と、カレ
ントミラー回路と、を含む差動増幅回路において、前記カレントミラー回路を構成する２つのトランジスタ
の共通接続端と、前記カレントミラー回路を構成する２
つのトランジスタのうち一方のトランジスタの一端との
接続をオン・オフ制御する第１の切替え手段と、前記共通接続端と、前記差動トランジスタ対の一方のト
ランジスタにデータを入力するデータ入力端との接続を
オン・オフ制御する第２の切替え手段と、を備え、第１の動作モードのときは、前記カレントミラー回路を
構成する２つのトランジスタの共通接続端と、前記カレ
ントミラー回路を構成する２つのトランジスタのうち一
方のトランジスタの一端とを接続し、第２の動作モードのときは、前記共通接続端と、前記デ
ータ入力端とを接続する、ことを特徴とする差動増幅回
路
【請求項６】テストモード信号と、該テストモード信号
の反転信号により前記第１の切替え手段及び前記第２の
切替え手段の接続・断を切り替えることを特徴とする請
求項５記載の差動増幅回路。
【請求項７】前記第１の動作モードを通常動作とし前記
第２の動作モードをテスト動作とすることを特徴とする
請求項５記載の差動増幅回路。
【請求項８】前記第２の動作モードのときに、前記差動
トランジスタ対のうち、リファレンス側の入力端を、該
リファレンス側のトランジスタがオフとなる固定電位と
し、前記テスト動作としてＩｄｄｑテストを行う、こと
を特徴とする請求項７記載の差動増幅回路。
【請求項９】前記通常動作時は、前記第１の切替え手段
を接続状態とし、前記第２の切替え手段を断状態とし、
前記テスト動作時は前記第１の切替え手段を断状態と
し、前記第２の切替え手段を接続状態とすることを特徴
とする請求項７記載の差動増幅回路。
【請求項１０】前記第１の切替え手段及び第２の切替え
手段がトランスファゲートで構成されていることを特徴
とする請求項５記載の差動増幅回路。
【請求項１１】前記第１の切替え手段及び第２の切替え
手段がトランスミッションゲートで構成されている、こ
とを特徴とする請求項５記載の差動増幅回路。
【請求項１２】前記差動トランジスタ対をＰチャネル型
ＭＯＳトランジスタ、前記カレントミラー回路をＮチャ
ネル型ＭＯＳトランジスタで構成した、ことを特徴とす
る請求項５記載の差動増幅回路。
【請求項１３】前記差動トランジスタ対をＮチャネル型
ＭＯＳトランジスタ、前記カレントミラー回路をＰチャ
ネル型ＭＯＳトランジスタで構成した、ことを特徴とす
る請求項５記載の差動増幅回路。