KR100604851B1 - 선택적으로 입출력 신호의 스윙 폭을 변경시키는 고속출력 회로, 고속 입력 회로, 및 입출력 신호의 스윙 폭변경방법 - Google Patents

선택적으로 입출력 신호의 스윙 폭을 변경시키는 고속출력 회로, 고속 입력 회로, 및 입출력 신호의 스윙 폭변경방법 Download PDF

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Abstract

선택적으로 입출력 신호의 스윙 폭을 변경시키는 고속 출력 회로, 고속 입력 회로, 및 입출력 신호의 스윙 폭 변경방법이 개시된다. 본 발명에 따른 반도체 장치의 고속 출력 회로는 출력 구동 회로 및 제어 구동 회로를 구비하는 것을 특징으로 한다. 출력 구동 회로는 출력 제어 신호에 응답하여 출력 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 출력 신호의 전압 스윙 폭의 크기를 변경한다. 제어 구동 회로는 내부 신호에 응답하여 출력 제어 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 출력 제어 신호의 전압 스윙 폭의 크기를 변경한다. 본 발명에 따른 고속 출력 회로, 고속 입력 회로 및 입출력 신호의 스윙 폭 변경 방법은 출력 신호들 및 입력 신호들의 전압 스윙 폭을 증가 또는 감소시킬 수 있고, 출력 노드들 및 입력 노드들에서의 기생 캐패시턴스의 값들을 줄일 수 있는 장점이 있다.

Description

선택적으로 입출력 신호의 스윙 폭을 변경시키는 고속 출력 회로, 고속 입력 회로, 및 입출력 신호의 스윙 폭 변경방법{High speed output circuit and high speed input circuit for selectively changing swing width of input and output signals and method for changing swing width of input and output signals}
도 1 및 도 2는 종래의 고속 출력 회로를 나타내는 회로도이다.
도 3은 종래의 고속 입력 회로와 샘플러를 나타내는 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 고속 출력 회로를 나타내는 회로도이다.
도 5는 도 4에 도시된 고속 출력 회로에 대한 비교예에 따른 고속 출력 회로를 나타내는 회로도이다.
도 6은 도 5에 도시된 고속 출력 회로의 출력 신호의 스윙 전압을 나타내는 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 고속 출력 회로를 나타내는 회로도이다.
도 8은 도 7에 도시된 바이패스 회로의 상세한 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 고속 출력 회로를 나타내는 회로도이다.
도 10 내지 도 14는 도 9에 도시된 출력 구동 회로의 상세한 회로도들이다.
도 15는 도 10 내지 도 14에 도시된 출력 구동 회로들의 비교예에 따른 출력 구동 회로를 나타내는 회로도이다.
도 16은 본 발명의 제3 실시예에 따른 고속 출력 회로를 나타내는 회로도이다.
도 17은 도 16에 도시된 바이패스 회로의 상세한 회로도이다.
도 18은 본 발명에 따른 고속 입력 회로와 샘플러를 나타내는 도면이다.
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 고속 출력 회로와 고속 입력 회로에 관한 것이다.
일반적으로 반도체 장치의 고속 출력 회로는 트랜지스터와 저항을 포함하는 싱글-스테이지(single-stage) 드라이버로 구성된다. 싱글-스테이지 드라이버는 내부 회로로부터 수신되는 내부 신호에 응답하여 출력 신호를 출력한다. 상기 내부 신호는 일반적으로 CMOS 레벨로 스윙하는(즉, 내부 전압과 그라운드 전압 사이에서 풀-스윙(full-swing)하는) 신호이다. 종래의 고속 디지털 신호 전송을 위한 출력 드라이버 회로가 미국 특허 제6,130,563호에 기재되어 있다.
한편, 칩 외부에는 큰 출력 부하가 존재하기 때문에, 반도체 장치의 출력 드라이버로서 사용되는 트랜지스터는 큰 전류 구동 능력을 가져야 한다. 따라서 출력 드라이버로서 사용되는 트랜지스터는 큰 캐패시턴스를 포함한다. CMOS 레벨로 스윙하는 입력 신호에 대하여 이처럼 큰 캐패시턴스를 포함하는 트랜지스터의 응답 속도는 작은 캐패시턴스를 포함하는 트랜지스터의 응답 속도에 비하여 상대적으로 더 느리다. 따라서 큰 캐패시턴스를 포함하는 트랜지스터만으로 구현된 상기 싱글-스테이지 드라이버는 Gbps의 동작 속도를 가지는 반도체 장치의 동작 속도를 만족시키는데 한계가 있다. 따라서 최근에는 고속 출력 회로의 동작 속도를 증가시키기 위해, 고속 출력 회로로서 멀티-스테이지(multi-stage)로 구성된 드라이버가 주로 사용되고 있다. 멀티-스테이지 드라이버는 최종 출력 드라이버의 입력단에 추가로 연결되는 드라이버 회로들에 의해, 상기 최종 출력 드라이버에 CMOS 레벨 보다 작은 전압 레벨 범위에서 스윙하는 입력 신호가 입력되도록 구성한 것이다. 상술한 것과 같이, 고속 출력 회로의 최종 출력 드라이버의 입력 신호와 출력 신호의 전압 스윙 폭이 작을 수록 상기 고속 출력 회로가 고속으로 동작하는 것이 유리해진다.
도 1은 종래의 고속 출력 회로(10)를 나타내는 회로도로서, 멀티-스테이지 드라이버로 구성된 고속 출력 회로를 나타내는 도면이다. 도 1을 참고하면, 상기 고속 출력 회로(10)는 버퍼(11)와 복수의 드라이버들(12∼14)을 포함한다. 상기 복수의 드라이버들(12∼14) 각각은 NMOS 트랜지스터들(NM1∼NM3)과 저항들(R1∼R3)을 각각 포함한다. 여기에서, 상기 저항들(R1∼R3)은 상기 복수의 드라이버들(12∼14)의 출력 신호들이 각각 작은 전압 스윙 폭을 갖도록 하기 위해, 예를 들어, 50Ω 또는 75Ω과 같이 작은 저항 값들로 설정되는 것이 바람직하다. 한편, 상기 저항(R3)은 터미네이션(termination) 저항으로서 동작한다. 터미네이션 저항은 두 개의 반도체 장치들이 데이터 버스를 통하여 상호 연결될 때, 상기 데이터 버스의 임피던스 정합을 위해 상기 반도체 장치들 각각에 포함되는 것이다. 상기 터미네이션 저항은 상기 데이터 버스를 통하여 전송되는 신호의 반사를 억제함으로써 상기 반도체 장치들에 입력되는 신호의 충실도(integrity)를 향상시킨다.
도 2는 종래의 고속 출력 회로(20)를 나타내는 회로도로서, 작은 스윙 폭(small swing width)을 갖는 차동(differential) 신호들을 출력하는 구조를 갖는 고속 출력 회로를 나타낸다. 도 2를 참고하면, 상기 고속 출력 회로(20)는 NMOS 트랜지스터들(NM11∼NM14)과 터미네이션 저항들(R11, R12)을 포함한다. 상기 고속 출력 회로(20)의 출력 노드들(OUT1, OUT2)에서 발생되는 차동 출력 신호들(TXN, TXP)의 전압 스윙 폭의 크기는 상기 터미네이션 저항들(R11, R12)과 소스 전류들(I1, I2)에 의해 결정된다. 즉, 상기 차동 출력 신호들(TXN, TXP)의 전압 스윙 폭의 크기는 상기 터미네이션 저항들(R11, R12)의 값들과 상기 소스 전류들(I1, I2)의 크기에 비례한다. 여기에서, 도 1의 상기 저항(R3)과 유사하게, 상기 터미네이션 저항들(R11, R12)의 값들 역시 예를 들어, 50Ω 또는 75Ω과 같이 작은 저항 값들로 설정되는 것이 바람직하다.
도 3은 종래의 고속 입력 회로(30)와 샘플러(40)를 나타내는 회로도이다. 도 3을 참고하면, 고속 입력 회로(30)는 NMOS 트랜지스터들(NM21∼NM23), 터미네이션 저항들(R21, R22), 및 저항들(R31, R32)을 포함한다. 상기 고속 입력 회로(30)의 입력 노드들(IN1, IN2)에 입력되는 차동 입력 신호들(RXP, RXN)의 전압 스윙 폭의 크기는 상기 터미네이션 저항들(R21, R22)의 값들에 비례한다. 여기에서, 상기 터 미네이션 저항들(R21, R22)의 값들 역시 예를 들어, 50Ω 또는 75Ω과 같이 작은 저항 값들로 설정되는 것이 바람직하다.
한편, 반도체 장치의 제조 비용을 줄이기 위해서는 각 제조 공정이 수행될 때 반도체 장치가 정상적으로 동작하는지의 여부를 검사하여 비정상적으로 동작하는(즉, 불량의) 반도체 장치에 대해서는 다음 제조 공정으로 진입하지 않도록 하는 것이 중요하다. 대표적인 반도체 장치의 테스트 과정들로서는 웨이퍼 상태의 테스트와 패키지(package) 공정 이 후의 테스트(이하, 포스트 패키지(postpackage) 테스트라 함)가 있다. 상기 포스트 패키지 테스트 과정에서는 반도체 장치가 테스트 보드에 탑재된 상태에서 테스터에 의해 그 동작 성능이 평가된다. 상기 포스트 패키지 테스트 과정 동안 상기 테스트 보드가 테스트를 위한 임피던스 조건을 일정하게 유지할 수 있으므로, 상기 포스트 패키지 테스트 과정에서는 고속 입출력 회로들을 구비하는 반도체 장치에 대한 테스트가 가능하다. 반면에, 상기 웨이퍼 상태의 테스트 과정에서는 웨이퍼 상에 형성된 반도체 칩의 패드들에 와이어를 연결한 상태에서 테스터에 의해 그 동작 성능이 평가되므로, 테스트를 위한 임피던스 조건을 정확하게 맞추는 것이 실질적으로 불가능하다. 즉, 상기 웨이퍼 상태의 테스트 과정에서는 작은 스윙 폭을 가지는 입출력 신호들을 입출력하는 고속 입출력 회로들을 구비하는 반도체 장치를 테스트하는 것이 어렵다. 따라서 상기 웨이퍼 상태의 테스트 과정에서는 반도체 장치의 고속 입출력 회로들에 입출력되는 입출력 신호들의 스윙 폭의 크기를 증가시킨 상태로 테스트가 수행된다. 이를 위해 반도체 장치의 고속 입력 회로는 테스트 모드에서 증가된 스윙 폭을 갖는 입력 신호를 수신하 고, 반도체 장치의 고속 출력 회로는 증가된 스윙 폭을 갖는 출력 신호를 출력해야 한다.
그러나 상기 고속 출력 회로들(10, 20)에서 상기 터미네이션 저항들(R3, R11, R12)은 상기 고속 출력 회로들(10, 20)의 노말(normal) 동작에 적합하게 고정된 값들로 설정된다. 따라서 웨이퍼 상태의 테스트 과정에서 상기 고속 출력 회로들(10, 20)의 출력 신호들(DOUT, TXN, TXP)의 스윙 폭의 크기를 증가시키는 것이 어렵다. 또한, 상기 고속 입력 회로(30)에서 상기 터미네이션 저항들(R21, R22)은 역시 상기 고속 입력 회로(30)의 노말 동작에 적합하게 고정된 값들로 설정된다. 따라서 웨이퍼 상태의 테스트 과정에서 상기 입력 노드들(IN1, IN2)에 입력되는 입력 신호들(RXP, RXN)의 스윙 폭의 크기를 증가시키는 것이 어렵다.
본 발명이 이루고자하는 기술적 과제는, 선택적으로 출력 신호의 스윙 폭을 변경시키는 반도체 장치의 고속 출력 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 선택적으로 입력 신호의 스윙 폭을 변경시키는 반도체 장치의 고속 입력 회로를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 출력 신호의 스윙 폭을 선택적으로 변경시키는 반도체 장치의 고속 출력 회로에서 출력 신호의 스윙 폭 변경 방법을 제공하는데 있다.
본 발명이 이루고자하는 더욱 또 다른 기술적 과제는, 고속 입력 회로의 입력 신호의 스윙 폭을 선택적으로 변경시키는 반도체 장치의 고속 입력 회로에서 입 력 신호의 스윙 폭 변경 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 고속 출력 회로는 출력 구동 회로 및 제어 구동 회로를 구비하는 것을 특징으로 한다. 출력 구동 회로는 출력 제어 신호에 응답하여 출력 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 출력 신호의 전압 스윙 폭의 크기를 변경한다. 제어 구동 회로는 내부 신호에 응답하여 출력 제어 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 출력 제어 신호의 전압 스윙 폭의 크기를 변경한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치의 고속 출력 회로는 출력 구동 회로, 제어 구동 회로, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 출력 구동 회로는 출력 제어 신호 또는 내부 신호에 응답하여 출력 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 출력 신호의 전압 스윙 폭의 크기를 변경한다. 제어 구동 회로는 내부 신호에 응답하여 출력 제어 신호를 출력한다. 바이패스 회로는 스윙 폭 제어 신호에 응답하여 내부 신호를 수신하여 출력 구동 회로에 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치의 고속 출력 회로는 출력 구동 회로와 제어 구동 회로를 구비하는 것을 특징으로 한다. 출력 구동 회로는 출력 제어 신호들에 응답하여 외부 출력 신호들을 출력하고, 스윙 폭 제어 신호에 응답하여 외부 출력 신호들의 전압 스윙 폭의 크기를 변경한다. 제어 구동 회로는 내부 신호들에 응답하여 출력 제어 신호들을 출력하 고, 스윙 폭 제어 신호에 응답하여 출력 제어 신호들의 전압 스윙 폭의 크기를 변경한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치의 고속 출력 회로는 출력 구동 회로, 제어 구동 회로, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 출력 구동 회로는 출력 제어 신호들 또는 내부 신호들에 응답하여 외부 출력 신호들을 출력하고, 스윙 폭 제어 신호에 응답하여 외부 출력 신호들의 전압 스윙 폭의 크기를 변경한다. 제어 구동 회로는 내부 신호들에 응답하여 출력 제어 신호들을 출력한다. 바이패스 회로는 스윙 폭 제어 신호에 응답하여 내부 신호들을 출력 구동 회로에 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 고속 입력 회로는 전류원 회로, 비교 회로, 및 터미네이션 회로를 구비하는 것을 특징으로 한다. 전류원 회로는 클럭 신호에 응답하여 소스 전류를 발생한다. 비교 회로는 소스 전류에 응답하여 입력 노드들을 통하여 외부로부터 수신되는 외부 신호들을 비교하고, 그 비교 결과에 따라 출력 노드들을 통하여 입력 신호들을 출력한다. 터미네이션 회로는 입력 노드들에 연결되어 비교 회로에 내부 전압을 공급하는 패스를 형성하고, 스윙 폭 제어 신호에 응답하여, 입력 노드들에서의 임피던스들의 값들을 변경한다. 바람직하게, 입력 노드들에서의 임피던스들의 값들이 변경될 때, 외부 신호들의 전압 스윙 폭이 변경된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 출력 신호의 스윙 폭 변경 방법은, 반도체 장치의 고속 출력 회로에서 출력 신호의 스윙 폭을 변경하는 방법에 있어서, (a) 스윙 폭 제어 신호가 디세이블될 때, 내부 신호에 응답하여 제1 출력 제어 신호를 제어 노드에 출력하는 단계; (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 내부 신호에 응답하여 상기 제1 출력 제어 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 제어 신호를 상기 제어 노드에 출력하는 단계; (c) 상기 제1 출력 제어 신호에 응답하여 제1 출력 신호를 출력 노드에 출력하는 단계; 및 (d) 상기 제2 출력 제어 신호에 응답하여 상기 제1 출력 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 신호를 상기 출력 노드에 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 출력 신호의 스윙 폭 변경 방법은, 반도체 장치의 고속 출력 회로에서 출력 신호의 스윙 폭을 변경하는 방법에 있어서, (a) 스윙 폭 제어 신호가 디세이블될 때, 내부 신호에 응답하여 출력 제어 신호를 제어 노드에 출력하는 단계; (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 내부 신호를 상기 제어 노드에 바이패스하는 단계; (c) 상기 출력 제어 신호에 응답하여 제1 출력 신호를 출력 노드에 출력하는 단계; 및 (d) 상기 내부 신호에 응답하여 상기 제1 출력 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 신호를 상기 출력 노드에 출력하는 단계를 포함하는 것을 특징으로 한다. 바람직하게, 상기 내부 신호의 전압 스윙 폭은 상기 출력 제어 신호의 전압 스윙 폭 보다 더 크다.
상기 더욱 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 입력 신호의 스윙 폭 변경 방법은, 반도체 장치의 고속 입력 회로에서 입력 신호의 스윙 폭 을 변경하는 방법에 있어서, (a) 스윙 폭 제어 신호가 디세이블될 때, 입력 노드들에서의 임피던스들의 값들을 각각 제1 설정 값으로 조절하는 단계; 및 (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 입력 노드들에서의 임피던스들의 값들을 각각 제2 설정 값으로 조절하는 단계를 포함하는 것을 특징으로 한다. 바람직하게, 상기 제1 설정 값 보다 상기 제2 설정 값이 더 크다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 실시예에 따른 고속 출력 회로(100)를 나타내는 회로도이다. 도 4를 참고하면, 상기 고속 출력 회로(100)는 버퍼(110), 제어 구동 회로(120), 및 출력 구동 회로(130)를 포함한다. 상기 버퍼(110)는 인버터로 구현될 수 있다. 상기 버퍼(110)는 내부 회로(미도시)로부터 수신되는 내부 신호(DI)를 반전시키고, 그 반전된 내부 신호(DIB)를 출력한다. 여기에서, 상기 내부 신호(DI)와 반전된 내부 신호(DIB)는 CMOS 레벨 범위에서 스윙하는(즉, 내부 전압(VDD)과 그라운드 전압(VSS) 사이에서 풀-스윙하는) 신호이다.
상기 제어 구동 회로(120)는 드라이버들(140, 150)과 상기 드라이버들(140, 150)의 출력 노드들(ND1, ND2)에 각각 연결되는 스윙폭 변경 회로들(160, 170)을 포함한다. 여기에서, 상기 제어 구동 회로(120)에 포함되는 드라이버와 스윙폭 변경 회로의 수는 필요에 따라 증가 또는 감소될 수 있다.
상기 드라이버(140)는 NMOS 트랜지스터(141)와 노말 모드 저항(Rn1)을 포함하고, 상기 스윙폭 변경 회로(160)는 NMOS 트랜지스터(161), 테스트 모드 저항(Rt1), 및 스위칭 회로들(162, 163)을 포함한다. 상기 NMOS 트랜지스터들(141, 161)의 드레인들은 상기 출력 노드(ND1)에 연결되고, 그 게이트들에는 상기 반전된 내부 신호(DIB)가 입력된다. 상기 NMOS 트랜지스터(141)의 소스는 그라운드 전압(VSS)에 연결된다. 상기 NMOS 트랜지스터들(141, 161)은 상기 반전된 내부 신호(DIB)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 NMOS 트랜지스터들(141, 161)은 턴 온될 때, 전류들(i1, ia1)을 각각 그라운드로 흘린다.
상기 노말 모드 저항(Rn1)의 한 쪽 단자는 상기 출력 노드(ND1)에 연결되고, 상기 스위칭 회로(162)는 상기 노말 모드 저항(Rn1)의 다른 쪽 단자와 상기 내부 전압(VDD) 사이에 연결된다. 상기 스위칭 회로(162)는 반전된 스윙 폭 제어 신호(TEB)에 응답하여 턴 온되거나 또는 턴 오프된다. 또, 상기 테스트 모드 저항(Rt1)은 상기 노말 모드 저항(Rn1)에 병렬로 상기 출력 노드(ND1)와 상기 내부 전압(VDD) 사이에 연결된다. 여기에서, 상기 테스트 모드 저항(Rt1)의 저항 값은 상기 노말 모드 저항(Rn1)의 값 보다 상대적으로 더 크게 설정된다. 예를 들어, 상기 노말 모드 저항(Rn1)이 50Ω일 때, 상기 테스트 모드 저항(Rt1)은 1㏀으로 설정될 수 있다.
상기 스위칭 회로(163)는 상기 NMOS 트랜지스터(161)의 소스와 상기 그라운드 전압(VSS) 사이에 연결된다. 상기 스위칭 회로(163)는 스윙 폭 제어 신호(TE)에 응답하여 턴 온되거나 또는 턴 오프된다. 여기에서, 상기 스위칭 회로들(162, 163)은 서로 반대로 동작한다. 다시 말하면, 상기 스위칭 회로(162)가 턴 온될 때 상기 스위칭 회로(163)는 턴 오프 된다.
상기 드라이버(140)는 상기 반전된 내부 신호(DIB)에 응답하여 내부 제어 신호(ICTL)를 상기 출력 노드(ND1)에 출력하고, 상기 스윙폭 변경 회로(160)는 상기 반전된 내부 신호(DIB)와 스윙 폭 제어 신호(TE)에 응답하여 상기 내부 제어 신호(ICTL)의 전압 스윙 폭의 크기를 변경한다.
이를 좀 더 상세히 설명하면, 노말 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 스위칭 회로(162)가 턴 온되고, 상기 스위칭 회로(163)가 턴 오프된다. 상기 스위칭 회로(162)에 의해 상기 노말 모드 저항(Rn1)에 상기 내부 전압(VDD)이 공급되고, 상기 스위칭 회로(163)에 의해 상기 NMOS 트랜지스터(161)의 소스가 상기 그라운드로부터 분리된다. 상기 NMOS 트랜지스터(141)는 상기 반전된 내부 신호(DIB)에 응답하여 상기 전류(i1)를 상기 그라운드로 흘린다. 상기 드라이버(140)는 상기 반전된 내부 신호(DIB)에 응답하여, 상기 노말 모드 저항(Rn1) 및 상기 테스트 모드 저항(Rt1)과 상기 전류(i1)에 의해 결정되는 전압 레벨을 가지는 상기 내부 제어 신호(ICTL)를 상기 출력 노드(ND1)에 출력한다. 이 때, 상기 내부 제어 신호(ICTL)의 전압 스윙 폭의 크기는 상기 반전된 내부 신호(DIB)의 스윙 폭의 크기 보다 더 작다. 다시 말하면, 노말 모드에서, 상 기 내부 제어 신호(ICTL)는 상기 CMOS 레벨 보다 작은 아날로그 레벨 범위에서 스윙한다. 예를 들어, 상기 CMOS 레벨의 범위가 0V∼1.8V일 때, 상기 아날로그 레벨의 범위는 0.6V∼1.2V로 될 수 있다.
또, 테스트 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 스위칭 회로(162)가 턴 오프되고, 상기 스위칭 회로(163)가 턴 온된다. 상기 스위칭 회로(162)에 의해 상기 노말 모드 저항(Rn1)에 상기 내부 전압(VDD)의 공급이 중단되고, 상기 스위칭 회로(163)에 의해 상기 NMOS 트랜지스터(161)의 소스가 상기 그라운드에 연결된다. 또, 상기 NMOS 트랜지스터들(141, 161)이 상기 반전된 내부 신호(DIB)에 응답하여 상기 전류들(i1, ia1)을 상기 그라운드로 흘린다. 상기 드라이버(140)는 상기 테스트 모드 저항(Rt1)과 상기 전류들(i1, ia1)에 의해 결정되는 전압 레벨을 가지는 상기 내부 제어 신호(ICTL)를 상기 출력 노드(ND1)에 출력한다. 결국, 테스트 모드일 때 상기 내부 제어 신호(ICTL)의 전압 스윙 폭이 노말 모드일 때 상기 내부 제어 신호(ICTL)의 전압 스윙 폭 보다 더 크게 증가된다. 바람직하게, 테스트 모드일 때 상기 내부 제어 신호(ICTL)의 전압 스윙 폭은 상기 반전된 내부 신호(DIB)와 거의 동일하다.
상기 드라이버(150)는 NMOS 트랜지스터(151)와 노말 모드 저항(Rn2)을 포함하고, 상기 스윙폭 변경 회로(170)는 NMOS 트랜지스터(171), 테스트 모드 저항(Rt2), 및 스위칭 회로들(172, 173)을 포함한다. 상기 테스트 모드 저항(Rt2)의 저항 값은 상기 노말 모드 저항(Rn2)의 값 보다 상대적으로 더 크게 설정된다. 여기에서, 상기 드라이버(150) 및 상기 스윙폭 변경 회로(170)의 구성 및 구체적인 연결 관계에 대한 설명은 상술한 상기 드라이버(140) 및 상기 스윙폭 변경 회로(160)의 구성 및 연결 관계와 유사하므로 생략된다.
상기 드라이버(150)는 상기 내부 제어 신호(ICTL)에 응답하여 출력 제어 신호(OCTL)를 상기 출력 노드(ND2)에 출력하고, 상기 스윙폭 변경 회로(170)는 상기 내부 제어 신호(ICTL)와 상기 스윙 폭 제어 신호(TE)에 응답하여 상기 출력 제어 신호(OCTL)의 전압 스윙 폭의 크기를 변경한다.
이를 좀 더 상세히 설명하면, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 스위칭 회로(172)가 턴 온되고, 상기 스위칭 회로(173)가 턴 오프된다. 상기 스위칭 회로(172)에 의해 상기 노말 모드 저항(Rn2)에 상기 내부 전압(VDD)이 공급되고, 상기 스위칭 회로(173)에 의해 상기 NMOS 트랜지스터(171)의 소스가 상기 그라운드로부터 분리된다. 상기 NMOS 트랜지스터(151)는 상기 내부 제어 신호(ICTL)에 응답하여 전류(i2)를 상기 그라운드로 흘린다. 상기 드라이버(150)는 상기 내부 제어 신호(ICTL)에 응답하여, 상기 노말 모드 저항(Rn2) 및 상기 테스트 모드 저항(Rt2)과 상기 전류(i2)에 의해 결정되는 전압 레벨을 가지는 상기 출력 제어 신호(OCTL)를 상기 출력 노드(ND2)에 출력한다. 이 때, 상기 출력 제어 신호(OCTL)의 전압 스윙 폭의 크기는 상기 반전된 내부 신호(DIB)의 스윙 폭의 크기 보다 더 작다. 다시 말하면, 노말 모드에서, 상기 출력 제어 신호(OCTL)는 상기 CMOS 레벨 보다 작은 아날로그 레벨 범위에서 스윙한다.
또, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 스위칭 회로(172)가 턴 오프되고, 상기 스위칭 회로(173)가 턴 온된다. 상기 스위칭 회로(172)에 의해 상기 노말 모드 저항(Rn2)에 상기 내부 전압(VDD)의 공급이 중단되고, 상기 스위칭 회로(173)에 의해 상기 NMOS 트랜지스터(171)의 소스가 상기 그라운드에 연결된다. 또, 상기 NMOS 트랜지스터들(151, 171)이 상기 내부 제어 신호(ICTL)에 응답하여 전류들(i2, ia2)을 상기 그라운드로 흘린다. 상기 드라이버(150)는 상기 테스트 모드 저항(Rt2)과 상기 전류들(i2, ia2)에 의해 결정되는 전압 레벨을 가지는 상기 출력 제어 신호(OCTL)를 상기 출력 노드(ND2)에 출력한다. 결국, 테스트 모드일 때 상기 출력 제어 신호(OCTL)의 전압 스윙 폭이 노말 모드일 때 상기 출력 제어 신호(OCTL)의 전압 스윙 폭 보다 더 크게 증가된다. 바람직하게, 테스트 모드일 때 상기 출력 제어 신호(OCTL)의 전압 스윙 폭은 상기 반전된 내부 신호(DIB)와 거의 동일하다.
상기 출력 구동 회로(130)는 드라이버(180)와 스윙 폭 변경 회로(190)를 포함한다. 상기 드라이버(180)는 NMOS 트랜지스터(181)와 노말 터미네이션 저항(Rn3)을 포함하고, 상기 스윙폭 변경 회로(190)는 NMOS 트랜지스터(191), 테스트 터미네이션 저항(Rt3), 및 스위칭 회로들(192, 193)을 포함한다. 상기 테스트 터미네이션 저항(Rt3)의 저항 값은 상기 노말 터미네이션 저항(Rn3)의 값 보다 상대적으로 더 크게 설정된다. 여기에서, 상기 드라이버(180) 및 상기 스윙폭 변경 회로(190)의 구성 및 구체적인 연결 관계에 대한 설명은 상술한 상기 드라이버(140) 및 상기 스윙폭 변경 회로(160)의 구성 및 연결 관계와 유사하므로 생략된다.
상기 드라이버(180)는 상기 출력 제어 신호(OCTL)에 응답하여 출력 신호(DQ)를 출력 노드(ND3)에 출력하고, 상기 스윙폭 변경 회로(190)는 상기 출력 제어 신호(OCTL)와 상기 스윙 폭 제어 신호(TE)에 응답하여 상기 출력 신호(DQ)의 전압 스윙 폭의 크기를 변경한다.
이를 좀 더 상세히 설명하면, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 스위칭 회로(192)가 턴 온되고, 상기 스위칭 회로(193)가 턴 오프된다. 상기 스위칭 회로(192)에 의해 상기 노말 터미네이션 저항(Rn3)에 상기 내부 전압(VDD)이 공급되고, 상기 스위칭 회로(193)에 의해 상기 NMOS 트랜지스터(191)의 소스가 상기 그라운드로부터 분리된다. 상기 NMOS 트랜지스터(181)는 상기 출력 제어 신호(OCTL)에 응답하여 전류(i3)를 상기 그라운드로 흘린다. 상기 드라이버(180)는 상기 출력 제어 신호(OCTL)에 응답하여, 상기 노말 터미네이션 저항(Rn3) 및 상기 테스트 터미네이션 저항(Rt3)과 상기 전류(i3)에 의해 결정되는 전압 레벨을 가지는 상기 출력 신호(DQ)를 상기 출력 노드(ND3)에 출력한다. 이 때, 상기 출력 신호(DQ)의 전압 스윙 폭의 크기는 상기 반전된 내부 신호(DIB)의 스윙 폭의 크기 보다 더 작다.
또, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 스위칭 회로(192)가 턴 오프되고, 상기 스위칭 회로(193)가 턴 온된다. 상기 스위칭 회로(192)에 의해 상기 노말 터미네이션 저항(Rn3)에 상기 내부 전압(VDD)의 공급이 중단되고, 상기 스위칭 회로(193)에 의해 상기 NMOS 트랜지스터(191)의 소스가 상기 그라운드에 연결된다. 또, 상기 NMOS 트랜지스터들(181, 191)이 상기 출력 제어 신호(OCTL)에 응 답하여 전류들(i3, ia3)을 상기 그라운드로 흘린다. 상기 드라이버(180)는 상기 테스트 터미네이션 저항(Rt3)과 상기 전류들(i3, ia3)에 의해 결정되는 전압 레벨을 가지는 상기 출력 신호(DQ)를 상기 출력 노드(ND3)에 출력한다. 결국, 테스트 모드일 때 상기 출력 신호(DQ)의 전압 스윙 폭이 노말 모드일 때 상기 출력 신호(DQ)의 전압 스윙 폭 보다 더 크게 증가된다. 바람직하게, 테스트 모드일 때 상기 출력 신호(DQ)의 전압 스윙 폭은 상기 반전된 내부 신호(DIB)와 거의 동일하다.
상술한 것과 같이, 상기 고속 출력 회로(100)는 테스트 모드에서 최종 출력단인 상기 출력 구동 회로(130)의 상기 출력 신호(DQ)의 전압 스윙 폭을 증가시킴과 동시에 상기 출력 구동 회로(130)에 입력되는 상기 출력 제어 신호(OCTL)의 전압 스윙 폭도 함께 증가시키므로, 상기 출력 신호(DQ)의 전압 스윙 폭을 충분히 증가시킬 수 있다.
이와 같은 상기 고속 출력 회로(100)의 효과는 다음의 도 5를 참고하여 후술되는 일 비교예와 비교할 때, 더욱 분명해진다.
도 5는 도 4에 도시된 고속 출력 회로(100)에 대한 비교예에 따른 고속 출력 회로(50)를 나타내는 회로도이다. 도 5를 참고하면, 상기 고속 출력 회로(50)는 버퍼(51), 드라이버들(52∼54), 및 스윙 폭 변경 회로(55)를 포함한다. 상기 고속 출력 회로(50)의 구성 및 구체적인 동작은 한 가지 차이점을 제외하고, 도 4에 도시된 상기 고속 출력 회로(100)와 동일하다. 상기 고속 출력 회로들(50, 100)의 차이점은, 상기 고속 출력 회로(50)의 최종 출력단인 상기 드라이버(54)에만 상기 스윙 폭 변경 회로(55)가 연결되고, 상기 드라이버들(52, 53)에는 스윙 폭 변경 회로가 연결되지 않은 것이다.
결국, 테스트 모드에서 상기 스윙 폭 변경 회로(55)에 의해 상기 드라이버(54)로부터 출력되는 출력 신호(DOUT)의 전압 스윙 폭만 증가되고, 상기 드라이버(54)의 입력 신호(S)는 노말 모드일 때와 동일하게 아날로그 레벨 범위에서 스윙하게 된다. 이렇게 테스트 모드일 때, 상기 입력 신호(S)가 아날로그 레벨 범위(예를 들어, 0.6V∼1.2V)에서 스윙하게 되면, 상기 입력 신호(S)가 로우 레벨일 때 상기 드라이버(54)의 NMOS 트랜지스터(NM3)가 완전하게 턴 오프되지 않고, 상기 입력 신호(S)가 하이 레벨일 때 상기 NMOS 트랜지스터(NM3)가 완전하게 턴 온되지 않는다. 그 결과 상기 NMOS 트랜지스터(NM3)에 의해 누설 전류가 발생되어, 상기 출력 신호(DOUT)의 전압 스윙 폭이 감소된다.
도 6은 도 5에 도시된 고속 출력 회로(50)의 출력 신호(DOUT)의 스윙 전압을 나타내는 그래프이다. 도 6을 참고하면, 그래프들(A∼D)은 상기 드라이버(53)의 저항(R2) 값과 상기 스윙 폭 변경 회로(55)의 터미네이션 저항(Rt)의 값을 각각 점차적으로 증가시킬 때, 상기 출력 신호(DOUT)의 스윙 전압을 나타낸다. 여기에서, 상기 그래프 A에서 상기 그래프 D 쪽으로 갈 수록, 상기 저항(R2)의 값이 증가된다. 도 6에서 참조되는 것과 같이, 상기 트랜지스터(NM4)의 상기 입력 신호(S)가 아날로그 레벨 범위에서 스윙하면, 상기 터미네이션 저항(Rt)의 값이 증가되어도 상기 출력 신호(DOUT)의 전압 스윙 폭이 감소되는 시점이 발생된다.
상술한 것과 같이, 비교예에 따른 상기 고속 출력 회로(50)는 테스트 모드에 서 상기 트랜지스터(NM4)에 아날로그 레벨로 스윙하는 상기 입력 신호(S)가 입력되므로, 상기 출력 신호(DOUT)의 전압 스윙 폭을 증가시키는데 한계가 있다.
도 7은 본 발명의 제2 실시예에 따른 고속 출력 회로(200)를 나타내는 회로도이다. 도 7을 참고하면, 상기 고속 출력 회로(200)는 버퍼(210), 제어 구동 회로(220), 출력 구동 회로(230), 및 바이패스 회로(240)를 포함한다. 상기 고속 출력 회로(200)의 구성 및 구체적인 동작은 도 4에 도시된 상기 고속 출력 회로(100)와 다음의 두 가지 차이점들을 제외하고 동일하다. 상기 고속 출력 회로들(200, 100)의 첫 번째 차이점은 상기 고속 출력 회로(200)의 상기 제어 구동 회로(220)가 스윙 폭 변경 회로를 포함하지 않고 드라이버들(250, 260)만을 포함하는 것이다. 따라서 상기 제어 구동 회로(220)는 테스트 모드와 노말 모드에서 모두 상기 버퍼(210)로부터 수신되는 반전된 내부 신호(DIB)에 응답하여 아날로그 레벨 범위에서 스윙하는 출력 제어 신호(OCTL)를 출력한다.
또, 상기 고속 출력 회로들(200, 100)의 두 번째 차이점은 상기 고속 출력 회로(200)가 상기 바이패스 회로(240)를 더 포함하는 것이다. 상기 바이패스 회로(240)는 상기 스윙 폭 제어 신호(TE)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하세는, 테스트 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 바이패스 회로(240)가 인에이블되어 CMOS 레벨 범위에서 스윙하는 상기 반전된 내부 신호(DIB)를 상기 출력 구동 회로(230)에 출력한다. 이 때, 상기 출력 구동 회로(230)에서 드라이버(270)의 NMOS 트랜지스터(271)의 게이트에는 상기 출력 제어 신호(OCTL)와 상기 바이패스 회로(240)로부터 출력되는 상기 반 전된 내부 신호(DIB)가 동시에 입력된다. 여기에서, 상기 출력 제어 신호(OCTL)의 전압 스윙 폭에 비하여 상기 반전된 내부 신호(DIB)의 전압 스윙 폭이 훨씬 더 크기 때문에, 상기 NMOS 트랜지스터(271)는 상기 반전된 내부 신호(DIB)에 응답하여 동작한다. 그 결과 상기 NMOS 트랜지스터(271)에 의해 발생되는 누설 전류가 감소되므로, 테스트 모드에서 상기 출력 신호(DQ)의 전압 스윙 폭이 충분히 증가될 수 있다.
한편, 노말 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 바이패스 회로(240)가 디세이블된다. 그 결과 상기 출력 구동 회로(230)에는 상기 제어 구동 회로(220)에 의해 상기 출력 제어 신호(OCTL)만이 입력되고, 상기 출력 구동 회로(230)는 작은 스윙 폭을 갖는 상기 출력 신호(DQ)를 출력한다.
도 8은 도 7에 도시된 바이패스 회로(240)의 상세한 회로도이다. 도 8을 참고하면, 상기 바이패스 회로(240)는 인버터(241)와 인버터 회로들(242, 243)을 포함한다. 상기 인버터(241)는 상기 스윙 폭 제어 신호(TE)를 반전시켜, 그 반전된 스윙 폭 제어 신호(TEB)를 출력한다. 상기 인버터 회로(242)는 PMOS 트랜지스터들(PI1, PI2)과 NMOS 트랜지스터들(NI1, NI2)을 포함하고, 상기 인버터 회로(243)는 PMOS 트랜지스터들(PI3, PI4)과 NMOS 트랜지스터들(NI3, NI4)을 포함한다.
상기 PMOS 트랜지스터들(PI1, PI3)의 소스들은 상기 내부 전압(VDD)에 연결되고, 그 게이트들에는 상기 반전된 스윙 폭 제어 신호(TEB)가 입력된다. 상기 PMOS 트랜지스터들(PI1, PI3)은 상기 반전된 스윙 폭 제어 신호(TEB)에 응답하여 턴 온되거나 또는 턴 오프된다.
상기 NMOS 트랜지스터들(NI2, NI4)의 소스들은 그라운드 전압(VSS)에 연결되고, 그 게이트들에는 상기 스윙 폭 제어 신호(TE)가 입력된다. 상기 NMOS 트랜지스터들(NI2, NI4) 상기 스윙 폭 제어 신호(TE)에 응답하여 턴 온되거나 또는 턴 오프된다.
상기 PMOS 트랜지스터(PI2)의 소스는 상기 PMOS 트랜지스터(PI1)의 드레인에 연결되고, 상기 NMOS 트랜지스터(NI1)의 소스는 상기 NMOS 트랜지스터(NI2)의 드레인에 연결된다. 상기 PMOS 트랜지스터(PI2)와 상기 NMOS 트랜지스터(NI1)의 게이트들에는 상기 반전된 내부 신호(DIB)가 입력되고, 그 드레인들은 출력 노드(OD1)에 연결된다. 상기 PMOS 트랜지스터(PI2)와 상기 NMOS 트랜지스터(NI1)는 상기 반전된 내부 신호(DIB)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 PMOS 트랜지스터(PI4)와 상기 NMOS 트랜지스터(NI3)의 게이트들은 상기 출력 노드(OD1)에 연결되고, 그 드레인들은 출력 노드(OD2)에 연결된다.
상기 스윙 폭 제어 신호(TE)가 디세이블될 때(즉, 노말 모드), 상기 PMOS 트랜지스터들(PI1, PI3)과 상기 NMOS 트랜지스터들(NI2, NI4)이 턴 오프 되므로, 상기 바이패스 회로(240)는 동작하지 않는다. 또, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때(즉, 테스트 모드), 상기 PMOS 트랜지스터들(PI1, PI3)과 상기 NMOS 트랜지스터들(NI2, NI4)이 턴 온된다. 이 때, 상기 인버터 회로(242)가 상기 반전된 내부 신호(DIB)를 반전시켜 출력하고, 상기 인버터 회로(243)는 상기 인버터 회로(242)의 출력 신호를 다시 반전시켜 상기 반전된 내부 신호(DIB)를 상기 출력 노드(OD2)에 출력한다.
도 9는 본 발명의 제3 실시예에 따른 고속 출력 회로(300)를 나타내는 회로도이다. 도 9를 참고하면, 상기 고속 출력 회로(300)는 버퍼(310), 제어 구동 회로(320), 및 출력 구동 회로(330)를 포함한다. 상기 버퍼(310)는 인버터로 구현될 수 있다. 상기 버퍼(310)는 내부 회로(미도시)로부터 수신되는 내부 신호(DI)를 반전시키고, 그 반전된 내부 신호(DIB)를 출력한다. 여기에서, 상기 내부 신호(DI)와 반전된 내부 신호(DIB)는 CMOS 레벨 범위에서 스윙하는(즉, 내부 전압(VDD)과 그라운드 전압(VSS) 사이에서 풀-스윙하는) 신호이다.
상기 제어 구동 회로(320)는 마스터(master) 구동 회로(340)와 슬레이브(slave) 구동 회로(350)를 포함한다. 상기 마스터 구동 회로(340)는 상기 내부 신호(DI)와 상기 반전된 내부 신호(DIB)에 응답하여, 내부 제어 신호들(ICTL, ICTLB)을 출력한다. 또, 상기 마스터 구동 회로(340)는 스윙 폭 제어 신호(TE)에 응답하여 상기 내부 제어 신호들(ICTL, ICTLB)의 전압 스윙 폭을 변경한다. 좀 더 상세하게는 상기 스윙 폭 제어 신호(TE)가 인에이블 될 때, 상기 마스터 구동 회로(340)가 상기 내부 제어 신호들(ICTL, ICTLB)의 전압 스윙 폭을 증가시킨다.
상기 슬레이브 구동 회로(350)는 상기 내부 제어 신호들(ICTL, ICTLB)에 응답하여 출력 제어 신호들(OCTL, OCTLB)을 출력한다. 또, 상기 슬레이브 구동 회로(350)는 상기 스윙 폭 제어 신호(TE)에 응답하여 상기 출력 제어 신호들(OCTL, OCTLB)의 전압 스윙 폭을 변경시킨다. 좀 더 상세하게는 상기 스윙 폭 제어 신호(TE)가 인에이블 될 때, 상기 슬레이브 구동 회로(350)가 상기 출력 제어 신호 들(OCTL, OCTLB)의 전압 스윙 폭을 증가시킨다.
상기 출력 구동 회로(330)는 상기 출력 제어 신호들(OCTL, OCTLB)에 응답하여 출력 신호들(DQ, DQB)을 출력한다. 또, 상기 스윙 폭 제어 신호(TE)에 응답하여 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭을 변경시킨다. 좀 더 상세하게는 상기 스윙 폭 제어 신호(TE)가 인에이블 될 때, 상기 출력 구동 회로(330)가 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭을 증가시킨다.
여기에서, 상기 마스터 구동 회로(340)와 상기 슬레이브 구동 회로(350)의 구성 및 구체적인 동작은 입출력 신호들을 제외하고, 상기 출력 구동 회로(330)와 동일하다. 즉, 상기 마스터 구동 회로(340)의 입력 신호들은 상기 내부 신호들(DIB, DI)이고, 그 출력 신호들은 상기 내부 제어 신호들(ICTL, ICTLB)이다. 또, 상기 슬레이브 구동 회로(350)의 입력 신호들은 상기 내부 제어 신호들(ICTL, ICTLB)이고, 그 출력 신호들은 상기 출력 제어 신호들(OCTL, OCTLB)이다. 한편, 상기 출력 구동 회로(330)의 입력 신호들은 상기 출력 제어 신호들(OCTL, OCLTB)이고, 그 출력 신호들은 상기 출력 신호들(DQ, DQB)이다. 따라서 상기 출력 구동 회로(330)의 구성 및 동작을 중심으로 설명한다.
도 10 내지 도 14는 도 9에 도시된 출력 구동 회로(330)의 상세한 회로도들이다. 먼저, 도 10은 일 구현예에 따라 구성된 출력 구동 회로(4100)의 회로도이다. 도 10을 참고하면, 상기 출력 구동 회로(410)는 부하 회로(411), 비교 회로(412), 및 전류원 회로(413)를 포함한다. 상기 부하 회로(411)는 출력 노드들(OUT1, OUT2)에 연결되어 상기 비교 회로(412)에 내부 전압(VDD)을 공급하는 패스(path)를 형성한다.
상기 부하 회로(411)는 스윙 폭 제어 신호(TE)에 응답하여, 상기 출력 노드들(OUT1, OUT2)의 임피던스들을 변경한다. 상기 부하 회로(411)는 노말 모드 저항들(Rn11, Rn12), 테스트 모드 저항들(Rt11, Rt12), 및 스위칭 회로들(P11, P12)을 포함한다. 상기 노말 모드 저항들(Rn11, Rn12)은 상기 출력 노드들(OUT1, OUT2)에 각각 연결된다. 상기 노말 모드 저항들(Rn11, Rn12)은 실질적으로 동일한 저항 값을 갖는다.
상기 테스트 모드 저항(Rt11)은 상기 노말 모드 저항(Rn11)에 병렬로 상기 출력 노드(OUT1)와 상기 내부 전압(VDD) 사이에 연결된다. 상기 테스트 모드 저항(Rt12)은 상기 노말 모드 저항(Rn12)에 병렬로 상기 출력 노드(OUT2)와 상기 내부 전압(VDD) 사이에 연결된다. 상기 테스트 모드 저항들(Rt11, Rt12)은 실질적으로 동일한 저항 값을 갖는다. 상기 내부 전압(VDD)은 상기 테스트 모드 저항들(Rt11, Rt12)을 통하여 상기 비교 회로(112)에 공급된다. 여기에서, 상기 테스트 모드 저항들(Rt11, Rt12)의 저항 값들은 상기 노말 모드 저항들(Rn11, Rn12)의 저항 값들 보다 상대적으로 더 크게 설정된다.
상기 스위칭 회로들(P11, P12)은 PMOS 트랜지스터들로 구현될 수 있다. 이 후, 상기 스위칭 회로들(P11, P12)은 PMOS 트랜지스터들로서 참조된다. 상기 PMOS 트랜지스터(P11)의 소스는 상기 내부 전압(VDD)에 연결되고, 그 드레인은 상기 노말 모드 저항(Rn11)에 연결된다. 상기 PMOS 트랜지스터(P12)의 소스는 상기 내부 전압(VDD)에 연결되고, 그 드레인은 상기 노말 모드 저항(Rn12)에 연결된다. 상기 PMOS 트랜지스터들(P11, P12)의 게이트들에는 상기 스윙 폭 제어 신호(TE)가 입력되고, 상기 PMOS 트랜지스터들(P11, P12)은 상기 스윙 폭 제어 신호(TE)에 응답하여 턴 온 되거나 또는 턴 오프 된다. 좀 더 상세하게는, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때 상기 PMOS 트랜지스터들(P11, P12)이 턴 오프 되고, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때 상기 PMOS 트랜지스터들(P11, P12)이 턴 온 된다. 상기 PMOS 트랜지스터들(P11, P12)이 턴 온 될 때, 상기 내부 전압(VDD)이 상기 노말 모드 저항들(Rn11, Rn12)을 통하여 상기 비교 회로(112)에 공급된다. 도 10에서 점선으로 도시된 캐패시터(C11)는 상기 PMOS 트랜지스터(P11)의 접합 캐패시턴스(junction capacitance)를 개념적으로 나타낸 것이고, 도시되지 않았지만 상기 PMOS 트랜지스터(P12) 역시 접합 캐패시턴스를 갖는다. 상기 접합 캐패시턴스는 상기 출력 구동 회로(410)에서 기생 캐패시턴스로 작용한다. 상기 기생 캐패시턴스가 증가하면 상기 출력 구동 회로(410)가 노말 모드에서 고주파수로 동작할 때 오동작할 수도 있다. 따라서 상기 출력 구동 회로(410)에 포함되는 상기 기생 캐패시턴스가 감소될 수록, 상기 출력 구동 회로(410)의 노말 모드에서의 동작 특성이 개선될 수 있다.
한편, 1Ω의 저항 값을 가지는 PMOS 트랜지스터의 접합 캐패시턴스가 1유닛 캐패시턴스(이하, Unit Cap라 함)인 것으로 가정할 때, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct1)(미도시)은 다음과 같이 계산될 수 있다.
Ct1 = PMOS 트랜지스터(P11)의 접합 캐패시턴스 값×(PMOS 트랜지스터(P11)의 저항 값/(PMOS 트랜지스터(P11)의 저항 값 + 노말 모드(Rt11) 저항의 값))
상기 [수학식 1]에서, 상기 PMOS 트랜지스터(P11)의 접합 캐패시턴스 값은 1/PMOS 트랜지스터(P11)의 저항 값과 거의 동일하다. 예를 들어, 상기 노말 모드 저항(Rn11)이 40Ω이고, 상기 PMOS 트랜지스터(P11)가 10Ω의 저항 값을 가질 때, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스(Ct1)는 (1/10)×(10/(10+40))이고, 그 계산 결과는 대략 0.02 [Unit Cap] 이다.
상기 비교 회로(412)는 NMOS 트랜지스터들(N11, N12)을 포함한다. 상기 NMOS 트랜지스터(N11)의 드레인은 상기 출력 노드(OUT1)에 연결되고, 그 게이트에는 출력 제어 신호(OCTLB)가 입력된다. 상기 NMOS 트랜지스터(N12)의 드레인은 상기 출력 노드(OUT2)에 연결되고, 그 게이트에는 출력 제어 신호(OCTL)가 입력된다. 상기 NMOS 트랜지스터들(N11, N12)은 상기 출력 제어 신호들(OCTLB, OCTL)을 비교하고, 그 비교 결과에 따라 출력 신호들(DQ, DQB)을 상기 출력 노드들(OUT1, OUT2)을 통하여 외부에 각각 출력한다. 여기에서, 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭(voltage swing width)은 상기 전류원 회로(413)에 의해 발생되는 소스 전류들(Is1, Is2, Is3)과 상기 출력 노드들(OUT1, OUT2)에서의 임피던스 값들에 의해 결정된다.
상기 전류원 회로(413)는 메인(main) 전류원 회로(414)와 서브(sub) 전류원 회로(415)를 포함한다. 상기 메인 전류원 회로(414)는 NMOS 트랜지스터들(N13, N14)을 포함한다. 상기 NMOS 트랜지스터(N13)의 드레인은 상기 NMOS 트랜지스터들(N11, N12)의 소스들에 연결되고, 상기 NMOS 트랜지스터(N14)의 드레 인 역시 상기 NMOS 트랜지스터들(N11, N12)의 소스들에 연결된다. 상기 NMOS 트랜지스터들(N13, N14)의 게이트들에는 바이어스 전압(Vb)이 입력되고, 그 소스들은 그라운드 전압(VSS)에 연결된다. 상기 NMOS 트랜지스터들(N13, N14)은 상기 바이어스 전압(Vb)에 응답하여 상기 소스 전류들(Is1, Is2)을 각각 발생한다. 상기 서브 전류원 회로(415)는 NMOS 트랜지스터들(N15, N16)을 포함한다. 상기 NMOS 트랜지스터(N15)의 드레인은 상기 NMOS 트랜지스터들(N11, N12)의 소스들에 연결되고, 그 게이트에는 상기 바이어스 전압(Vb)이 입력되고, 그 소스는 상기 NMOS 트랜지스터(N16)의 드레인에 연결된다. 상기 NMOS 트랜지스터(N16)의 소스는 상기 그라운드 전압(VSS)에 연결되고, 그 게이트에는 상기 스윙 폭 제어 신호(TE)가 입력된다. 상기 NMOS 트랜지스터(N16)는 상기 스윙 폭 제어 신호(TE)에 응답하여 턴 온되거나 또는 턴 오프된다. 좀 더 상세하게는, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때 상기 NMOS 트랜지스터(N16)가 턴 온되고, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때 상기 NMOS 트랜지스터(N16)가 턴 오프된다. 상기 NMOS 트랜지스터(N16)가 턴 온 될 때, 상기 NMOS 트랜지스터(N15)가 상기 바이어스 전압(Vb)에 응답하여 상기 소스 전류(Is3)를 발생한다.
다음으로, 상기 출력 구동 회로(410)의 상기 노말 모드에서의 동작과 테스트 모드에서의 동작을 상세히 설명한다. 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 출력 구동 회로(410)가 테스트 모드로 동작하고, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 출력 구동 회로(410)가 노말 모드로 동작한다.
먼저, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 부하 회로(411)의 상기 PMOS 트랜지스터들(P11, P12)이 턴 온되고, 상기 서브 전류원 회로(415)의 상기 NMOS 트랜지스터(N16)가 턴 오프된다. 그 결과 상기 내부전압(VDD)이 상기 노말 모드 저항들(Rn11, Rn12)과 상기 테스트 모드 저항들(Rt11, Rt12)을 통하여 상기 비교 회로(412)의 상기 NMOS 트랜지스터들(N11, N12)에 공급된다. 한편, 상기 메인 전류원 회로(414)는 상기 바이어스 전압(Vb)에 응답하여 상기 소스 전류들(Is1, Is2)을 발생한다. 상기 NMOS 트랜지스터들(N11, N12)은 상기 출력 제어 신호들(OCTLB, OCTL)을 비교하고, 그 비교 결과에 따라 상기 출력 신호들(DQ, DQB)을 상기 출력 노드들(OUT1, OUT2)을 통하여 외부에 각각 출력한다. 이 때, 상기 출력 노드들(OUT1, OUT2)에서 발생되는 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭의 크기는 상기 노말 모드 저항들(Rn11, Rn12), 상기 테스트 모드 저항들(Rt11, Rt12), 및 상기 소스 전류들(Is1, Is2)에 의해 결정된다.
상기 노말 모드에서, 상기 출력 제어 신호들(OCTLB, OCTL)은 차동 신호들이다. 따라서 상기 출력 제어 신호들(OCTLB, OCTL)에 응답하여, 상기 NMOS 트랜지스터들(N11, N12) 중 어느 하나가 턴 온 될 때, 나머지 하나는 턴 오프 상태에 가깝게 된다. 예를 들어, 상기 출력 제어 신호(OCTLB)가 하이 레벨일 때, 상기 NMOS 트랜지스터(N11)가 턴 온 되고, 상기 NMOS 트랜지스터(N12)는 턴 오프 상태에 가깝게 된다. 결국 상기 NMOS 트랜지스터(N12)를 통하여 흐르는 전류(Id1)의 크기는 실질적으로 상기 소스 전류들(Is1, Is2)의 합과 동일하게 된다. 상기 소스 전류들(Is1, Is2)의 합인 전체 소스 전류를 Ism(미도시)이라고 가정하면, 상기 전류(Id1)와 상기 전체 소스 전류(Ism)의 크기는 거의 동일하게 된다. 이 경우, 상기 출력 신호(DQ)의 전압 스윙 폭의 크기는 상기 출력 노드(OUT1)에서의 합성 저항 값과 상기 전류(Id1)의 곱으로 계산될 수 있다. 예를 들어, 상기 테스트 모드 저항(Rt11)이 500Ω이고, 상기 노말 모드 저항(Rn11)이 40Ω이고, 상기 PMOS 트랜지스터(P11)의 저항 값이 10Ω일 때, 상기 출력 노드(OUT1)에서의 합성 저항 값은 대략 45.5Ω으로 계산된다. 상기 전류(Id1)는 상기 전체 소스 전류(Ism)와 거의 동일하므로, 상기 출력 신호(DQ)의 전압 스윙 폭은 45.5×Ism[V]이다.
다음으로, 상기 스윙 폭 제어 신호(TE)가 인에이블 될 때, 상기 부하 회로(411)의 상기 PMOS 트랜지스터들(P11, P12)이 턴 오프되고, 상기 서브 전류원 회로(415)의 상기 NMOS 트랜지스터(N16)가 턴 온된다. 그 결과 상기 내부전압(VDD)이 상기 테스트 모드 저항들(Rt11, Rt12)만을 통하여 상기 비교 회로(412)의 상기 NMOS 트랜지스터들(N11, N12)에 공급된다. 또, 상기 메인 전류원 회로(414)는 상기 바이어스 전압(Vb)에 응답하여 상기 소스 전류들(Is1, Is2)을 발생하고, 상기 서브 전류원 회로(415)는 상기 바이어스 전압(Vb)에 응답하여 상기 소스 전류(Is3)를 발생한다.
상기 NMOS 트랜지스터들(N11, N12)은 상기 출력 제어 신호들(OCTLB, OCTL)을 비교하고, 그 비교 결과에 따라 출력 신호들(DQ, DQB)을 상기 출력 노드들(OUT1, OUT2)을 통하여 외부에 각각 출력한다. 이 때, 상기 출력 노드들(OUT1, OUT2)에서 발생되는 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭의 크기는 상기 테스트 모드 저항들(Rt11, Rt12)과 상기 소스 전류들(Is1, Is2, Is3)에 의해 결정된다.
상기 테스트 모드에서, 상기 출력 제어 신호들(OCTLB, OCTL)은 서로 독립적 인 신호들이다. 즉, 상기 출력 제어 신호들(OCTLB, OCTL)이 동시에 하이 레벨로 될 수도 있다. 예를 들어, 상기 출력 제어 신호들(OCTLB, OCTL)이 동시에 하이 레벨로 될 때, 상기 출력 제어 신호들(OCTLB, OCTL)에 응답하여, 상기 NMOS 트랜지스터들(N11, N12)이 동시에 턴 온 된다. 이 때, 상기 테스트 모드 저항들(Rt11, Rt12)의 저항 값이 실질적으로 동일하므로, 상기 NMOS 트랜지스터(N11)를 통하여 흐르는 상기 전류(Id1)와 상기 NMOS 트랜지스터(N12)를 통하여 흐르는 전류(Id2)는 거의 동일하게 된다. 여기에서, 상기 전류들(Id1, Id2)의 합은 상기 전체 소스 전류(Ism)와 동일하므로, 상기 전류(Id1)는 Ism/2로 나타낼 수 있다. 또, 상기 출력 노드(OUT1)에서의 합성 저항 값은 상기 테스트 모드 저항(Rt11)의 값과 동일하다. 예를 들어, 상기 테스트 모드 저항(Rt11)이 500Ω일 때, 상기 출력 신호(DQ)의 전압 스윙 폭은 500×Ism[V]이다.
상술한 것과 같이, 상기 부하 회로(111)는 상기 테스트 모드에서 상기 출력 노드들(OUT1, OUT2)에서의 합성 저항 값을 증가시키고, 상기 노말 모드에서 상기 출력 노드들(OUT1, OUT2)에서의 합성 저항 값을 감소시킨다. 또한, 상기 전류원 회로(413)는 상기 테스트 모드에서 상기 서브 전류원 회로(415)에 의해 상기 전체 소스 전류(Ism)를 증가시킨다. 따라서 상기 출력 노드들(OUT1, OUT2)에서 발생되는 상기 출력 신호들(DQ, DQB)의 전압 스윙 폭이 노말 모드일 때 보다 테스트 모드일 때 더 증가된다.
도 11은 다른 구현예에 따라 구성된 상기 출력 구동 회로(420)의 회로도이다. 도 11을 참고하면, 상기 출력 구동 회로(420)는 부하 회로(421), 비교 회로(422), 및 전류원 회로(423)를 포함한다. 상기 부하 회로(421)를 제외하고, 상기 출력 구동 회로(420)의 구성 및 구체적인 동작은 도 10에 도시된 상기 출력 구동 회로(410)와 동일하다. 또, 상기 부하 회로(421)의 구성 및 구체적인 동작은 상기 출력 구동 회로(410)의 상기 부하 회로(411)와 한 가지 차이점을 제외하고 동일하다. 상기 부하 회로들(411, 421)의 차이점은 상기 부하 회로(421)가 PMOS 트랜지스터(P23)를 더 포함하는 것이다. 이를 좀 더 상세히 설명하면, 상기 부하 회로(421)의 PMOS 트랜지스터들(P21, P22)의 소스들은 상기 내부 전압(VDD)에 연결되고, 그 드레인들은 스위칭 노드들(S1, S2)에 각각 연결된다. 상기 PMOS 트랜지스터(P23)의 소스와 드레인은 상기 스위칭 노드들(S1, S2)에 각각 연결된다. 또, 상기 PMOS 트랜지스터들(P21, P22, P23)의 게이트들에는 상기 스윙 폭 제어 신호(TE)가 입력된다. 상기 PMOS 트랜지스터들(P21, P22, P23)은 상기 스윙 폭 제어 신호(TE)에 응답하여 동시에 턴 온 되거나 또는 턴 오프 된다. 도 11에서 점선으로 도시된 캐패시터들(C21, C22)은 각각 상기 PMOS 트랜지스터들(P21, P23)의 접합 캐패시턴스를 개념적으로 나타낸 것이고, 도시되지 않았지만 상기 PMOS 트랜지스터(P22) 역시 접합 캐패시턴스를 갖는다. 여기에서, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct2)(미도시)은 다음과 같이 계산될 수 있다.
Ct2 = 스위칭 노드(S1)에서의 합성 캐패시턴스 값×(스위칭 노드(S1)에서의 유효 저항 값/(스위칭 노드(S1)에서의 유효 저항 값 + 노말 모드 저항(Rn21)의 값))
상기 [수학식 2]에서, 상기 스위칭 노드(S1)에서의 합성 캐패시턴스 값은 (1/PMOS 트랜지스터(P21)의 저항 값) + (1/PMOS 트랜지스터(P23)의 저항 값)과 거의 동일하다. 또, 상기 스위칭 노드(S1)에서의 유효 저항 값은 상기 PMOS 트랜지스터(P21)의 저항 값과 상기 PMOS 트랜지스터(P23)의 저항 값의 1/2에 의한 합성 저항 값과 동일하다.
예를 들어, 상기 노말 모드 저항(Rn21)이 40Ω이고, 상기 PMOS 트랜지스터들(P21, P23)의 저항 값들이 각각 20Ω, 40Ω일 때, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct2)은 (1/20 + 1/40)×(10/(10+40))이고, 그 계산 결과는 대략 0.015 [Unit Cap] 이다.
상기 PMOS 트랜지스터들(P21, P22)의 드레인들이 연결된 상기 스위칭 노드들(S1, S2)에 상기 PMOS 트랜지스터(P23)의 소스와 드레인이 연결됨으로써, 상기 출력 구동 회로(410)에 비하여 상기 출력 구동 회로(420)의 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct2)이 더 감소될 수 있다.
도 12는 또 다른 구현예에 따라 구성된 출력 구동 회로(430)의 회로도이다. 도 12를 참고하면, 상기 출력 구동 회로(430)는 부하 회로(431), 비교 회로(432), 및 전류원 회로(433)를 포함한다. 상기 부하 회로(431)를 제외하고, 상기 출력 구동 회로(430)의 구성 및 구체적인 동작은 도 10에 도시된 상기 출력 구동 회로(410)와 동일하다. 또, 상기 부하 회로(431)의 구성 및 구체적인 동작은 상기 출력 구동 회로(410)의 상기 부하 회로(411)와 한 가지 차이점을 제외하고 동일하다. 상기 부하 회로들(411, 431)의 차이점은 상기 부하 회로(431)의 상기 PMOS 트 랜지스터들(P31, P32)의 드레인들이 연결된 스위칭 노드들(S1, S2)에 테스트 모드 저항(Rt31)이 연결된 것이다.
테스트 모드에서, 상기 출력 구동 회로(430)의 PMOS 트랜지스터들(P31, P32)이 턴 오프 되면, 상기 비교 회로(432)에 상기 내부 전압(VDD)이 공급되는 패스가 차단된다. 이 때, 출력 노드들(OUT1, OUT2)에 연결되는 외부의 테스트 장치에 의해 상기 비교 회로(132)에 상기 내부 전압(VDD)이 공급된다.
도 12에서 점선으로 도시된 캐패시터(C31)는 상기 PMOS 트랜지스터(P31)의 접합 캐패시턴스를 개념적으로 나타낸 것이고, 도시되지 않았지만 상기 PMOS 트랜지스터(P32) 역시 접합 캐패시턴스를 갖는다. 여기에서, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct3)(미도시)은 다음과 같이 계산될 수 있다.
Ct3 = PMOS 트랜지스터(P31)의 접합 캐패시턴스 값×(스위칭 노드(S1)에서의 합성 저항 값/(스위칭 노드(S1)에서의 합성 저항 값 + 노말 모드 저항(Rn31)의 값))
상기 [수학식 3]에서, 상기 PMOS 트랜지스터(P31)의 접합 캐패시턴스 값은 1/PMOS 트랜지스터(P31)의 저항 값과 거의 동일하다. 예를 들어, 노말 모드 저항(Rn31)이 40Ω이고, 상기 테스트 모드 저항(Rt31)이 920Ω이고, 상기 PMOS 트랜지스터(P31)의 저항 값이 20Ω일 때, 상기 스위칭 노드(S1)에서의 합성 저항 값은 대략 19.6Ω이다. 또, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct3)은 (1/20)×(19.6/(19.6+40))이고, 그 계산 결과는 대략 0.016 [Unit Cap] 이다.
상기 PMOS 트랜지스터들(P21, P22)의 드레인들이 연결된 상기 스위칭 노드들(S1, S2)에 상기 테스트 모드 저항(Rt31)이 연결됨으로써, 상기 출력 구동 회로(410)에 비하여 상기 출력 구동 회로(430)의 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct3)이 더 감소될 수 있다.
도 13은 또 다른 구현예에 따라 구성된 출력 구동 회로(440)의 회로도이다. 도 13을 참고하면, 상기 출력 구동 회로(440)는 부하 회로(441), 비교 회로(442), 및 전류원 회로(443)를 포함한다. 상기 부하 회로(441)를 제외하고, 상기 출력 구동 회로(440)의 구성 및 구체적인 동작은 도 10에 도시된 상기 출력 구동 회로(410)와 동일하다. 또, 상기 부하 회로(441)의 구성 및 구체적인 동작은 상기 출력 구동 회로(410)의 상기 부하 회로(411)와 한 가지 차이점을 제외하고 동일하다. 상기 부하 회로들(411, 441)의 차이점은 상기 부하 회로(441)의 테스트 모드 저항들(Rt41, Rt42)이 PMOS 트랜지스터들(P41, P42)에 병렬로 스위칭 노드들(S1, S2)에 연결된 것이다. 그 결과 테스트 모드에서, 상기 테스트 모드 저항들(Rt41, Rt42)이 노말 모드 저항들(Rn41, Rn42)에 직렬 연결되므로, 상기 출력 구동 회로(410)에 비하여 상기 출력 구동 회로(440)의 출력 노드들(OUT1, OUT2)에서의 합성 저항 값이 더 증가한다. 따라서 테스트 모드에서 상기 출력 구동 회로(440)의 상기 출력 노드들(OUT1, OUT2)에서 발생되는 출력 신호들(DQ, DQB)의 전압 스윙 폭이 증가될 수 있다.
도 14은 또 다른 구현예에 따라 구성된 출력 구동 회로(450)의 회로도이다. 도 14를 참고하면, 상기 출력 구동 회로(450)는 부하 회로(451), 비교 회로(452), 및 전류원 회로(453)를 포함한다. 상기 부하 회로(451)를 제외하고, 상기 출력 구동 회로(450)의 구성 및 구체적인 동작은 도 11에 도시된 상기 출력 구동 회로(420)와 동일하다. 또, 상기 부하 회로(451)의 구성 및 구체적인 동작은 상기 출력 구동 회로(420)의 상기 부하 회로(421)와 한 가지 차이점을 제외하고 동일하다. 상기 부하 회로들(421, 451)의 차이점은 상기 부하 회로(451)의 테스트 모드 저항들(Rt51, Rt52)이 PMOS 트랜지스터들(P51, P52)에 병렬로 스위칭 노드들(S1, S2)에 연결된 것이다. 그 결과 테스트 모드에서, 상기 테스트 모드 저항들(Rt51, Rt52)이 노말 모드 저항들(Rn51, Rn52)에 직렬 연결되므로, 상기 출력 구동 회로(420)에 비하여 상기 출력 구동 회로(450)의 출력 노드들(OUT1, OUT2)에서의 합성 저항 값이 더 증가한다. 따라서 테스트 모드에서 상기 출력 구동 회로(450)의 상기 출력 노드들(OUT1, OUT2)에서 발생되는 출력 신호들(DQ, DQB)의 전압 스윙 폭이 증가될 수 있다.
상술한 것과 같이, 본 발명에 따른 출력 구동 회로들(410∼450)은 테스트 모드에서 출력 신호들(DQ, DQB)의 전압 스윙 폭을 증가시킬 수 있고, 노말 모드에서 출력 노드들(OUT1, OUT2)에서의 기생 캐패시턴스의 값들을 줄일 수 있다.
이와 같은 본 발명에 따른 상기 출력 구동 회로(330)의 효과는 다음의 도 15를 참고하여 후술되는 일 비교예와 비교할 때, 더욱 분명해진다.
도 15는 도 10 내지 도 14에 도시된 회로의 비교예에 따른 출력 구동 회로(70)를 나타내는 회로도이다. 도 15를 참고하면, 상기 출력 구동 회로(70)는 부하 회로(71), 비교 회로(72), 및 전류원 회로(73)를 포함한다. 상기 부하 회로(71)와 상기 전류원 회로(73)를 제외하고, 상기 출력 구동 회로(70)의 구성 및 구체적인 동작은 도 10에 도시된 상기 출력 구동 회로(410)와 동일하다. 서브 전류원 회로를 포함하지 않는 것을 제외하고, 상기 전류원 회로(73)의 구성 및 구체적인 동작은 상기 전류원 회로(413)와 동일하다. 또, 상기 부하 회로(71)의 구성 및 구체적인 동작은 상기 출력 구동 회로(410)의 상기 부하 회로(411)와 한 가지 차이점을 제외하고 동일하다. 상기 부하 회로들(411, 71)의 차이점은 상기 부하 회로(71)가 PMOS 트랜지스터들(P73, P74)을 더 포함하는 것이다. 이를 좀 더 상세히 설명하면, 상기 PMOS 트랜지스터(P73)의 소스는 내부 전압(VDD)에 연결되고, 그 드레인은 테스트 모드 저항(Rt71)에 연결된다. 또, 상기 PMOS 트랜지스터(P74)의 소스는 상기 내부 전압(VDD)에 연결되고, 그 드레인은 테스트 모드 저항(Rt72)에 연결된다. 상기 PMOS 트랜지스터들(P73, P74)의 게이트들에는 반전된 스윙 폭 제어 신호(TEB)가 입력되고, 상기 반전된 스윙 폭 제어 신호(TEB)에 응답하여 상기 PMOS 트랜지스터들(P73, P74)이 턴 온 되거나 또는 턴 오프 된다. 좀 더 상세하게는, 상기 반전된 스윙 폭 제어 신호(TEB)가 인에이블될 때, 즉, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때 상기 PMOS 트랜지스터들(P73, P74)이 턴 온 된다. 또, 상기 반전된 스윙 폭 제어 신호(TEB)가 디세이블될 때, 즉, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때 상기 PMOS 트랜지스터들(P73, P74)이 턴 오프 된다. 결국, 노말 모드에서 상기 PMOS 트랜지스터들(P73, P74)이 턴 오프 되고, PMOS 트랜지스터들(P71, P72)이 턴 온 되고, 테스트 모드에서 상기 PMOS 트랜지스터들(P73, P74) 이 턴 온 되고, PMOS 트랜지스터들(P71, P72)이 턴 오프 된다. 그 결과 상기 출력 구동 회로(410)와 유사하게, 출력 노드들(OUT1, OUT2)에서 발생되는 출력 신호들(TXN, TXP)의 전압 스윙 폭이 노말 모드일 때 보다 테스트 모드일 때 더 증가된다.
도 15에서 점선으로 도시된 캐패시터들(C71, C72)은 상기 PMOS 트랜지스터들(P71, P73)의 접합 캐패시턴스를 각각 개념적으로 나타낸 것이고, 도시되지 않았지만 상기 PMOS 트랜지스터들(P72, P74) 역시 접합 캐패시턴스를 갖는다. 여기에서, 노말 모드일 때 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스의 값(Ct4)(미도시)은 다음과 같이 계산될 수 있다.
Ct4 = PMOS 트랜지스터(P73)의 접합 캐패시턴스 값 + (PMOS 트랜지스터(P71)의 접합 캐패시턴스 값×(PMOS 트랜지스터(P71)의 저항 값/(PMOS 트랜지스터(P71)의 저항 값 + 노말 모드 저항(Rn71)의 값))
상기 [수학식 4]에서, 상기 PMOS 트랜지스터(P73)의 접합 캐패시턴스 값은 1/PMOS 트랜지스터(P73)의 저항 값과 거의 동일하고, 상기 PMOS 트랜지스터(P71)의 접합 캐패시턴스 값은 1/PMOS 트랜지스터(P71)의 저항 값과 거의 동일하다. 예를 들어, 상기 노말 모드 저항(Rn71)이 40Ω이고, 상기 PMOS 트랜지스터들(P73, P71)의 저항 값들이 각각 100Ω, 10Ω일 때, 상기 출력 노드(OUT1)에서의 전체 기생 캐패시턴스(Ct4)는 1/100 +(1/10×(10/(10+40))이고, 그 계산 결과는 대략 0.03 [Unit Cap] 이다.
상술한 것과 같이, 비교예에 따른 상기 출력 구동 회로(70)는 테스트 모드일 때 상기 출력 신호들(TXN, TXP)의 전압 스윙 폭을 증가시킬 수는 있지만, 노말 모드일 때 본 발명에 따른 상기 출력 구동 회로들(410∼450)에 비해 상기 출력 노드들(OUT1, OUT2)에서의 전체 기생 캐패시턴스의 값이 더 증가된다.
도 16은 본 발명의 제3 실시예에 따른 고속 출력 회로(500)를 나타내는 회로도이다. 도 16을 참고하면, 상기 고속 출력 회로(500)는 버퍼(510), 제어 구동 회로(520), 출력 구동 회로(530), 및 바이패스 회로(560)를 포함한다. 또, 상기 제어 구동 회로(520)는 마스터 구동 회로(540)와 슬레이브 구동 회로(550)를 포함한다. 상기 고속 출력 회로(500)의 구성 및 구체적인 동작은 다음의 두 가지 차이점들을 제외하고 도 9에 도시된 상기 고속 출력 회로(300)와 동일하다. 상기 고속 출력 회로들(500, 300)의 첫 번째 차이점은 상기 고속 출력 회로(500)의 상기 제어 구동 회로(520)가 스윙 폭 제어 신호(TE)를 수신하지 않는 것이다. 이를 좀 더 상세히 설명하면, 상기 마스터 구동 회로(540)와 상기 슬레이브 구동 회로(550)가 각각의 출력 신호들의 전압 스윙 폭을 변경하는 기능을 포함하지 않는 것이다. 예를 들어, 상기 마스터 구동 회로(540)와 상기 슬레이브 구동 회로(550)는 도 2에 도시된 상기 고속 출력 회로(20)와 동일하게 구현될 수 있다. 따라서 상기 제어 구동 회로(520)는 테스트 모드와 노말 모드에서 모두 내부 신호들(DIB, DI)에 응답하여 아날로그 레벨 범위에서 스윙하는 출력 제어 신호들(OCTL, OCTLB)을 출력한다.
또, 상기 고속 출력 회로들(500, 300)의 두 번째 차이점은 상기 고속 출력 회로(500)가 상기 바이패스 회로(560)를 더 포함하는 것이다. 상기 바이패스 회로(560)는 상기 스윙 폭 제어 신호(TE)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하세는, 테스트 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 바이패스 회로(560)가 인에이블되어 CMOS 레벨 범위에서 스윙하는 상기 내부 신호들(DIB, DI)을 상기 출력 구동 회로(530)에 출력한다. 이 때, 상기 출력 구동 회로(530)에는 상기 출력 제어 신호들(OCTL, OCTB)과 상기 바이패스 회로(560)로부터 출력되는 상기 내부 신호들(DIB, DI)가 동시에 입력된다. 여기에서, 상기 출력 제어 신호들(OCTL, OCTLB)의 전압 스윙 폭에 비하여 상기 내부 신호들(DIB, DI)의 전압 스윙 폭이 훨씬 더 크기 때문에, 상기 출력 구동 회로(530)는 상기 내부 신호들(DIB, DI)에 응답하여 동작한다. 그 결과 상기 출력 구동 회로(530)에서 발생되는 누설 전류가 감소되므로, 테스트 모드에서 출력 신호들(DQ, DQB)의 전압 스윙 폭이 충분히 증가될 수 있다.
한편, 노말 모드에서, 즉, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 바이패스 회로(560)가 디세이블된다. 그 결과 상기 출력 구동 회로(530)에는 상기 제어 구동 회로(520)에 의해 상기 출력 제어 신호들(OCTL, OCTLB)만이 입력되고, 상기 출력 구동 회로(530)는 작은 스윙 폭을 갖는 상기 출력 신호들(DQ, DQB)을 출력한다.
도 17은 도 16에 도시된 바이패스 회로(56)의 상세한 회로도이다. 도 17을 참고하면, 상기 바이패스 회로(560)는 제1 바이패스 회로(570)와 제2 바이패스 회로(580)를 포함한다. 상기 제1 바이패스 회로(570)는 인버터(571)와 인버터 회로들(572, 573)을 포함하고, 상기 제2 바이패스 회로(580) 역시 인버터(581)와 인버터 회로들(582, 583)을 포함한다. 상기 제1 바이패스 회로(570)와 상기 제2 바이패스 회로(580)의 구성 및 구체적인 동작 설명은 도 8에 도시된 상기 바이패스 회로(240)와 실질적으로 동일하므로 생략된다.
스윙 폭 제어 신호(TE)가 인에이블될 때, 상기 제1 바이패스 회로(570)는 상기 내부 신호(DI)를 수신하여, 상기 출력 구동 회로(530)에 출력하고, 상기 제2 바이패스 회로(580)는 상기 내부 신호(DIB)를 수신하여, 상기 출력 구동 회로(530)에 출력한다. 또, 상기 스윙 폭 제어 신호(TE)가 디세이블될 때, 상기 제1 및 제2 바이패스 회로들(570, 580)은 동작하지 않는다.
한편, 상기에서는 본 발명에 따른 고속 출력 회로들(100∼300, 500)이 테스트 모드일 때 출력 신호의 전압 스윙 폭을 증가시키고, 노말 모드일 때 출력 신호의 전압 스윙 폭을 감소시키는 경우를 예를 들어 설명하였지만, 상기 고속 출력 회로들(100∼300, 500)은 필요에 따라 노말 모드에서도 출력 신호의 전압 스윙 폭을 증가시키거나 또는 감소시킬 수 있다.
도 18은 본 발명에 따른 고속 입력 회로(600)와 샘플러(700)를 나타내는 도면이다. 도 18을 참고하면, 상기 고속 입력 회로(600)는 터미네이션 회로(610), 비교 회로(620), 및 전류원 회로(630)를 포함한다. 상기 터미네이션 회로(610)의 구성 및 구체적인 동작은 한 가지 차이점을 제외하고 도 14에 도시된 상기 부하 회로(451)와 동일하다. 상기 터미네이션 회로(610)와 상기 부하 회로(451)의 차이점은 상기 터미네이션 회로(610)가 상기 비교 회로(620)의 입력 노드들(IN1, IN2)에 연결된 것이다. 그 결과 상기 터미네이션 회로(610)가 상기 입력 노드들(IN1, IN2)에서의 임피던스 값들을 변경할 때, 상기 입력 노드들(IN1, IN2)에 입력되는 외부 신호들(RXP, RXN)의 전압 스윙 폭이 변경된다. 좀 더 상세하게는, 노말 모드에서 상기 외부 신호들(RXP, RXN)의 전압 스윙 폭 보다 테스트 모드에서 상기 외부 신호들(RXP, RXN)의 전압 스윙 폭이 더 크다.
상기 비교 회로(620)는 NMOS 트랜지스터들(N61, N62)과 저항들(Rm1, Rm2)을 포함한다. 상기 NMOS 트랜지스터(N61)의 드레인은 출력 노드(OUT1)에 연결되고, 그 게이트에는 상기 외부 신호(RXP)가 입력된다. 상기 NMOS 트랜지스터(N62)의 드레인은 출력 노드(OUT2)에 연결되고, 그 게이트에는 상기 외부 신호(RXN)가 입력된다. 또, 상기 출력 노드들(OUT1, OUT2)과 상기 내부 전압(VDD) 사이에 상기 저항들(Rm1, Rm2)이 각각 연결된다.
상기 NMOS 트랜지스터들(N61, N62)은 상기 외부 신호들(RXP, RXN)을 비교하고, 그 비교 결과에 따라 입력 신호들(IN_RXN, IN_RXP)을 상기 출력 노드들(OUT1, OUT2)을 통하여 상기 샘플러(700)에 각각 출력한다. 여기에서, 상기 입력 신호들(IN_RXN, IN_RXP)의 전압 스윙 폭은 상기 전류원 회로(630)에 의해 발생되는 소스 전류(Is)와 상기 저항들(Rm1, Rm2)에 의해 결정된다.
상기 전류원 회로(630)는 NMOS 트랜지스터(N63)를 포함한다. 상기 NMOS 트랜지스터(N63)의 드레인은 상기 NMOS 트랜지스터들(N61, N62)의 소스에 연결되고, 그 소스는 그라운드 전압(VSS)에 연결되고, 그 게이트에는 클럭 신호(CLK)가 입력된다. 상기 NMOS 트랜지스터(N63)는 상기 클럭 신호(CLK)에 응답하여 상기 소스 전류(Is)를 발생한다. 상기 샘플러(700)는 상기 입력 신호들(IN_RXN, IN_RXP)로부 터 데이터 신호(IN_DAT)를 복원하여 출력한다.
도 18에서는 상기 고속 입력 회로(600)의 상기 터미네이션 회로(610)의 구성이 도 14에 도시된 상기 부하 회로(451)와 동일하게 도시되었지만, 상기 터미네이션 회로(610)는 도 10 내지 도 13에 도시된 상기 부하 회로들(411∼441) 중 어느 하나와 동일하게 구성될 수도 있다.
상술한 것과 같이, 본 발명에 따른 고속 입력 회로(600)는 테스트 모드에서 외부 신호들(RXP, RXN)의 전압 스윙 폭을 증가시킬 수 있고, 노말 모드에서 입력 노드들(IN1, IN2)에서의 기생 캐패시턴스의 값들을 줄일 수 있다.
또한, 상기 고속 입력 회로(600)가 테스트 모드일 때 외부 신호들의 전압 스윙 폭을 증가시키고, 노말 모드일 때 외부 신호들의 전압 스윙 폭을 감소시키는 경우를 예를 들어 설명하였지만, 상기 고속 입력 회로(600)는 필요에 따라 노말 모드에서도 외부 신호들의 전압 스윙 폭을 증가시키거나 또는 감소시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 반도체 장치의 고속 출력 회로는 출력 신호들의 전압 스윙 폭을 선택적으로 증가시키거나 또는 감소시킬 수 있고, 출력 노드들에서의 기생 캐패시턴스의 값들을 줄일 수 있는 효과가 있다.
또, 본 발명에 따른 반도체 장치의 고속 입력 회로는 입력 노드들에 입력되는 외부 신호들의 전압 스윙 폭을 선택적으로 증가시키거나 또는 감소시킬 수 있고, 입력 노드들에서의 기생 캐패시턴스의 값들을 줄일 수 있는 효과가 있다.

Claims (64)

  1. 출력 제어 신호에 응답하여 출력 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 상기 출력 신호의 전압 스윙 폭의 크기를 변경하는 출력 구동 회로; 및
    내부 신호에 응답하여 상기 출력 제어 신호를 출력하고, 상기 스윙 폭 제어 신호에 응답하여 상기 출력 제어 신호의 전압 스윙 폭의 크기를 변경하는 제어 구동 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  2. 제1항에 있어서,
    내부 회로로부터 상기 내부 신호를 수신하여 상기 제어 구동 회로에 출력하는 버퍼를 더 구비는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  3. 제1항에 있어서,
    상기 내부 신호는 CMOS 레벨 범위에서 스윙(swing)하는 신호이고,
    상기 제어 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 CMOS 레벨 범위에서 스윙하는 상기 출력 제어 신호를 출력하고, 상기 스윙 폭 제어 신호가 디세이블될 때 아날로그(analog) 레벨 범위에서 스윙하는 상기 출력 제어 신호 를 출력하고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  4. 제1항에 있어서, 상기 출력 구동 회로는,
    상기 출력 제어 신호에 응답하여 상기 출력 신호를 출력 노드에 출력하는 드라이버; 및
    상기 출력 제어 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 출력 신호의 전압 스윙 폭의 크기를 변경하는 스윙 폭 변경 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  5. 제4항에 있어서,
    상기 드라이버는,
    상기 출력 노드에 연결되는 제1 터미네이션 저항; 및
    상기 출력 노드를 통하여 상기 제1 터미네이션 저항과 직렬 연결되고, 상기 출력 제어 신호에 응답하여 설정된 전류를 그라운드로 흘리는 제1 구동 트랜지스터를 구비하고,
    상기 스윙 폭 변경 회로는,
    상기 제1 구동 트랜지스터에 병렬로 상기 출력 노드에 연결되고, 상기 출력 제어 신호에 응답하여 추가의 전류를 상기 그라운드로 흘리는 제2 구동 트랜지스 터;
    상기 제1 터미네이션 저항에 병렬로 상기 출력 노드에 연결되고, 상기 제1 및 제2 구동 트랜지스터들에 내부 전압을 공급하는 패스(path)를 형성하는 제2 터미네이션 저항;
    상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 터미네이션 저항을 통하여 상기 제1 및 제2 구동 트랜지스터들에 상기 내부 전압을 공급하는 제1 스위칭 회로; 및
    상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 오프 될 때 상기 제2 구동 트랜지스터를 상기 그라운드로부터 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  6. 제5항에 있어서,
    상기 제1 스위칭 회로가 턴 온될 때, 상기 제2 스위칭 회로는 턴 오프되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  7. 제1항에 있어서, 상기 제어 구동 회로는,
    상기 내부 신호에 응답하여 상기 출력 제어 신호를 출력 노드에 출력하는 드라이버; 및
    상기 내부 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 출력 제어 신호의 전압 스윙 폭의 크기를 변경하는 스윙 폭 변경 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  8. 제7항에 있어서,
    상기 드라이버는,
    상기 출력 노드에 연결되는 제1 저항; 및
    상기 출력 노드를 통하여 상기 제1 저항과 직렬 연결되고, 상기 내부 신호에 응답하여 설정된 전류를 그라운드로 흘리는 제1 구동 트랜지스터를 구비하고,
    상기 스윙 폭 변경 회로는,
    상기 제1 구동 트랜지스터에 병렬로 상기 출력 노드에 연결되고, 상기 내부 신호에 응답하여 추가의 전류를 상기 그라운드로 흘리는 제2 구동 트랜지스터;
    상기 제1 저항에 병렬로 상기 출력 노드에 연결되고, 상기 제1 및 제2 구동 트랜지스터들에 내부 전압을 공급하는 패스를 형성하는 제2 저항;
    상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항을 통하여 상기 제1 및 제2 구동 트랜지스터들에 상기 내부 전압을 공급하는 제1 스위칭 회로; 및
    상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 오프 될 때 상기 제2 구동 트랜지스터를 상기 그라운드로부터 분리하는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  9. 제8항에 있어서,
    상기 제1 스위칭 회로가 턴 온될 때, 상기 제2 스위칭 회로는 턴 오프되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  10. 제1항에 있어서, 상기 제어 구동 회로는,
    상기 내부 신호에 응답하여 내부 제어 신호를 출력하는 마스터 드라이버;
    상기 내부 제어 신호에 응답하여 상기 출력 제어 신호를 출력하는 슬레이브 드라이버;
    상기 내부 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 내부 제어 신호의 전압 스윙 폭의 크기를 변경하는 제1 스윙 폭 변경 회로; 및
    상기 내부 제어 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 출력 제어 신호의 전압 스윙 폭의 크기를 변경하는 제2 스윙 폭 변경 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  11. 제1항에 있어서, 상기 제어 구동 회로는,
    상기 내부 신호에 응답하여 내부 제어 신호를 출력하는 마스터 드라이버;
    직렬로 연결되는 복수의 슬레이브 드라이버들;
    상기 내부 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 내부 제어 신호의 전압 스윙 폭의 크기를 변경하는 마스터 스윙 폭 변경 회로; 및
    상기 스윙 폭 제어 신호에 응답하여 상기 복수의 슬레이브 드라이버들의 출력 신호들의 전압 스윙 폭의 크기를 각각 변경하는 복수의 슬레이브 스윙 폭 변경 회로들을 구비하고,
    상기 복수의 슬레이브 드라이버들 중 첫 번째 슬레이브 드라이버가 상기 내부 제어 신호를 수신하고, 나머지 슬레이브 드라이버들 각각은 입력 단자에 연결된 슬레이브 드라이버의 출력 신호를 각각 수신하고, 마지막 슬레이브 드라이버가 상기 출력 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  12. 제1항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 출력 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 감소시키고,
    상기 제어 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 출력 제어 신호의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 출력 제어 신호의 전압 스윙 폭의 크기를 감소시키는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  13. 출력 제어 신호 또는 내부 신호에 응답하여 출력 신호를 출력하고, 스윙 폭 제어 신호에 응답하여 상기 출력 신호의 전압 스윙 폭의 크기를 변경하는 출력 구동 회로;
    내부 신호에 응답하여 상기 출력 제어 신호를 출력하는 제어 구동 회로; 및
    상기 스윙 폭 제어 신호에 응답하여 상기 내부 신호를 수신하여 상기 출력 구동 회로에 출력하는 바이패스 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  14. 제13항에 있어서,
    내부 회로로부터 상기 내부 신호를 수신하여 상기 제어 구동 회로와 상기 바이패스 회로에 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  15. 제13항에 있어서,
    상기 내부 신호는 CMOS 레벨 범위에서 스윙하는 신호이고, 상기 출력 제어 신호는 아날로그 레벨 범위에서 스윙하는 신호이고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되고,
    상기 출력 구동 회로는 상기 내부 신호와 상기 출력 제어 신호를 동시에 수신할 때, 상기 내부 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  16. 제13항에 있어서, 상기 출력 구동 회로는,
    상기 출력 제어 신호 또는 상기 내부 신호에 응답하여 상기 출력 신호를 출 력 노드에 출력하는 드라이버; 및
    상기 출력 제어 신호 또는 상기 내부 신호와 상기 스윙 폭 제어 신호에 응답하여 상기 출력 신호의 전압 스윙 폭의 크기를 변경하는 스윙 폭 변경 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  17. 제13항에 있어서,
    상기 제어 구동 회로는 직렬로 연결되는 복수의 드라이버들을 구비하고,
    상기 복수의 드라이버들 중 첫 번째 드라이버가 상기 내부 신호를 수신하고, 나머지 드라이버들 각각은 입력 단자에 연결된 드라이버의 출력 신호를 각각 수신하고, 마지막 드라이버가 상기 출력 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  18. 제13항에 있어서,
    상기 바이패스 회로는 상기 스윙 폭 제어 신호와 반전된 스윙 폭 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 내부 신호를 수신하여 상기 출력 구동 회로에 출력하는 인버터 회로들을 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  19. 제13항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 출력 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 감소시키고,
    상기 바이패스 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 내부 신호를 수신하여 상기 출력 구동 회로에 출력하고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 바이패스 동작을 정지하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  20. 출력 제어 신호들에 응답하여 외부 출력 신호들을 출력하고, 스윙 폭 제어 신호에 응답하여 상기 외부 출력 신호들의 전압 스윙 폭의 크기를 변경하는 출력 구동 회로; 및
    내부 신호들에 응답하여 상기 출력 제어 신호들을 출력하고, 상기 스윙 폭 제어 신호에 응답하여 상기 출력 제어 신호들의 전압 스윙 폭의 크기를 변경하는 제어 구동 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  21. 제20항에 있어서,
    내부 회로로부터 상기 내부 신호들을 수신하여 상기 제어 구동 회로에 출력하는 버퍼를 더 구비는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  22. 제20항에 있어서,
    상기 내부 신호들은 CMOS 레벨 범위에서 스윙하는 신호들이고,
    상기 제어 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 CMOS 레벨 범위에서 스윙하는 상기 출력 제어 신호를 출력하고, 상기 스윙 폭 제어 신호가 디세이블될 때 아날로그 레벨 범위에서 스윙하는 상기 출력 제어 신호를 출력하고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  23. 제20항에 있어서, 상기 제어 구동 회로는,
    상기 내부 신호들에 응답하여 내부 제어 신호들을 출력하고, 상기 스윙 폭 제어 신호에 응답하여 상기 내부 제어 신호들의 전압 스윙 폭의 크기를 변경하는 마스터 구동 회로; 및
    상기 내부 제어 신호들에 응답하여 상기 출력 제어 신호들을 출력하고, 상기 스윙 폭 제어 신호에 응답하여 상기 출력 제어 신호들의 전압 스윙 폭의 크기를 변경하는 슬레이브 구동 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  24. 제23항에 있어서, 상기 출력 구동 회로, 상기 마스터 구동 회로, 및 상기 슬레이브 구동 회로 각각은,
    바이어스 전압에 응답하여 소스 전류를 발생하는 메인 전류원 회로;
    상기 소스 전류에 응답하여 입력 신호들을 비교하고, 그 비교 결과에 따라 출력 노드들을 통하여 출력 신호들을 출력하는 비교 회로; 및
    상기 출력 노드들에 연결되어 상기 비교 회로에 내부 전압을 공급하는 패스를 형성하고, 스윙 폭 제어 신호에 응답하여, 상기 출력 노드들에서의 임피던스들의 값들을 변경하는 부하 회로를 구비하고,
    상기 출력 노드들에서의 상기 임피던스들의 값들이 변경될 때, 상기 출력 신호들의 전압 스윙 폭이 변경되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  25. 제24항에 있어서,
    상기 스윙 폭 제어 신호가 인에이블될 때 상기 부하 회로가 상기 출력 노드들에서의 상기 임피던스들의 값들을 제1 설정 값으로 각각 변경하고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 부하 회로가 상기 출력 노드들에서의 임피던스들의 값들을 제2 설정 값으로 각각 변경하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  26. 제24항에 있어서,
    상기 출력 신호들은 제1 출력 신호들과 제2 출력 신호들을 포함하고, 상기 출력 신호들의 전압 스윙 폭의 크기는 상기 소스 전류와 상기 출력 노드들에서의 상기 임피던스들의 값들에 의해 결정되고,
    상기 부하 회로가 상기 출력 노드들에서의 상기 임피던스들의 값들을 상기 제1 설정 값으로 변경할 때, 상기 비교 회로는 상기 출력 노드들에 상기 제1 출력 신호들을 출력하고, 상기 부하 회로가 상기 출력 노드들에서의 상기 임피던스들의 값들을 상기 제2 설정 값으로 변경할 때, 상기 비교 회로는 상기 출력 노드들에 상기 제2 출력 신호들을 출력하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  27. 제26항에 있어서,
    상기 제1 출력 신호들은 제1 전압 스윙 폭 가지며, 상기 제2 출력 신호들은 상기 제1 전압 스윙 폭 보다 더 작은 제2 전압 스윙 폭을 가지는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  28. 제24항에 있어서, 상기 부하 회로는,
    상기 출력 노드들에 각각 연결되는 제1 저항들;
    상기 제1 저항들에 병렬로 상기 출력 노드들에 각각 연결되고, 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 제2 저항들; 및
    상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 스위칭 회로들을 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  29. 제28항에 있어서,
    상기 제2 저항들의 크기는 상기 제1 저항들의 크기 보다 더 큰 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  30. 제28항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 제2 저항들은 상기 노말 모드와 상기 테스트 모드에서 모두 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  31. 제28항에 있어서,
    상기 스위칭 회로들은 모스 트랜지스터들인 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  32. 제20항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 출력 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 출력 신호의 전압 스윙 폭의 크기를 감소시키고,
    상기 제어 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 출력 제어 신호의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 출력 제어 신호의 전압 스윙 폭의 크기를 감소시키는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  33. 제24항에 있어서,
    상기 출력 구동 회로, 상기 마스터 구동 회로, 및 상기 슬레이브 구동 회로 각각은, 상기 스윙 폭 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 바이어스 전압에 응답하여 추가의 소스 전류를 발생하는 서브 전류원 회로를 더 구비하고,
    상기 출력 신호들의 전압 스윙 폭의 크기는 상기 소스 전류, 상기 출력 노드들에서의 상기 임피던스들의 값들, 및 상기 추가의 소스 전류에 의해 결정되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  34. 제24항에 있어서, 상기 부하 회로는,
    상기 출력 노드들과 스위칭 노드들 사이에 각각 연결되는 제1 저항들;
    상기 제1 저항들에 병렬로 상기 출력 노드들에 각각 연결되고, 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 제2 저항들;
    상기 스위칭 노드들에 각각 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 제1 스위칭 회로들; 및
    상기 스위칭 노드들 사이에 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  35. 제34항에 있어서,
    상기 제2 저항들의 크기는 상기 제1 저항들의 크기 보다 더 큰 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  36. 제34항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 제2 저항들은 상기 노말 모드와 상기 테스트 모드에서 모두 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  37. 제34항에 있어서,
    상기 제1 스위칭 회로들과 상기 제2 스위칭 회로는 모스 트랜지스터들인 것 을 특징으로 하는 반도체 장치의 고속 출력 회로.
  38. 제34항에 있어서,
    상기 제1 스위칭 회로들과 상기 제2 스위칭 회로는 동시에 턴 온 되거나 또는 턴 오프 되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  39. 제24항에 있어서, 상기 부하 회로는,
    상기 출력 노드들과 스위칭 노드들 사이에 각각 연결되는 제1 저항들;
    상기 스위칭 노드들에 각각 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 스위칭 회로들; 및
    상기 스위칭 노드들 사이에 연결되고, 상기 제1 저항들 보다 더 큰 저항 값을 가지는 제2 저항을 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  40. 제24항에 있어서, 상기 부하 회로는,
    상기 출력 노드들과 스위칭 노드들 사이에 각각 연결되는 제1 저항들;
    상기 스위칭 노드들에 각각 연결되고, 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 제2 저항들; 및
    상기 제2 저항들에 병렬로 상기 스위칭 노드들에 각각 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 스위칭 회로들을 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  41. 제40항에 있어서,
    상기 제2 저항들의 크기는 상기 제1 저항들의 크기 보다 더 큰 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  42. 제40항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 제2 저항들은 상기 노말 모드와 상기 테스트 모드에서 모두 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  43. 제24항에 있어서, 상기 부하 회로는,
    상기 출력 노드들과 스위칭 노드들 사이에 각각 연결되는 제1 저항들;
    상기 스위칭 노드들에 각각 연결되고, 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 제2 저항들;
    상기 제2 저항들에 병렬로 상기 스위칭 노드들에 각각 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 제1 스위칭 회로들; 및
    상기 스위칭 노드들 사이에 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  44. 제43항에 있어서,
    상기 제1 스위칭 회로들과 상기 제2 스위칭 회로는 동시에 턴 온 되거나 또는 턴 오프 되는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  45. 제20항에 있어서, 상기 제어 구동 회로는,
    상기 내부 신호들에 응답하여 내부 제어 신호들을 출력하고, 상기 스윙 폭 제어 신호에 응답하여 상기 내부 제어 신호들의 전압 스윙 폭의 크기를 변경하는 마스터 구동 회로; 및
    직렬로 연결되는 복수의 슬레이브 구동 회로들을 구비하고,
    상기 복수의 슬레이브 구동 회로들 각각은 상기 스윙 폭 제어 신호에 응답하여 출력 신호들의 전압 스윙 폭의 크기를 변경하고, 상기 복수의 슬레이브 구동 회로들 중 첫 번째 슬레이브 구동 회로가 상기 내부 제어 신호들을 수신하고, 나머지 슬레이브 구동 회로들 각각은 입력 단자들에 연결된 슬레이브 구동 회로의 출력 신 호들을 각각 수신하고, 마지막 슬레이브 구동 회로가 상기 출력 제어 신호들을 출력하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  46. 출력 제어 신호들 또는 내부 신호들에 응답하여 외부 출력 신호들을 출력하고, 스윙 폭 제어 신호에 응답하여 상기 외부 출력 신호들의 전압 스윙 폭의 크기를 변경하는 출력 구동 회로;
    내부 신호들에 응답하여 상기 출력 제어 신호들을 출력하는 제어 구동 회로; 및
    상기 스윙 폭 제어 신호에 응답하여 상기 내부 신호들을 상기 출력 구동 회로에 출력하는 바이패스 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  47. 제46항에 있어서,
    내부 회로로부터 상기 내부 신호들을 수신하여 상기 제어 구동 회로와 상기 바이패스 회로에 출력하는 버퍼를 더 구비는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  48. 제46항에 있어서,
    상기 내부 신호들은 CMOS 레벨 범위에서 스윙하는 신호들이고, 상기 출력 제어 신호들은 아날로그 레벨 범위에서 스윙하는 신호들이고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되고,
    상기 출력 구동 회로는 상기 내부 신호들과 상기 출력 제어 신호들을 동시에 수신할 때, 상기 내부 신호들에 응답하여 동작하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  49. 제46항에 있어서, 상기 바이패스 회로는,
    상기 스윙 폭 제어 신호와 반전된 스윙 폭 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 내부 신호들 중 하나를 상기 출력 구동 회로에 출력하는 제1 바이패스 회로; 및
    상기 스윙 폭 제어 신호와 반전된 스윙 폭 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 내부 신호들 중 나머지 하나를 상기 출력 구동 회로에 출력하는 제2 바이패스 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  50. 제46항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 출력 구동 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 외부 출력 신호들의 전압 스윙 폭의 크기를 증가시키고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 외부 출력 신호들의 전압 스윙 폭의 크기를 감소시키고,
    상기 바이패스 회로는 상기 스윙 폭 제어 신호가 인에이블될 때 상기 내부 신호들을 수신하여 상기 출력 구동 회로에 출력하고, 상기 스윙 폭 제어 신호가 디세이블될 때 상기 바이패스 동작을 정지하는 것을 특징으로 하는 반도체 장치의 고속 출력 회로.
  51. 반도체 장치의 고속 출력 회로에서 출력 신호의 스윙 폭을 변경하는 방법에 있어서,
    (a) 스윙 폭 제어 신호가 디세이블될 때, 내부 신호에 응답하여 제1 출력 제어 신호를 제어 노드에 출력하는 단계;
    (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 내부 신호에 응답하여 상기 제1 출력 제어 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 제어 신호를 상기 제어 노드에 출력하는 단계;
    (c) 상기 제1 출력 제어 신호에 응답하여 제1 출력 신호를 출력 노드에 출력하는 단계; 및
    (d) 상기 제2 출력 제어 신호에 응답하여 상기 제1 출력 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 신호를 상기 출력 노드에 출력하는 단계를 포함하는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  52. 제51항에 있어서, 상기 (b) 단계는,
    (b1) 상기 스윙 폭 제어 신호에 응답하여 상기 제어 노드에서의 임피던스 값 을 증가시키는 단계; 및
    (b2) 상기 스윙 폭 제어 신호에 응답하여 상기 제어 노드에서 그라운드로 흐르는 전류의 크기를 증가시키는 단계를 포함하는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  53. 제51항에 있어서, 상기 (d) 단계는,
    (d1) 상기 스윙 폭 제어 신호에 응답하여 상기 출력 노드에서의 임피던스 값을 증가시키는 단계; 및
    (d2) 상기 스윙 폭 제어 신호에 응답하여 상기 출력 노드에서 그라운드로 흐르는 전류의 크기를 증가시키는 단계를 포함하는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  54. 제51항에 있어서,
    상기 내부 신호, 상기 제2 출력 제어 신호, 및 상기 제2 출력 신호는 CMOS 레벨 범위에서 스윙하는 신호들이고,
    상기 제1 출력 제어 신호와 상기 제1 출력 신호는 아날로그 레벨 범위에서 스윙하는 신호들이고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  55. 반도체 장치의 고속 출력 회로에서 출력 신호의 스윙 폭을 변경하는 방법에 있어서,
    (a) 스윙 폭 제어 신호가 디세이블될 때, 내부 신호에 응답하여 출력 제어 신호를 제어 노드에 출력하는 단계;
    (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 내부 신호를 상기 제어 노드에 바이패스하는 단계;
    (c) 상기 출력 제어 신호에 응답하여 제1 출력 신호를 출력 노드에 출력하는 단계; 및
    (d) 상기 내부 신호에 응답하여 상기 제1 출력 신호 보다 큰 전압 스윙 폭을 가지는 제2 출력 신호를 상기 출력 노드에 출력하는 단계를 포함하고,
    상기 내부 신호의 전압 스윙 폭은 상기 출력 제어 신호의 전압 스윙 폭 보다 더 큰 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  56. 제55항에 있어서, 상기 (d) 단계는,
    (d1) 상기 스윙 폭 제어 신호에 응답하여 상기 출력 노드에서의 임피던스 값을 증가시키는 단계; 및
    (d2) 상기 스윙 폭 제어 신호에 응답하여 상기 출력 노드에서 그라운드로 흐르는 전류의 크기를 증가시키는 단계를 포함하는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  57. 제55항에 있어서,
    상기 내부 신호와 상기 제2 출력 신호는 CMOS 레벨 범위에서 스윙하는 신호들이고,
    상기 출력 제어 신호와 상기 제1 출력 신호는 아날로그 레벨 범위에서 스윙하는 신호들이고,
    상기 아날로그 레벨 범위는 상기 CMOS 레벨 범위내에 포함되는 것을 특징으로 하는 출력 신호의 스윙 폭 변경 방법.
  58. 클럭 신호에 응답하여 소스 전류를 발생하는 전류원 회로;
    상기 소스 전류에 응답하여 입력 노드들을 통하여 외부로부터 수신되는 외부 신호들을 비교하고, 그 비교 결과에 따라 출력 노드들을 통하여 입력 신호들을 출력하는 비교 회로; 및
    상기 입력 노드들에 연결되어 상기 비교 회로에 내부 전압을 공급하는 패스를 형성하고, 스윙 폭 제어 신호에 응답하여, 상기 입력 노드들에서의 임피던스들의 값들을 변경하는 터미네이션 회로를 구비하고,
    상기 입력 노드들에서의 상기 임피던스들의 값들이 변경될 때, 상기 외부 신호들의 전압 스윙 폭이 변경되는 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  59. 제58항에 있어서, 상기 터미네이션 회로는,
    상기 입력 노드들과 스위칭 노드들 사이에 각각 연결되는 제1 터미네이션 저항들;
    상기 스위칭 노드들에 각각 연결되고, 상기 제1 터미네이션 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 제2 터미네이션 저항들;
    상기 제2 터미네이션 저항들에 병렬로 상기 스위칭 노드들에 각각 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 터미네이션 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 각각 공급하는 제1 스위칭 회로들; 및
    상기 스위칭 노드들 사이에 연결되고, 상기 스윙 폭 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  60. 제59항에 있어서,
    상기 제2 터미네이션 저항들의 크기는 상기 제1 터미네이션 저항들의 크기 보다 더 큰 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  61. 제59항에 있어서,
    상기 스윙 폭 제어 신호는 테스트 모드일 때 인에이블 되고, 노말 모드일 때 디세이블 되고,
    상기 제2 터미네이션 저항들은 상기 노말 모드와 상기 테스트 모드에서 모두 상기 제1 터미네이션 저항들을 통하여 상기 비교 회로에 상기 내부 전압을 공급하는 패스를 형성하는 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  62. 제59항에 있어서,
    상기 제1 스위칭 회로들과 상기 제2 스위칭 회로는 모스 트랜지스터들인 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  63. 제59항에 있어서,
    상기 제1 스위칭 회로들과 상기 제2 스위칭 회로는 동시에 턴 온 되거나 또는 턴 오프 되는 것을 특징으로 하는 반도체 장치의 고속 입력 회로.
  64. 반도체 장치의 고속 입력 회로에서 입력 신호의 스윙 폭을 변경하는 방법에 있어서,
    (a) 스윙 폭 제어 신호가 디세이블될 때, 입력 노드들에서의 임피던스들의 값들을 각각 제1 설정 값으로 조절하는 단계; 및
    (b) 상기 스윙 폭 제어 신호가 인에이블될 때, 상기 입력 노드들에서의 임피던스들의 값들을 각각 제2 설정 값으로 조절하는 단계를 포함하고,
    상기 제1 설정 값 보다 상기 제2 설정 값이 더 큰 것을 특징으로 하는 입력 신호의 스윙 폭 변경 방법.
KR1020040034287A 2004-04-06 2004-05-14 선택적으로 입출력 신호의 스윙 폭을 변경시키는 고속출력 회로, 고속 입력 회로, 및 입출력 신호의 스윙 폭변경방법 KR100604851B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755369B1 (ko) 2006-01-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템 및이의 스윙폭 제어 방법
KR100878309B1 (ko) * 2007-05-14 2009-01-14 주식회사 하이닉스반도체 반도체 메모리 장치
KR100923809B1 (ko) * 2008-07-10 2009-10-27 주식회사 하이닉스반도체 Ｉｏ 제어회로의 바이패스부
KR100955685B1 (ko) * 2008-11-04 2010-05-06 주식회사 하이닉스반도체 신호입력회로
KR101004685B1 (ko) * 2008-11-06 2011-01-04 주식회사 하이닉스반도체 반도체 장치
WO2016068938A1 (en) * 2014-10-30 2016-05-06 Hewlett-Packard Development Company, L.P. Ratioed logic with a high impedance load

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781028A (en) * 1996-06-21 1998-07-14 Microsoft Corporation System and method for a switched data bus termination
JP3433707B2 (ja) * 1999-11-04 2003-08-04 日本電気株式会社 差動入力回路
US6359465B1 (en) * 2000-05-30 2002-03-19 International Business Machines Corporation CMOS small signal switchable adjustable impedence terminator network
KR100410536B1 (ko) * 2001-02-05 2003-12-18 삼성전자주식회사 터미네이션 회로의 임피던스 업데이트 장치 및 방법
JP3939122B2 (ja) * 2001-07-19 2007-07-04 富士通株式会社 レシーバ回路
US6744275B2 (en) * 2002-02-01 2004-06-01 Intel Corporation Termination pair for a differential driver-differential receiver input output circuit

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