KR100923809B1

KR100923809B1 - Ｉｏ 제어회로의 바이패스부

Info

Publication number: KR100923809B1
Application number: KR1020080066882A
Authority: KR
Inventors: 강원경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-07-10
Filing date: 2008-07-10
Publication date: 2009-10-27

Abstract

본원 발명은 불휘발성 메모리 장치 등에 사용되는 IO 제어회로의 바이패스부에 관한 것이다.

본원 발명의 IO 제어회로의 바이패스부는 바이패스 신호 및 입력 데이터에 따라 출력단에 전원전압을 공급하는 풀업부와, 상기 바이패스 신호 또는 입력 데이터에 따라 출력단에 접지전압을 전달하는 풀다운부와, 데이터 입력 인에이블 신호에 따라 상기 풀다운부에 접지전압을 공급하는 접지전압공급부를 포함하는 것을 특징으로 한다.

불휘발성 메모리 장치, IO 제어회로, 바이패스, 누설 전류

Description

ＩＯ 제어회로의 바이패스부{Bypass unit for IO control circuit}

통상적인 불휘발성 메모리 장치의 내부에는 페이지 버퍼로부터 IO 패드까지 데이터가 이동을 하기 위한 데이터 패스가 포함된다. 이 데이터 패스를 구성하고 있는 회로 중 데이터 라인에 실린 데이터를 페이지 버퍼로 입력시키는 IO 제어회로가 알려져 있다. 불휘발성 메모리 장치에 대하여 파워온(power on)을 했을 경우, 즉 초기 상태에서는 데이터 라인에 실려있는 데이터가 없기 때문에 플로팅 상태를 유지하고, 이때 상기 IO 제어회로에서 누설전류가 발생하는 문제점이 있다. 통상적으로 불휘발성 메모리 장치에 포함되는 상기 IO 제어회로의 개수가 많기 때문에 각 IO 제어회로에서 발생하는 누설전류를 감소시킬 필요가 있다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 IO 제어회로에서 발생하는 누설 전류를 감소시킬 수 있는 바이패스부를 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 IO 제어회로의 바이패스부는 바이패스 신호 및 입력 데이터에 따라 출력단에 전원전압을 공급하는 풀업부와, 상기 바이패스 신호 또는 입력 데이터에 따라 출력단에 접지전압을 전달하는 풀다운부와, 데이터 입력 인에이블 신호에 따라 상기 풀다운부에 접지전압을 공급하는 접지전압공급부를 포함하는 것을 특징으로 한다.

전술한 본원 발명의 구성에 따라 각 IO 제어회로에서 발생하는 누설전류를 감소시킬 수 있다. 통상적인 불휘발성 메모리 장치에는 128개 또는 그 이상의 IO 제어회로가 포함되는바, 본원 발명에 따르면 전체 불휘발성 메모리 장치에서 소모되는 누설전류를 현저히 감소시킬 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 통상적인 불휘발성 메모리 장치에 사용되는 IO 제어회로를 도시한 회로도이다.

상기 IO 제어회로(100)는 제1 논리 조합부(110), 제2 논리 조합부(120), 바이패스부(130), 제1 출력부(140), 제2 출력부(150), 제1 버퍼부(160), 제2 버퍼부(170)를 포함한다.

상기 제1 논리 조합부(110)는 데이터 입력 인에이블신호(DIEN) 및 데이터 라인(DL)에서 전달되는 입력데이터, 상기 제2 출력부(150)와 제2 버퍼부(170)를 통하여 전달되는 데이터를 부정 논리곱하는 NAND게이트(NAND110)를 포함한다.

상기 바이패스부(130)는 상기 데이터 라인(DL)에서 전달되는 입력데이터, 바이패스신호(IV_BYPASS)를 부정논리합하는 NOR 게이트(130)를 포함한다. 상기 바이패스 신호(IV_BYPAS)는 셀 테스트신호(CELLIV)의 인가시에만 '1'로 설정된다. 상기 셀 테스트신호(CELLIV)에 의하여 IO 패드에서 페이지 버퍼를 경유하여 각 셀의 비트라인까지 이어지는 전류 경로가 형성되는바, 이에 의하여 독출/검증 동작시에 프로그램 여부를 판단하는 센싱 전류의 전류값을 측정할 수 있게 된다. 상기 바이패스부(130)는 이러한 셀 테스트 동작 모드가 수행되는 경우, 이를 바이패스시키는 동작을 수행한다. 셀 테스트신호(CELLIV)가 인가되지 않는 경우에는 상기 바이패스 신호(IV_BYPAS)가 '0'으로 설정된다.

상기 제2 논리 조합부(120)는 상기 바이패스부(130)의 출력, 상기 데이터 입 력 인에이블신호(DIEN), 상기 제1 출력부(140)와 제1 버퍼부(160)를 통하여 전달되는 데이터를 부정 논리곱하는 NAND게이트(NAND120)를 포함한다.

상기 제1 출력부(140)는 상기 제1 논리 조합부(110)의 출력을 반전시켜 출력하는 인버터(IV140)를 포함하며, 상기 제2 출력부(150)는 상기 제2 논리 조합부(120)의 출력을 반전시켜 출력하는 인버터(IV150)를 포함한다.

상기 제1 버퍼부(160)는 상기 제1 출력부(140)의 출력데이터(IODL)를 버퍼링하는 복수개의 직렬접속된 인버터를 포함하며, 상기 제2 버퍼부(170)는 상기 제2 출력부(150)의 출력데이터(IONDL)를 버퍼링하는 복수개의 직렬접속된 인버터를 포함한다.

상세 동작을 살펴보기로 한다.

상기 데이터 라인(DL)은 데이터가 인가되기 전까지 플로팅 상태를 유지한다.

데이터 입력시에는 상기 데이터 입력 인에이블신호(DIEN)가 하이레벨 상태가 된다. 그리고 데이터 라인(DL)에 인가되는 데이터, 상기 제2 버퍼부(170)의 출력에 따라 제1 논리 조합부(110)의 출력이 결정된다. 마찬가지로, 상기 바이패스 신호(IV_BYPASS), 상기 데이터 라인에 인가되는 데이터, 상기 제1 버퍼부(160)의 출력에 따라 제2 논리 조합부(120)의 출력이 결정된다.

상기 바이패스 신호(IV_BYPASS)가 '0'인 경우 바이패스부(130)의 출력은 '1'로 고정된다. 그리고 제1 출력부(140)의 출력 데이터(IODL)과 제2 출력부(150)의 출력 데이터(IONDL)는 서로 상반된 관계를 갖는다. 예를 들어 제1 출력부(140)의 출력 데이터(IODL)가 '1'인 경우, 제1 버퍼부(160)를 거쳐 '0' 데이터가 제2 논리 조합부(120)로 인가되므로, 제2 출력부(150)의 출력 데이터(IONDL)는 '0'이 된다. 또한, 제2 출력부(150)의 출력 데이터(IONDL)가 '0'인 경우, 제2 버퍼부(170)를 거쳐 '1' 데이터가 제1 논리조합부(110)로 인가되므로, 제1 출력부(140)의 출력 데이터(IODL)는 '1'이 된다.

이때, 상기 바이패스부(130)에 포함된 NOR 게이트에서 누설 전류가 발생하는 문제점이 있다.

도 2는 통상적인 불휘발성 메모리 장치의 IO 제어회로에 포함된 바이패스부의 상세 구성을 도시한 회로도이다.

상기 바이패스부(130)는 2 입력 NOR 게이트를 포함한다. 상기 NOR 게이트는 전원전압단자(VDD)와 출력단(OUT) 사이에 직렬접속된 제1 및 제2 PMOS 트랜지스터(P132, P134), 상기 출력단(OUT)과 접지사이에 병렬접속된 제1 및 제2 NMOS 트랜지스터(N136, N138)를 포함한다. 이때, 상기 제1 PMOS 트랜지스터(P132) 및 제1 NMOS 트랜지스터(N136)는 상기 바이패스신호(IV_BYPASS)에 응답하여 턴온되며, 상기 제2 PMOS 트랜지스터(P134) 및 제2 NMOS 트랜지스터(N138)는 상기 데이터 라인(DL)에 인가되는 데이터에 응답하여 턴온된다.

다만 데이터 입력전에는 상기 제2 PMOS 트랜지스터(P134) 및 제2 NMOS 트랜지스터(N138)의 게이트가 플로팅 상태가 되므로, 도시된 화살표를 따라 전류 경로가 형성되어 누설 전류가 발생하게 된다.

도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 IO 제어회로 를 도시한 회로도이다.

상기 IO 제어회로(300)는 제1 논리 조합부(310), 제2 논리 조합부(320), 바이패스부(330), 제1 출력부(340), 제2 출력부(350), 제1 버퍼부(360), 제2 버퍼부(370)를 포함한다. 상기 바이패스부(330) 외의 구성 요소는 도 1의 것과 같으므로 상세 설명은 생략하기로 한다.

상기 바이패스부(330)는 상기 데이터 라인(DL)에서 전달되는 입력데이터, 바이패스신호(IV_BYPASS)를 부정논리합하는 NOR 게이트(330), 상기 데이터 입력 인에이블 신호(DIEN)에 따라 상기 NOR 게이트를 접지하는 스위칭소자(N330)를 포함한다. 상기 스위칭 소자(N330)는 누설전류의 전류경로를 차단하는 역할을 수행한다. 도면을 참조하여 상세 구성을 살펴보기로 한다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 IO 제어회로에 포함된 바이패스부의 상세 구성을 도시한 회로도이다.

상기 바이패스부(330)는 상기 바이패스 신호(IV_BYPASS) 및 입력 데이터에 따라 출력단(OUT)에 전원전압을 공급하는 풀업부(410), 상기 바이패스 신호(IV_BYPASS) 또는 입력 데이터에 따라 출력단(OUT)에 접지전압을 전달하는 풀다운부(420), 데이터 입력 인에이블 신호(DIEN)에 따라 상기 풀다운부(420)에 접지전압을 공급하는 접지전압공급부(430)를 포함한다.

상기 풀업부(410)는 전원전압단자(VDD)와 출력단(OUT) 사이에 직렬접속된 제1 및 제2 PMOS 트랜지스터(P410, P412)를 포함한다. 이때, 상기 제1 PMOS 트랜지스 터(P410)는 상기 바이패스 신호(IV_BYPASS)에 응답하여 턴온되며, 상기 제2 PMOS 트랜지스터(P412)는 상기 입력 데이터(DL)에 응답하여 턴온된다. 따라서 상기 바이패스 신호(IV_BYPASS) 및 입력 데이터가 모두 로우 레벨인 경우에 한하여, 상기 출력단(OUT)은 로직 하이 상태가 된다.

상기 풀다운부(420)는 출력단(OUT)과 상기 접지전압공급부(430) 사이에 병렬접속된 제1 및 제2 NMOS 트랜지스터(N420, N422)를 포함한다. 이때, 상기 제1 NMOS 트랜지스터(N420)는 상기 바이패스 신호(IV_BYPASS)에 응답하여 턴온되며, 상기 제2 NMOS 트랜지스터(N422)는 상기 입력 데이터(DL)에 응답하여 턴온된다. 따라서 상기 바이패스 신호(IV_BYPASS) 또는 입력 데이터가 하이 레벨인 경우에, 상기 출력단(OUT)은 로직 로우 상태가 된다.

상기 접지전압 공급부(430)는 상기 데이터 입력 인에이블신호(DIEN)에 응답하여 턴온되며, 상기 풀다운부(420)와 접지단자사이에 접속된 NMOS 트랜지스터(N430)를 포함한다. 따라서 상기 데이터 라인(DL)이 플로팅 상태에 있다고 하더라도, 데이터 입력 인에이블 신호(DIEN)가 인가되지 않은 상태라면, 전원전압단자에서 접지로 이어지는 전류 경로가 차단된다. 이러한 구성에 따라 누설전류가 감소된다.

도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 IO 제어회로를 도시한 회로도이다.

<도면의 주요 부분에 대한 설명>

300: IO 제어회로 330: 바이패스부

410: 풀업부 420: 풀다운부

430: 접지전압 공급부

Claims

바이패스 신호 및 입력 데이터에 따라 출력단에 전원전압을 공급하는 풀업부와,

상기 바이패스 신호 또는 입력 데이터에 따라 출력단에 접지전압을 전달하는 풀다운부와,

데이터 입력 인에이블 신호에 따라 상기 풀다운부에 접지전압을 공급하는 접지전압공급부를 포함하는 것을 특징으로 하는 IO 제어회로의 바이패스부.
제1항에 있어서, 상기 풀업부는 전원전압단자와 상기 출력단 사이에 직렬접속된 제1 및 제2 PMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터는 상기 바이패스 신호에 응답하여 턴온되며, 상기 제2 PMOS 트랜지스터는 상기 입력 데이터에 응답하여 턴온되는 것을 특징으로 하는 IO 제어회로의 바이패스부.
제1항에 있어서, 상기 풀다운부는 상기 출력단과 상기 접지전압공급부 사이에 병렬 접속된 제1 및 제2 NMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터는 상기 바이패스 신호에 응답하여 턴온되며, 상기 제2 NMOS 트랜지스터는 상기 입력 데이터에 응답하여 턴온되는 것을 특징으로 하는 IO 제어회로의 바이패스부.
제1항에 있어서, 상기 접지전압 공급부는 상기 데이터 입력 인에이블신호에 응답하여 턴온되며, 상기 풀다운부와 접지단자사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 IO 제어회로의 바이패스부.
제1항에 있어서, 상기 접지전압 공급부는 상기 데이터 입력 인에이블 신호가 인가되기 전까지 상기 접지전압 인가를 차단하는 것을 특징으로 하는 IO 제어회로의 바이패스부.