KR100202647B1

KR100202647B1 - 메모리의 데이타 입력버퍼회로

Info

Publication number: KR100202647B1
Application number: KR1019950070177A
Authority: KR
Inventors: 성하민; 김경율
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1995-12-31
Filing date: 1995-12-31
Publication date: 1999-06-15
Also published as: KR970055529A

Abstract

본 발명의 목적은 하이레벨의 전원전압일 때 입력데이타를 소정시간 지연시켜 데이타 홀드 타임의 마진을 확보하도록 하는 메모리의 데이타 입력버퍼회로에 관한 것으로, 이와같은 본 발명의 목적을 달성하기 위한 수단은 라이트 인에이블신호의 제어를 받아 입력데이타를 반전시켜 출력하는 데이타 입력수단과, 상기 데이타 입력 수단으로부터 출력되는 데이타를 지연시켜 출력하는 제1데이타 지연수단과, 상기 제1데이타 지연수단으로부터 출력되는 데이타를 다시 지연시켜 출력하는 제2데이타 지연수단과, 하이레벨의 전원전압의 인가를 검출하여 데이타 선택신호를 출력하는 전원전압 레벨 검출수단과, 상기 전원전압 레벨 검출수단으로부터 출력되는 데이터 선택신호에 따라 상기 제1, 제2 데이타 지연수단의 출력 데이타를 선택한 후 반전시켜 출력하는 데이타 출력수단을 포함하여 구성한다.

Description

메모리의 데이타 입력버퍼회로

제1도는 종래 메모리의 데이타 입력버퍼회로의 구성도.

제2도는 제1도의 각부 입출력 파형도.

제3도는 본 발명에 의한 메모리의 데이타 입력버퍼회로의 구성도.

* 도면의 주요부분에 대한 부호의 설명

100 : 데이타 입력부 101, 102 : 데이타 지연부

103 : 전원전압 레벨 검출부 104 : 데이타 출력부

본 발명은 메모리의 데이타 입력버퍼회로에 관한 것으로, 특히 하이레벨의 전원전압이 공급될 때 입력데이타를 소정시간 지연시켜 데이타 홀드 타임의 마진을 확보하도록 하는 메모리의 데이타 입력버퍼회로에 관한 것이다.

제1도에 도시된 바와같이, 종래 메모리의 입력버퍼회로는 외부로부터 입력되는 라이트 인에이블신호(WE)에 의해 입력되는 데이타(DINPAD)를 반전시켜 출력하는 데이타 입력부(1)와, 상기 데이타 입력부(1)로부터 출력되는 데이타를 소정시간 지연시킨 후, 반전된 데이타를 출력하는 데이타 지연부(2)로 구성된다.

상기 데이타 입력부(1)는 소스단자에 전원전압(VCC)단자가 연결되고, 게이트 단자에 상기 데이타(DINPAD)의 입력라인이 연결되는 피모스 트랜지스터(MP1)와, 소스단자에 상기 피모스 트랜지스터(MP1)의 드레인단자가 연결되고, 게이트 단자에 인버터(I1)를 통해 상기 라이트 인에이블신호(WE)라인이 연결되는 피모스 트랜지스터(MP2)와, 드레인단자에 상기 피모스 트랜지스터(MP2)의 드레인단자가 연결되어 출력라인과 연결되고, 게이트단자에 전원전압(VCC)단자가 연결되는 엔모스 트랜지스터(MN1)와, 드레인단자에 상기 엔모스 트랜지스터(MN1)의 소스단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(MP1)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(MN2)와, 드레인단자에 상기 엔모스 트랜지스터(MN2)의 드레인단자가 연결되고, 게이트단자에 상기 피모스 트랜지스터(MP2)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(MN3)로 구성된다.

그리고, 상기 데이타 지연부(2)는 상기 데이타 입력부(1)로부터 출력되는 데이타를 순차 인버팅하고, 그 인버팅된 데이타(DIN)를 출력하는 인버터(I2-I4)로 구성된다.

이와같이 구성된 종래 메모리의 입력버퍼회로의 동작을 상세히 설명하면 다음과 같다.

먼저, 외부에서 입력되는 라이트 인에이블신호(WE)는 제2도의 (a)와 같이 라이트 싸이클에서 하이레벨로 입력되어 데이타 입력부(1)에서의 인버터(I1)를 거쳐 로우레벨로 반전되어 출력되게 된다.

그러면, 상기 데이트 입력부(1)에서의 피모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN3)는 상기 인버터(I1)로 부터 출력되는 로우레벨의 신호를 게이트단자에 각기 입력받아 각각 턴-온, 턴-오프된다.

따라서, 상기 데이타 입력부(1)의 출력레벨은 입력되는 데이타(DINPAD)의 레벨에 의해 결정되게 된다.

즉, 상기 데이타(DINPAD)가 제2도의 (b)와 같이 로우레벨로 입력되면, 상기 데이타 입력부(1)에서의 피모스 트랜지스터(MP1)및 엔모스 트랜지스터(MN2)는 그 로우레벨의 데이타(DINPAD)를 게이트에 각각 입력받아 각각 턴-온, 턴-오프된다.

따라서, 상기 데이타 입력부(1)의 출력라인을 거쳐 하이레벨의 데이타가 출력되게 되고, 그 출력된 하이레벨의 데이타는 데이타 지연부(2)에서의 인버터(I1-I4)를 순차 거쳐 제2도의 (c)와 같이 로우레벨의 데이타(DIN)로 출력되게 된다.

한편, 상기 입력 데이타(DINPAD)가 하이레벨로 입력되게 되면 기 설명한 반대로 동작하게 되고 즉, 피모스 트랜지스터(MP1)는 턴오프되고, 엔모스 트랜지스터(MN2)는 턴온되며 또한 이때 엔모스 트랜지스터(MN1)가 턴온되므로 상기 데이타 입력부(1)는 로우레벨의 데이타를 출력하게 되고, 그 출력된 로우레벨의 데이타는 상기 인버터(I2-I4)를 순차 거쳐 하이레벨의 데이타(DIN)로 출력되게 되는 것이다.

한편, 상기 라이트 인에이블신호(WE)가 로우레벨로 입력되게 되면, 상기 피모스 트랜지스터(MP2)는 턴-오프되고 엔모스 트랜지스터(MN2)는 턴-온되며, 또한 이때 엔모스 트랜지스터(MN1)가 턴-온되므로 상기 입력데이타(DINPAD)에 상관없이 데이타입력부(1)로부터 로우레벨의 신호가 출력된다.

그러나, 종래 메모리의 데이타 입력버퍼회로는 입력데이타의 레벨이 하이레벨일 때 그 출력데이타는 입력데이타가 로우레벨일때 보다 빨리 천이되게 되므로 제2도의(b)에 도시된 데이타 홀드 타임(tDH)을 확보하게 어려운 문제점이 있었다.

따라서, 본 발명의 목적은 하이레벨의 전원전압일때 입력데이타를 소정시간지연시켜 데이타 홀드 타임의 마진을 확보하도록 하는 메모리의 데이타 입력버퍼회로를 제공함에 있다.

이와같은 본 발명의 목적을 달성하기 위한 수단은 라이트 인에이블신호에 의해 입력데이타를 반전시켜 출력하는 데이타 입력수단과, 상기 데이타 입력수단으로부터 출력되는 데이타를 지연시켜 출력하는 제1데이타 지연수단과, 상기 제1데이타 지연수단으로부터 출력되는 데이타를 다시 지연시켜 출력하는 제2데이타 지연수단과, 하이레벨의 전원전압인가를 검출하여 데이타 선택 신호로 출력하는 전원전압 레벨 검출수단과, 상기 전원전압 레벨검출수단으로부터 출력되는 데이타 선택신호에 따라 상기 제1, 제2데이타 지연수단으로부터 각각 출력되는 데이타를 선택한 후 반전시켜 출력하는 데이타 출력수단을 포함하여 구성한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도에 도시한 바와같이, 본 발명에 의한 메모리의 데이타 입력버퍼회로는 라이트 인에이블신호(WE)에 의해 입력데이타(DINPAD)를 반전시켜 출력하는 데이타 입력부(100)와, 상기 데이타 입력부(100)로부터 출력되는 데이타를 소정시간 지연시켜 출력하도록 인버터(I2)(I3)로 구성된 데이타 지연부(101)와, 상기 데이타 지연부(101)로부터 출력되는 데이타를 소정시간 지연시켜 출력하도록 인버터(I4)(I5)로 구성된 데이타 지연부(102)와, 전원전압(VCC)이 하이 레벨인가를 검출하여 데이타선택신호(CTL)로 출력하는 전원전압 레벨 검출부(103)와, 상기 전원전압 레벨 검출부(103)로부터 출력되는 데이타선택신호(CTL)에 따라 상기 데이타 지연부(101), (102)로부터 출력되는 데이타를 선택한 후 반전시켜 출력하는 데이타 출력부(104)로 구성한다.

상기 데이타 입력부(100)는 종래의 구성과 동일하므로 동일 부호를 부가하였고, 구성설명은 생략하기로 한다.

상기 데이타 출력부(104)는 상기 전원전압 레벨 검출부(103)로부터 출력되는 스위칭신호(CTL)를 반전시켜 인버터(I6)와, 상기 전원전압 레벨 검출부(103)로부터 출력되는 스위칭신호(CTL)및 상기 인버터(I6)로부터 출력되는 신호에 의해 스위칭되는 전송 게이트(SW1-SW4)와, 상기 전송 게이트(SW1-SW4)의 스위칭에 따라 입력되는 신호를 노아링하는 노아게이트(NOR)로 구성한다.

이와같이 구성한 본 발명에 의한 메모리의 데이타 입력버퍼회로의 동작을 제2도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 라이트 싸이클에서 라이트 인에이블신호(WE)가 하이레벨로 입력되므로 데이타 입력부(100)는 기 설명한 바와같이 입력데이타(DINPAD)이 레벨을 반전시켜 출력하게 된다.

즉, 로우레벨의 데이타(DINPAD)가 입력되면 상기 데이타 입력부(100)의 출력라인을 거쳐 하이레벨의 데이타가 출력되고, 그 출력된 하이레벨의 데이타는 데이타 지연부(101)에서의 인버터(I2)(I3)를 순차 거쳐 하이레벨의 데이타로 출력된다.

이어서, 상기 인버터(I2)(I3)를 순차 거쳐 하이레벨로 출력된 데이타는 데이타 지연부(102)에서의 인버터(I4)(I5)를 순차 거쳐 소정시간 지연된 후 하이레벨의 데이타로 출력되게 된다.

이때, 전원전압 레벨 검출부(103)는 로우레벨의 전원전압(VCC)을 검출하면 그 검출에 따라 로우레벨의 스위칭신호(CTL)를 출력하게 된다.

따라서, 데이타 출력부(104)에서의 전송 게이트(SW2), (SW3)는 각각 턴-온되므로 노아 게이트(NOR)는 일측입력단자에 로우신호를 인가받고, 타측입력단자에 상기 인버터(I3)로부터 출력되는 하이레벨 또는 로우레벨 데이타를 상기 전송게이트(SW2)를 거쳐 인가받아 노아링하여 로우레벨 또는 하이레벨의 데이타를 출력하게 된다.

한편, 상기 전원전압 레벨 검출부(103)에서 하이레벨의 전원전압(VCC)을 검출하고, 그 검출에 따라 하이레벨의 스위칭신호(CTL)가 출력되면 상기 데이타 출력부(104)에서의 전송 게이트(SW1), (SW4)가 각각 턴-온되므로 상기 노아 게이트(NOR)는 일측 입력단자에 상기 인버터(I5)로부터 출력되는 로우레벨 또는 하이레벨의 데이타를 인가받고, 타측 입력단자에 로우신호를 인가받아 노아링하여 하이레벨 또는 로우레벨의 데이타를 출력하게 되는 것이다.

이상에서 상세히 설명한 바와같이, 본 발명에 의한 메모리의 데이타 입력버퍼회로는 하이레벨의 전원전압일 때 데이타를 소정시간 더 지연시켜 출력함으로써 하이레벨의 전원전압에서 데이타 홀드 타임을 확보할 수 있는 효과가 있다.

Claims

라이트 인에이블신호의 제어를 받아 입력데이타를 반전시켜 출력하는 데이타 입력수단과, 상기 데이타 입력 수단으로부터 출력되는 데이타를 지연시켜 출력하는 제1데이타 지연수단과, 상기 제1데이타 지연수단으로부터 출력되는 데이타를 다시 지연시켜 출력하는 제2데이타 지연수단과, 하이레벨의 전원전압 인가를 검출하여 데이타 선택신호를 출력하는 전원전압 레벨 검출수단과, 상기 전원전압 레벨 검출수단으로부터 출력되는 데이터 선택신호에 따라 상기 제1 데이타 지연수단의 출력데이타 또는 상기 제2 데이타 지연수단의 데이타를 선택한 후 반전시켜 출력하는 데이타 출력수단을 포함하여 구성된 것을 특징으로 하는 메모리의 데이타 입력버퍼회로.
제1항에 있어서, 상기 데이타 출력수단은 상기 전원전압 레벨 검출수단으로부터 출력되는 데이타 선택신호를 반전시켜는 인버터와, 상기 데이타 선택신호 및 상기 인버터의 출력신호에 따라 제2, 제1 데이터 지연수단의 출력데이타를 선택하여 출력하는 제1, 제2전송게이트 및 그 제1, 제2전송게이트의 출력측에 접지전위를 각기 출력하는 제3, 제4전송게이트와, 상기 제1, 제2전송게이트의 출력측 접속점신호를 노아 조합하여 출력하는 노아게이트로 구성하여된 것을 특징으로 하는 메모리의 데이타 입력버퍼회로.