KR970051215A - 반도체 메모리 장치의 펄스발생 회로 - Google Patents
반도체 메모리 장치의 펄스발생 회로 Download PDFInfo
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- Power Engineering (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 펄스발생 회로.
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리 장치에 제공되는 전원전압이 여러가지 요인에 의해 변동시 출력되는 펄스의 폭을 그에 따라 적응적으로 조정할 수 있는 펄스발생 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
반도체 메모리 장치의 개선된 펄스발생 회로는 입력되는 신호의 천이에 응답하여 미리 설정된 폭을 가지는 펄스를 발생하기 위한 펄스 발생부와; 상기 반도체 메모리 장치에 인가되는 전원 전압의 변동을 검출하여 검출 제어신호를 출력하는 전압 검출부와; 상기 전압 검출부의 상기 검출 제어신호에 응답하여 상기 펄스의 폭을 조정하여 출력하는 펄스폭 조정부를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리의 펄스 발생 회로로서 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 펄스발생 회로의 블럭도
제6도는 제5도에 따른 일 실시예의 회로도
Claims (17)
- 반도체 메모리 장치의 펄스발생 회로에 있어서; 입력되는 신호의 천이에 응답하여 미리 설정된 폭을 가지는 펄스를 발생하기 위한 펄스 발생부와; 상기 반도체 메모리 장치에 인가되는 전원 전압의 변동을 검출하여 검출 제어신호를 출력하는 전압 검출부와; 상기 전압 검출부의 상기 검출 제어신호에 응답하여 상기 펄스의 폭을 조정하여 출력하는 펄스폭 조정부를 포함함을 특징으로 하는 펄스발생 회로.
- 제1항에 있어서, 상기 펄스폭 조정부는 상기 검출 제어신호의 논리 레벨에 따라 상기 펄스의 폭을 크게 또는 그대로 하여 출력하는 것을 특징으로 하는 펄스 발생 회로.
- 제1항에 있어서, 상기 펄스폭 조정부는 상기 검출 제어신호의 논리 레벨에 따라 상기 펄스의 폭을 작게 또는 그대로 하여 출력하는 것을 특징으로 하는 펄스발생 회로.
- 제1항에 있어서, 상기 펄스 발생 회로는 상기 조정 출력되는 출력 펄스를 상기 반도체 메모리 장치의 프리디코더에 인가함을 특징으로 하는 펄스발생 회로.
- 제1항에 있어서, 상기 펄스 발생회로는 상기 조정 출력되는 출력 펄스를 상기 반도체 메모리 장치의 디코더에 인가함을 특징으로 하는 펄스발생 회로.
- 반도체 메모리 장치의 펄스발생 회로에 있어서; 입력되는 어드레스 신호 또는 라이트 인에이블 신호의 천이에 응답하여 미리 설정된 폭을 가지는 펄스를 발생하기 위한 펄스 발생부와; 상기 반도체 메모리 장치에 인가되는 전원전압의 변동을 검출하여 검출 제어신호를 출력하는 전압 검출부와; 상기 전압 검출부의 상기 검출 제어신호에 응답하여 상기 펄스의 폭을 조정하여 출력하는 펄스폭 조정부를 포함함을 특징으로 하는 펄스 발생 회로.
- 제6항에 있어서, 상기 펄스 발생부는, 상기 어드레스 신호 또는 라이트 인에이블 신호를 소정시간동안 지연하기 위한 제1지연기와 상기 제1지연기의 출력과 상기 어드레스 신호 또는 라이트 인에이블 신호를 낸드게이팅하여 출력하는 제1낸드 게이트로 구성된 상기 펄스 생성부와, 상기 펄스 생성부의 출력펄스를 소정시간 동안 지연하기 위한 제2지연기와 상기 제2지연기의 출력과 상기 출력펄스를 낸드 게이팅하여 출력하는 제2낸드게이트로 구성된 펄스 확장부로 이루어짐을 특징으로 하는 펄스발생 회로.
- 제7항에 있어서, 상기 제1지연기는 상기 어드레스 신호 또는 라이트 인에이블 신호를 소정시간동안 지연 출력시 상기 신호의 논리를 반전시키는 지연기임을 특징으로 하는 펄스 발생회로.
- 제8항에 있어서, 상기 제2지연기는 상기 펄스 생성부의 출력펄스를 소정시간동안 지연출력시 상기 출력펄스의 논리를 그대로 하여 출력하는 지연기임을 특징으로 하는 펄스발생 회로.
- 제7항에 있어서, 상기 전압 검출부는, 상기 전원 전압의 변동이 설정된 기준전압 이상으로 되는 경우에 상기 검출 제어신호를 하이레벨로 출력하기 위해, 상기 전워전압에 소오스가 각각 연결된 제1, 2, 3피모오스 트랜지스터와, 상기 제1, 2피모오스 트랜지스터의 드레인에 드레인이 각각 연결된 제1,2엔모오스 트랜지스터와, 상기 제1,2엔모오스 트랜지스터의 공통 소오스에 드레인이 연결되고 소오스가 접지에 접속되고 게이트가 상기 제1엔모오스 트랜지스터의 게이트와 함께 연결되어 설정된 상기 기준전압을 수신하는 제3엔모오스 트랜지스터와, 상기 제3피모오스 트랜지스터의 드레인과 접지간에 소오스 드레인 채널이 직렬로 연결되고 각기 게이트와 드레인이 공통연결된 제4, 5피모오스 트랜지스터와, 상기 제5피모오스 트랜지스터의 게이트-드레인 연결점에 접속된 상기 제2엔모오스 트랜지스터의 게이트와 접지간에 접속된 저항과, 입력단이 상기 제1피모오스 트랜지스터의 드레인과 상기 제3피모오스 트랜지스터의 게이트에 공통 연결된 제1인버터와, 상기 제1인버터의 출력에 입력단이 연결된 제2인버터로 구성됨을 특징으로 하는 펄스발생 회로.
- 제7항에 있어서,상기 전압 검출부는, 상기 전원 전압의 변동이 설정된 기준전압 이하로 되는 경우에 상기 검출 제어신호를 하이레벨로 출력하기 위해, 상기 전원전압에 소오스가 각기 연결된 제1, 2, 3피모오스 트랜지스터와, 상기 제1, 2피모오스 트랜지스터의 드레인에 드레인이 각기 연결된 제1, 2엔모오스 트랜지스터와, 상기 제1, 2엔모스 트랜지스터의 공통 소오스에 드레인이 연결되고 소오스가 접지에 접속되고 게이트가 상기 제1엔모오스 트랜지스터의 게이트와 함께 연결되어 설정된 상기 기준전압을 수신하는 제3엔모오스 트랜지스터와, 상기 제3피모오스 트랜지스터의 드레인과 접지간에 소오스 드레인 채널이 직렬로 연결되고 각기 게이트와 드레인이 공통연결된 제4, 5피모오스 트랜지스터와, 상기 제5피모오스 트랜지스터의 게이트-드레인 연결점에 접속된 상기 제2엔모오스 트랜지스터의 게이트와 접지간에 접속된 저항과, 입력단이 상기 제1피모오스 트랜지스터의 드레인과 상기 제3피모오스 트랜지스터의 게이트에 공통 연결된 제1인버터로 구성됨을 특징으로 하는 펄스발생 회로.
- 제10항에 있어서, 상기 펄스폭 조정부는 상기 펄스 확장부로부터 출력되는 펄스를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 연결된 스위치와, 상기 검출 제어신호를 수신하여 상기 스위치를 스위칭하는 신호를 발생하는 스위칭 신호 발생부와, 상기 스위치의 출력단에 일측입력이 연결되고 타측입력으로 상기 펄스를 수신하는 낸드 게이트를 가짐에 의해 상기 지연기로부터 지연된 펄스가 상기 스위치를 통과시 상기 펄스의 폭이 상기 지연된 펄스의 폭만큼 크게 되게 하고 미통과시 상기 수신된 펄스가 그대로 출력되게 함을 특징으로 하는 펄스 발생 회로.
- 제11항에 있어서, 상기 펄스폭 조정부는 상기 펄스 확장부로부터 출력되는 펄스를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 연결된 스위치와, 상기 검출 제어신호를 수신하여 상기 스위치를 스위칭하는 신호를 발생하는 스위칭 신호 발생부와, 상기 스위치의 출력단에 일측입력이 연결되고 타측입력으로 상기 펄스를 수신하는 낸드 게이트를 가짐에 의해 상기 지연기로부터 지연된 펄스가 상기 스위치를 통과시 상기 펄스의 폭이 상기 지연된 펄스의 폭만큼 작게 되게 하고 미통과시 상기 수신된 펄스가 그대로 출력되게 함을 특징으로 하는 펄스발생 회로.
- 제11항에 있어서, 상기 펄스폭 조정부는 상기 펄스 확장부로부터 출력되는 펄스를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 연결된 스위치와, 상기 검출 제어신호를 수신하여 상기 스위치를 스위칭하는 신호를 발생하는 스위칭 신호 발생부와, 상기 스위치의 출력단에 제1입력이 연결되고 제2입력으로 상기 지연기의 중간 지연점에 연결되고 제3입력으로 상기 펄스를 수신하는 3입력 낸드 게이트를 가짐에 의해 상기 지연기로부터 지연된 펄스가 상기 스위치를 통과시 상기 펄스의 폭이 상기 각기 지연된 펄스의 폭들의 합만큼 작게 되게 하고 미통과시 상기 수신된 펄스의 폭이 상기 지연된 펄스의 폭만큼 작게 되게 함을 특징으로 하는 펄스발생 회로.
- 제11항에 있어서, 상기 펄스폭 조정부는 상기 펄스 확장부로부터 출력되는 펄스를 소정시간동안 지연하는 지연기와, 상기 지연기의 출력에 연결된 스위치와, 상기 검출 제어신호를 수신하여 상기 스위치를 스위칭하는 신호를 발생하는 스위칭 신호 발생부와, 상기 스위치의 출력단에 제1입력이 연결되고 제2입력으로 상기 지연기의 중간 지연점에 연결되고 제3입력으로 상기 펄스를 수신하는 제3입력 낸드 게이트를 가짐에 의해 상기 지연기로부터 지연된 펄스가 상기 스위치를 통과시 상기 펄스의 폭이 상기 각기 지연된 펄스의 폭들의 합만큼 크게 되게 하고 미통과시 상기 수신된 펄스의 폭이 상기 지연된 펄스의 폴만큼 크게 되게 함을 특징으로 하는 펄스발생 회로.
- 제15항에 있어서, 상기 펄스발생 회로의 출력신호는 상기 반도체 메모리 장치의 라이트 리커버리시 메모리 셀의 워드라인 전압을 소정시간동안 더 유지시키기 위해 사용됨을 특징으로 하는 펄스발생 회로.
- 반도체 메모리 장치의 펄스발생 방법에 있어서; 입력되는 어드레스 신호 또는 라이트 인에이블 신호의 천이에 대응하여 미리 설정된 폭을 가지는 펄스를 발생하는 단계와; 상기 반도체 메모리 장치에 인가되는 전원 전압의 변동을 검출하여 검출 제어신호를 생성하는 단계와; 상기 검출 제어신호에 따라 상기 펄스의 폭을 증감조정하여 출력하는 단계를 가짐을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019950053529A KR100197560B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리 장치의 펄스발생 회로 |
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Cited By (2)
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|---|---|---|---|---|
| KR100596852B1 (ko) * | 1999-12-23 | 2006-07-04 | 주식회사 하이닉스반도체 | 내부 클럭신호 발생장치 |
| KR100705205B1 (ko) * | 2006-04-18 | 2007-04-09 | 주식회사 하이닉스반도체 | 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법 |
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| KR100945934B1 (ko) * | 2008-04-03 | 2010-03-05 | 주식회사 하이닉스반도체 | 컬럼 선택 신호 제어 장치 |
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1995
- 1995-12-21 KR KR1019950053529A patent/KR100197560B1/ko not_active IP Right Cessation
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| KR100705205B1 (ko) * | 2006-04-18 | 2007-04-09 | 주식회사 하이닉스반도체 | 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법 |
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