KR100469374B1 - 출력 버퍼 회로 - Google Patents
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Abstract
본 발명은 드라이브 트랜지스터의 사이즈와 장치의 동작 전압 영역을 분할함으로써, 고전압 영역에서는 소정의 드라이브 트랜지스터를 사용하고 저잔압 영역으로 갈수록 사용하는 드라이브 트랜지스터를 늘려 노이즈 발생을 최소러 한 출력 버퍼 회로에 관한 것으로, 데이터 입력 신호를 일정 시간 지연하여 출력하는 지연부; 동작 전압의 전압 레벨을 감지하여 감지 신호를 출력하는 감지부; 인에이블 신호와, 데이터 입력 신호 및 소정 시간 지연된 데이터 입력 신호, 상기 감지 신호를 인가받아 상기 데이터 입력 신호가 인가되는 시간에 따라 순차적으로 제어 신호를 출력하는 제어부; 상기 제어 신호를 인가받아 순차적으로 구동되어 데이터 출력 신호를 출력하는 다수의 드라이브 트랜지스터들로 구성되는 드라이브 트랜지스터부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 버퍼 회로에 관한 것으로 특히, 드라이브 트랜지스터의 사이즈와 장치의 동작 전압 영역을 분할함으로써, 고전압 영역에서는 소정의 드라이브 트랜지스터를 사용하고, 저전압 영역으로 갈수록 사용하는 드라이브 트랜지스터를 늘려 노이즈 발생한 최소로 한 출력 버퍼 회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 출력 버퍼 회로를 설명하면 다음과 같다.
도 1은 종래의 출력 버퍼 회로를 나타낸 회로도이다.
도 1과 같이, 종래의 출력 버퍼 회로는 인에이블 신호(OE)를 인가받아 이를 반전시키는 인버터(1)과, 상기 인에이블 신호(OE) 및 데이터 입력 신호(Din)를 부논리곱하는 낸드 게이트(2)와, 상기 인버터(1)의 출력 값(s1)과 데이터 입력 신호(Din)를 부논리합하는 노아 게이트(3)와, 상기 낸드 게이트(2)의 출력 값(s2)을 게이트에 인가받으며, 전원 전압단(Vcc)과 데이터 출력(Dout) 단자 사이에 연결된 피모스 트랜지스터(4)와, 상기 노아 게이트(3)의 출력 값을 게이트에 인가받으며 데이터 출력(Dout) 단자와 접지 전압단(Vss) 사이에 연결된 앤모스 트랜지스터(5)로 이루어진다.
상기 종래의 출력 버퍼 회로는 상기 인에이블 신호(OE)가 하이 상태에서 동작을 한다. 상기 인에이블 신호(OE)가 로우 상태라면, 피모스 및 앤모스 트랜지스터(4, 5)가 오프되기 때문에, 데이터 입력 신호(Din)가 데이터 출력 신호(Dout)에 영향을 주지 못한다.
인에이블 신호(OE)가 하이 상태라면, 데이터 입력 신호(Din)의 상태에 따라 데이터 출력 신호(Dout)가 결정된다.
즉, 데이터 입력 신호(Din)가 하이 상태면, 상기 낸드 게이트(2)의 출력(s2)은 로우 값을 가지고, 상기 노아 게이트(3)의 출력(s3)은 로우 값을 가지므로, 상기 피모스 트랜지스터(4)는 온되고, 상기 앤모스 트랜지스터(5)는 오프된다. 따라서, 데이터 출력(Dout)은 하이 상태를 나타낸다.
반대로, 데이터 입력 신호(Din)가 로우 상태면, 상기 낸드 게이트(2)의 출력(s2)은 하이 값을 가지고, 상기 노아 게이트(3)의 출력(s3)은 하이 값을 가지므로, 상기 피모스 트랜지스터(4)는 오프되고, 상기 앤모스 트랜지스터(5)는 온된다. 따라서, 데이터 출력(Dout)은 로우 상태를 나타낸다.
그러나, 상기와 같은 종래의 출력 버퍼 회로는 다음과 같은 문제점이 있다.
출력 버퍼 회로에서 후단의 드라이브 트랜지스터인, 피모스 트랜지스터(4)와 앤모스 트랜지스터(5)는 동시에 온/오프 동작이 이루어지며, 순간적으로 흐르는 전류에 의해 파워 단자에 노이즈(noise)가 생기게된다.
특히 건전지 등을 사용하는 장치에서는, 고전압 영역에서는 이러한 파워 노이즈가 더욱 커져 장치 오동작의 원인이 될 수 있으며, 저전압 영역에서는 드라이브 트랜지스터의 용량(capacity)이 줄어들어, 장치 특성이 나빠질 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 드라이브 트랜지스터의 사이즈와 장치의 동작 전압 영역을 분할함으로써, 고전압 영역에서는 소정의 드라이브 트랜지스터를 사용하고, 저전압 영역으로 갈수록 사용하는 드라이브 트랜지스터를 늘려 노이즈 발생한 최소로 한 출력 버퍼 회로를 제공하는 데, 그 목적이 있다.
도 1은 종래의 출력 버퍼 회로를 나타낸 회로도
도 2는 본 발명의 출력 버퍼 회로를 나타낸 회로도
도면의 주요 부분에 대한 부호 설명
11 : 제 1 지연부 12 : 제 2 지연부
13 : 고전압 감지부 14 : 저전압 감지부
21, 22, 25 : 인버터 23, 26, 28 : 낸드 게이트
24, 27, 29 : 노아 게이트 30, 32, 34 : 피모스 트랜지스터
31, 33, 35 : 앤모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 출력 버퍼 회로는 데이터 입력 신호를 일정 시간 지연하여 출력하는 지연부; 동작 전압의 전압 레벨을 감지하여 감지 신호를 출력하는 감지부; 인에이블 신호와, 데이터 입력 신호 및 소정 시간 지연된 데이터 입력 신호, 상기 감지 신호를 인가받아 상기 데이터 입력 신호가 인가되는 시간에 따라 순차적으로 제어 신호를 출력하는 제어부; 상기 제어 신호를 인가받아 순차적으로 구동되어 데이터 출력 신호를 출력하는 다수의 드라이브 트랜지스터들로 구성되는 드라이브 트랜지스터부를 포함하여 구성됨을 특징으로 한다.이하, 첨부된 도면을 참조하여 본 발명의 출력 버퍼 회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 출력 버퍼 회로를 나타낸 회로도이다.
본 발명의 출력 회로는 크게 지연부, 제어부, 구동 트랜지스터부로 나뉘며, 도 2에 제시된 실시례에서는 동작 전압 영역을 3영역으로 구분하였다.
이러한 동작 영역을 감지하기 위해 제 1 전압 이상임을 감지하는 고전압 감지부(13)와, 제 2 전압 이하임을 감지하는 저전압 감지부(14)를 별도로 구성하였다.
또한, 상기 지연부(11, 12)는 각각 상기 동작 영역별로 구동 트랜지스터부를 동작시키기 위해 2개의 딜레이 소자로 구성되며 각각의 제 1, 제 2 지연부(11, 12)는, 소정 시간 σ시간 만큼 입력된 신호를 지연시켜 출력한다.
도 2와 같이, 본 발명의 출력 버퍼 회로는 데이터 입력 신호(Din)를 소정 시간(σ) 지연하여 출력하는 제 1 지연부(11)와, 상기 제 1 지연부(11)를 통해 출력되는 데이터 입력 신호(σ time delayed Din)를 다시 동일한 소정 시간(σ) 지연하여 데이터 입력 신호(2σ time delayed din)를 출력하는 제 2 지연부(12)와, 동작전압이 제 1 전압(V1) 이상일 때 고전압 감지 신호(s7)를 출력하는 제 1 감지부(13)와, 동작 전압이 제 2 전압(V2) 이하일 때 저전압 감지 신호(s8)를 출력하는 제 2 감지부(14)와, 인에이블 신호(OE)와 상기 데이터 입력 신호(Din)를 인가받아 제 1 제어 신호(s11, s12)를 출력하는 제 1 제어부(28, 29)와, 상기 인에이블 신호(OE), 상기 제 1 지연부(11)를 통해 t 시간 지연된 데이터 입력 신호(σ time delayed Din), 저전압 감지신호(s8)를 인가받아 제 2 제어 신호(s13, s14)를 출력하는 제 2 제어부(25, 26, 27)와, 상기 인에이블 신호(OE), 상기 제 2 지연부(12)를 통해 2t 시간 지연된 데이터 입력 신호(2σ time delayed Din), 고전압 감지신호(s7)를 인가받아 제 3 제어 신호(s15, s16)를 출력하는 제 3 제어부(22, 23, 24)와, 상기 제 1, 제 2, 제 3 제어 신호(s11, s12, s13, s14, s15, s16)에 따라 각각 동작하여 데이터 출력 신호(Dout)를 출력하는 제 1, 제 2, 제 3 구동 트랜지스터(30, 31, 32, 33, 34, 35)를 포함하여 구성됨을 특징으로 한다.
상기 제 1, 제 2, 제 3 구동 트랜지스터(30, 31, 32, 33, 34, 35)는 각각 전원 전압(Vcc)과 접지 전압(Vss) 사이에 피모스 트랜지스터(30, 32, 34)와 앤모스 트랜지스터(31, 33, 35)를 직렬로 연결한 형태로 구성되며, 상기 피모스 트랜지스터(30, 32, 34) 및 앤모스 트랜지스터(31, 33, 35)의 접점, 즉, 각 트랜지스터의 드레인 단에 데이터 출력 신호(Dout)가 출력된다.
상기 각각의 제 1, 제 2, 제 3 제어부는 제 1, 제 2, 제 3 구동 트랜지스터의 피모스 및 앤모스 트랜지스터를 온/오프시키는 제어 신호(s11, s12, s13, s14, s15, s16)를 출력하는 노아 게이트(29, 27, 24)와 낸드 게이트(28, 26, 23)를 포함하여 구성된다.
즉, 제 1 제어부는 인에이블 신호(OE)와 데이터 입력 신호(Din)를 인가받아 이를 부논리곱하는 제 1 낸드 게이트(28)와, 상기 인에이블 신호(OE)를 반전시켜 출력(s5)하는 제 1 인버터(21)와, 상기 제 1 인버터(21)의 출력(s5)과 데이터 입력 신호(Din)를 인가받아 이를 부논리합하는 제 1 노아 게이트(29)로 이루어진다.
상기 제 1 제어부의 출력인 제 1 제어 신호(s12, s11)는, 상기 제 1 낸드 게이트(28)와 상기 제 1 노아 게이트(29)의 출력을 쌍으로 일컫는다.
또한, 상기 제 1 제어 신호 s11, s12는 각각 제 1 구동 트랜지스터의 앤모스 트랜지스터(31)의 게이트와 피모스 트랜지스터(30)의 게이트로 인가되어 데이터 출력 신호 값을 결정한다.
제 1 제어부와 제 1 구동 트랜지스터(30, 31)의 동작을 연결해서 살펴보면 다음과 같다.
상기 인에이블 신호(OE)는 상기 출력 버퍼 회로의 동작 여부를 결정하는 것으로, 로우 상태일 때는 출력 버퍼 회로는 동작하지 않고, 하이 상태일 때만, 출력 버퍼 회로가 동작 가능하다. 따라서, 이후의 설명은 인에이블 신호(OE)가 하이 상태일 때를 가정하여 진행한다.
제 1 제어부에서는 상기 인에이블 신호(OE)가 하이 상태이면, 상기 데이터 입력 신호(Din)에 의해 제 1 제어부의 출력 신호(s11, s12)가 결정된다.
데이터 입력 신호(Din)가 하이 상태이면, 상기 제 1 낸드 게이트의 출력(s12)은 로우 상태이며, 상기 제 1 노아 게이트(s11)의 출력 또한 로우 상태이다. 따라서, 제 1 구동 트랜지스터에서 피모스 트랜지스터(30)는 온상태를 앤모스 트랜지스터(31)는 오프 상태를 나타내어 상기 데이터 출력 신호(Dout)는 하이 상태롤 출력된다.
제 2 제어부는, 제 1 제어부의 제 1 낸드 게이트(28) 및 제 1 노아 게이트(29)가 2개의 입력 신호를 인가받아 동작한 것과는 달리, 3개의 입력 신호에 의해 동작한다. 이 때, 추가되는 신호는 동작 전압이 제 2 전압(V2 :저전압 레벨)보다 낮은 상태에서는 하이 신호를, 높은 상태에서는 로우 신호를 출력하는 저전압 감지 신호(s8)이다. 이러한 저전압 감지 신호(s8)는 제 2 감지부(13)에서 출력되는 신호이다.
제 2 제어부의 구성은 제 2 감지부(14)로부터 출력된 저전압 감지 신호(s8)와, 제 1 지연부(11)로부터 출력된 σ시간 지연된 데이터 입력 신호(σ time delayed Din)와, 인에이블 신호(OE)를 부논리곱하는 제 2 낸드 게이트(26)와, 상기 제 2 감지부(14)로부터 출력되는 저전압 감지 신호(s8)를 반전하는 제 2 인버터(25)와, 상기 제 2 인버터(25)의 출력(s10)과, 제 1 지연부(11)로부터 출력된 σ시간 지연된 데이터 입력 신호(σ time delayed Din)와, 상기 인에이블 신호(OE)를 반전하여 출력한 신호(s5)를 인가받아 이를 부논리합하는 제 2 노아 게이트(27)로 이루어진다.
또한, 상기 제 2 낸드 게이트(26)의 출력(s14)은 제 2 구동 트랜지스터의 피모스 트랜지스터(32)의 게이트로, 상기 제 2 노아 게이트(27)의 출력(s13)은 제 2 구동 트랜지스터의 앤모스 트랜지스터(33)의 게이트로 인가된다.
상기 동작을 후단의 구동 트랜지스터와의 관계까지 감안하여 살펴보면 다음과 같다.
동작 전압이 상기 제 2 전압(V2)보다 높은 상태라면 상기 저전압 감지 신호(s8)가 로우 신호를 갖고, 따라서, 상기 제 2 낸드 게이트(26)의 출력(s14)은 하이 상태를, 상기 제 2 노아 게이트(27)의 출력(s13)은 로우 상태를 갖고, 이 때 제 2 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(32, 33)는 모두 오프된다. 이 경우, 저전압 감지 신호 외의 타 신호 상태와는 관계없이, 제 2 제어부 및 제 2 구동 트랜지스터(32, 33)는 데이터 출력 신호(Dout)에 영향을 끼치지 못한다.
동작 전압이 상기 제 2 전압(V2)보다 낮은 상태라면, 상기 저전압 감지 신호(s8)가 하이 신호이며, 상기 제 2 인버터(25)는 로우 신호이다. 이 경우 데이터 출력 신호(Dout)는 σ시간 지연되어 인가되는 데이터 입력 신호(σ time delayed Din)에 의해 결정된다.
즉, 상기 σ시간 지연된 데이터 입력 신호(σ time delayed Din)가 하이 신호라면, 상기 제 2 낸드 게이트(26)는 로우 신호를 출력(s14)하고, 상기 제 2 노아 게이트(27)는 하이 신호를 출력(s13)한다. 따라서, 상기 제 2 구동 트랜지스터의 피모스 트랜지스터(32)는 온되며, 앤모스 트랜지스터(33)는 오프 상태를 유지한다. 따라서, 이 경우 데이터 출력 신호(Dout)는 하이 상태를 나타낸다.
이어, 상기 제 3 제어부의 구성을 살펴보면 다음과 같다.
제 3 제어부의 구성은 상기 제 1 감지부(13)로부터 출력되는 고전압 감지 신호(s7)를 반전하는 제 3 인버터(22)와, 상기 제 3 인버터(22)의 출력(s9)과, 제 2지연부(12)로부터 출력된 2σ시간 지연된 데이터 입력 신호(2σ time delayed Din)와, 인에이블 신호(OE)를 부논리곱하는 제 3 낸드 게이트(23)와, 제 1 감지부(13)로부터 출력된 고전압 감지 신호(s7)와, 제 2 지연부(12)로부터 출력된 2σ시간 지연된 데이터 입력 신호(2σ time delayed Din)와, 상기 인에이블 신호(OE)를 반전하여 출력한 신호(s5)를 인가받아 이를 부논리합하는 제 3 노아 게이트(24)로 이루어진다.
이러한, 상기 제 3 제어부는 동작 전압이 제 1 전압(V1 : 고전압 레벨) 이상일 때는 하이 레벨을, 제 1 전압(V1) 이하일 때는 로우 레벨을 나타내는 고전압 감지 신호(s7)가 제 1 제어부에 추가된 형상이다.
상기 제 3 제어부와 제 3 구동 트랜지스터의 동작을 살펴보면 다음과 같다.
상기 고전압 감지 신호(s7)는, 동작 전압이 제 1 전압(V1) 이상일 때, 하이 신호로 출력되며, 상기 제 3 인버터(22)의 출력(s9)은 로우 신호가 된다. 따라서, 이 때, 상기 제 3 낸드 게이트(23)의 출력(s16)은 하이 신호가 되며, 제 3 구동 트랜지스터의 피모스 트랜지스터(34)는 오프 상태가 된다. 또한, 상기 고전압 감지 신호(s7)가 하이 신호일 때 제 3 낸드 게이트(23)의 출력(s16)은 로우 신호가 되므로 상기 제 3 구동 트랜지스터의 앤모스 트랜지스(35)터 또한 오프 상태를 나타낸다. 결국, 상기 고전압 감지 신호(s7)가 제 1 전압(V1) 이상일 때는 상기 제 3 구동 트랜지스터(34, 35)는 구동하지 않는 셈이다.
상기 고전압 감지 신호(s7)는, 동작 전압이 제 1 전압(V1) 이하일 때 로우 신호로 출력되며, 이 경우는 상기 제 1, 제 2 지연부(11, 12)를 통해 2σ시간 지연된 데이터 입력 신호(2σ time delayed Din)의 상태에 따라 제 3 낸드 게이트(23) 및 제 3 노아 게이트(24) 출력(s16, s15) 값을 결정한다.
상기 인에이블 신호(OE)가 하이 신호, 상기 고전압 감지 신호(s7)가 로우 신호(상기 제 3 인버터(22)의 출력(s9)은 하이 신호)이며, 상기 2σ시간 지연된 데이터 입력 신호(2σ time delayed Din)의 상태가 하이 신호일 때는 상기 제 3 낸드 게이트(23)는 로우 신호를 출력하여 제 3 구동 트랜지스터의 피모스 트랜지스터(34)를 온시키며, 이 때, 상기 제 3 노아 게이트(24)는 하이 신호를 출력하여 앤모스 트랜지스터(35)를 오프시킴으로써, 하이 신호를 데이터 출력 신호(Dout)로 출력하게 된다.
반면, 상기 인에이블 신호(OE)가 하이 신호, 상기 고전압 감지 신호(s7)가 로우 신호(상기 제 3 인버터(22)의 출력(s9)은 하이 신호)이며, 상기 2σ시간 지연된 데이터 입력 신호(2σ time delayed Din)의 상태가 로우 신호일 때는 상기 제 3 낸드 게이트(23)는 하이 신호를 출력(s16)하여 제 3 구동 트랜지스터의 피모스 트랜지스터(34)를 오프시키며, 이 때, 상기 제 3 노아 게이트(24)는 하이 신호(s15)를 출력하여 앤모스 트랜지스터(35)를 온시킴으로써 로우 신호를 데이터 출력 신호(Dout)로 출력하게 된다.
상기 제 1, 제 2 감지부(13, 14)는 각각 동작 전압이 제 1 전압(V1) 이상 여부를 감지하고, 제 2 전압(V2<<V1) 이하 여부를 감지하는 감지부로서, 동작 전압이 V1과 V2 사이에 있다면, 제 2, 제 3 구동 트랜지스터는 동작하지 않고, 오로지 제 1 구동 트랜지스터(30, 31)만 동작하게 된다.
장치에 공급되는 전원이 고전압 영역(V>V1)일 때, 고전압 감지 신호(s7)는 하이 신호를, 이를 반전한 제 3 인버터(22)의 출력(s9)은 로우 신호를 나타내어, 제 3 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(34, 35)는 모두 오프된다.
이 때, 저전압 감지 신호(s8)는 로우 신호를 나타내며, 이를 반전한 제 2 인버터(25)의 출력(s10)은 하이 신호를 나타낸다. 따라서, 제 2 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(32, 33)도 모두 오프된다.
따라서, 이 경우 동작하는 구동 트랜지스터는 제 1 구동 트랜지스터만(30, 31)으로 이러한 고전압 영역에서는 출력 드라이브의 캐패시터를 줄이게 되어, 순간적으로 흐르는 전류도 줄어듦으로써 파워 노이즈(power noise)가 감소한다.
장치에 공급되는 전원이 고전압과 저전압 사이에 영역(V2<V<V1)일 때, 고전압 감지 신호(s7)는 로우 신호를, 이를 반전한 제 3 인버터(22)의 출력(s9)은 하이 신호를 나타내어, 제 3 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(34, 35)는 선택적으로 동작한다.
이 때, 저전압 감지 신호(s8)는 로우 신호를 나타내며, 이를 반전한 제 2 인버터(25)의 출력(s10)은 하이 신호를 나타낸다. 따라서, 제 2 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(32, 33)는 모두 오프된다.
따라서, 이 경우 동작하는 구동 트랜지스터는 제 1, 제 2 구동 트랜지스터(30, 31, 34, 35)로 이러한 중간 레벨의 전압에서는 순차적으로, 상기 제 1, 제 2 구동 트랜지스터가 소정 시간의 텀(term)을 갖고 구동되어, 파워 노이즈가 감소한다.
장치에 공급되는 전원이 저전압 영역(V<V2)일 때, 고전압 감지 신호(s7)는 로우 신호를, 이를 반전한 제 3 인버터(22)의 출력(s9)은 하이 신호를 나타내어, 제 3 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(34, 35)는 선택적으로 동작한다.
이 때, 저전압 감지 신호(s8)는 하이 신호를 나타내며, 이를 반전한 제 2 인버터(25)의 출력(s10)은 로우 신호를 나타낸다. 따라서, 제 2 구동 트랜지스터의 피모스 및 앤모스 트랜지스터(32, 33)도 선택적으로 동작한다.
따라서, 이 경우 동작하는 구동 트랜지스터는 제 1, 제 2, 제 3 구동 트랜지스터로 상기 구동 트랜지스터들은 소정 시간의 텀을 갖고 순차적으로 동작함으로써, 출력 드라이브의 캐패시터가 고전압이나 중간 전압 레벨에 비해 늘어나는 효과를 가지며, 순간적으로 흐르는 전류도 늘어나, 장치의 출력 드라이브 특성을 개선하게 된다.
이 때, 순차적으로 제 1, 제 2, 제 3 구동 트랜지스터가 구동함으로써, 순간적으로 흐르는 전류는 감소하여 파워 노이즈가 감소한다.
상기와 같은 본 발명의 출력 버퍼 회로는 다음과 같은 효과가 있다.
출력 버퍼 회로에서 드라이브 트랜지스터의 온/오프시 흐르는 순간 전류에 의해 파워 단자에 노이즈(noise)가 생기게 되는 데, 특히, 건전지 등을 사용하는 장치에서 고전압 영역에서는 이러한 파워노이즈가 더욱 커져 장치 오동작의 원인이 될 수 있으며, 저전압 영역에서는 드라이브 트랜지스터의 캐패시터가 줄어들어 장치 특성이 나빠질 수 있다.
본 발명에서는 이를 개선하기 위해 드라이브 트랜지스터의 사이즈와 장치의 동작 전압 영역을 분할하여, 고전압 영역에서는 적정 드라이브 트랜지스터 사이즈 만큼만을 사용하다가 점차 저전압 영역으로 갈수록 사용하는 드라이브 트랜지스터 사이즈를 늘려가도록 함으로써, 낮은 값의 노이즈를 갖는 출력 버퍼 회로를 구현할 수 있다.
Claims (9)
- 데이터 입력 신호를 일정 시간 지연하여 출력하는 지연부;동작 전압의 전압 레벨을 감지하여 감지 신호를 출력하는 감지부;인에이블 신호와, 데이터 입력 신호 및 소정 시간 지연된 데이터 입력 신호, 상기 감지 신호를 인가받아 상기 데이터 입력 신호가 인가되는 시간에 따라 순차적으로 제어 신호를 출력하는 제어부;상기 제어 신호를 인가받아 순차적으로 구동되어 데이터 출력 신호를 출력하는 다수의 드라이브 트랜지스터들로 구성되는 드라이브 트랜지스터부를 포함하여 구성됨을 특징으로 하는 출력 버퍼 회로.
- 제 1항에 있어서, 상기 지연부는 동작 전압의 감지하고자 하는 영역 수에 대응하여 소정의 지연값을 갖는 딜레이 소자를 복수개로 구성함을 특징으로 하는 출력 버퍼 회로.
- 제 1항에 있어서, 상기 제어부는상기 인에이블 신호, 데이터 입력 신호 또는 소정 시간 지연된 데이터 입력 신호, 상기 감지 신호를 인가받아 각각 부논리곱한 신호를 제어 신호로 출력하는 낸드 게이트와,상기 인에이블 신호의 반전 신호, 데이터 입력 신호 또는 소정 시간 지연된 데이터 입력 신호, 상기 감지 신호의 반전 신호를 부논리합하는 신호를 제어 신호로 출력하는 노아 게이트를 포함하여 구성함을 특징으로 하는 출력 버퍼 회로.
- 제 1항에 있어서, 상기 드라이브 트랜지스터는전원 전압과 접지 전압 사이에 직렬로 구성된 피모스 트랜지스터와, 앤모스 트랜지스터로 이루어짐을 특징으로 하는 출력 버퍼 회로.
- 데이터 입력 신호를 소정 시간 지연하여 출력하는 지연부;동작 전압이 제 1 전압 이상일 때 고전압 감지 신호를 출력하는 제 1 감지부;동작 전압이 제 2 전압 이하일 때 저전압 감지 신호를 출력하는 제 2 감지부;인에이블 신호와 상기 데이터 입력 신호를 인가받아 제 1 제어 신호를 출력하는 제 1 제어부;상기 인에이블 신호, 상기 지연부를 통해 t 시간 지연된 데이터 입력 신호, 저전압 감지신호를 인가받아 제 2 제어 신호를 출력하는 제 2 제어부;상기 인에이블 신호, 상기 지연부를 통해 2t 시간 지연된 데이터 입력 신호, 고전압 감지신호를 인가받아 제 3 제어 신호를 출력하는 제 3 제어부;상기 제 1, 제 2, 제 3 제어 신호에 따라 각각 동작하여 데이터 출력 신호를 출력하는 제 1, 제 2, 제 3 드라이브 트랜지스터를 포함하여 구성됨을 특징으로 하는 출력 버퍼 회로.
- 제 5항에 있어서, 상기 제 1 제어부는 상기 인에이블 신호와, 상기 데이터 입력 신호를 인가받아 부논리곱하여 제 1 제어 신호를 출력하는 제 1 낸드 게이트와,상기 인에이블 신호의 반전 신호와, 상기 데이터 입력 신호를 인가받아 제 1 제어 신호를 출력하는 제 1 노아 게이트로 이루어짐을 특징으로 하는 출력 버퍼 회로.
- 제 5항에 있어서, 상기 제 2 제어부는 상기 인에이블 신호와, 상기 t 시간 지연된 데이터 입력 신호와, 저전압 감지 신호를 인가받아 부논리곱하여 제 2 제어 신호를 출력하는 제 2 낸드 게이트와,상기 인에이블 신호의 반전 신호와, 상기 t 시간 지연된 데이터 입력 신호와, 저전압 감지 신호의 반전 신호를 인가받아 제 2 제어 신호를 출력하는 제 2 노아 게이트로 이루어짐을 특징으로 하는 출력 버퍼 회로.
- 제 5항에 있어서, 상기 제 1, 제 2, 제 3 드라이브 트랜지스터는 각각 전원 전압과 접지 전압 사이에 피모스 트랜지스터와 앤모스 트랜지스터가 직렬로 구성되며, 각각의 피모스 트랜지스터의 게이트 및 앤모스 트랜지스터의 게이트는 제 1, 제 2, 제 3 제어 신호를 인가받고, 각각의 피모스 및 앤모스 트랜지스터의 접점을 데이터 출력 신호를 출력함을 특징으로 하는 출력 버퍼 회로.
- 제 5항에 있어서, 상기 제 3 제어부는 상기 인에이블 신호와, 상기 2t 시간 지연된 데이터 입력 신호와, 고전압 감지 신호의 반전 신호를 인가받아 부논리곱하여 제 3 제어 신호를 출력하는 제 3 낸드 게이트와,상기 인에이블 신호의 반전 신호와, 상기 2t 시간 지연된 데이터 입력 신호와, 고전압 감지 신호를 인가받아 제 3 제어 신호를 출력하는 제 3 노아 게이트로 이루어짐을 특징으로 하는 출력 버퍼 회로.
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