KR19980060861A - 시간지연 조절회로 - Google Patents

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김영환
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Abstract

본 발명은 전압변화에 따른 응답속도를 선택적인 딜레이를 사용하여 적당한 응답속도로 조절할 수 있는 전압변화대응 시간지연 조절회로에 관한 것으로, 이를 구현하기 위하여 전원전압의 변화를 감지한 제1전위신호와 제2전위신호를 생성시키는 전원전압 감지 수단과, 입력 신호를 접속하는 제1인버터와, 출력 신호를 내보내는 제2인버터와, 상기 제1인버터와 제2인버터 사이에 접속되며 상기 제1전원신호와 제2전위신호에 의해 상기 전원전압이 저전압일 경우에는 입력신호의 응답속도를 빠르게 출력시키고, 고전압일 경우에는 느리게 출력시키는 스위치 드 더미 인버터 체인 수단을 구비하였다.

Description

시간지연 조절회로
일반적으로, 시간지연 조절회로는 반도체 기억소자내의 여러 회로들이 적절하게 동작하도록 하기 위해 회로동작에 관여하는 신호들의 동작시간을 임의로 저절하거나 링 오실레이터(Ring Oscillator)의 주기를 결정하는데에 사용된다.
이하, 반도체 기억소자에서 종래기술로 시간지연 조절회로를 구현하는 방법을 도 1을 참조하여 설명하고자 한다.
도 1에 도시된 바와 같이, 시간지연 조절회로는 기본적으로 인버터 체인(Inverter Chain, G11 내지 G14)의 PMOS와 NMOS 트랜지스터의 폭(Width:W)과 길이(Length:L)의 비, 즉 WP/LP, Wn/Ln의 로직(Logic)을 이용하고, 또는 '95-4857' 특허공고처럼 상기 기본구조에 부가적으로 선택적인 MOS 캐패시터를 인버터 체인에 포함시켜 임계경로(Critcal Path)의 로드(Load)로 작용하게 함으로써 입력신호 ψIN이 적당한 지연시간을 가진 후 출력신호 ψOUT에 출력되는데, 도 1에서 도시한 시간지연 조절회로는 MOS 트랜지스터의 특성상, 외부전압이나 온도변화에 따라 임계경로의 지연시간에 차이가 발생하게 된다.
통상적으로, 빠른 억세스 타임(Access Time)을 얻기 위해서 기억소자의 워스트 컨디션(Worst Condition:저전압, 고온상태)을 기준으로 하여 시간지연 조절회로를 설계하게 되는데, 이렇게 설계된 시간지연 조절회로에서, 임계경로의 지연시간의 차이가 보상되지 않은채 베스트 컨디션(Best Condition:고전압, 저온상태)에서 동작하게 되면 시간지연 조절회로에서 응답속도가 빨라짐으로써 회로를 제어하는 신호들간의 동작시간이 매칭(Matching)되지 못하여 회로동작이 지연되거나, 경로지연차이가 심하면 오동작이 일어날 수도 있다.
반면에, 기억소자의 베스트 컨디션에 맞추어 경로지연시간차를 보상해 주게 되면 워스트 컨디션에서 회로 동작시간이 지연되거나 빠른 억세스 타임을 실현하는데 문제가 생길 수도 있다.
따라서 본 발명에서는 전압변화에 따른 응답속도를 선택적인 딜레이를 사용하여 적당한 응답속도로 조절할 수 있는 전압변화대응 시간지연 조절회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 시간지연 조절회로에서은 전원전압의 변화를 감지한 제1전위신호와 제2전위신호를 생성시키는 전원전압 감지 수단과, 입력 신호를 접속하는 제1인버터와, 출력 신호를 내보내는 제2인버터와, 상기 제1인버터와 제2인버터 사이에 접속되며 상기 제1전위신호와 제2전위신호에 의해 상기 전원전압이 저전압일 경우에는 입력신호의 응답속도를 빠르게 출력시키고, 고전압일 경우에는 느리게 출력시키는 스위치드 더미 인버터 체인 수단을 구비하였다.
도 1은 종래의 시간지연 조절회로의 상세회로도.
도 2는 본 발명의 제1실시예에 의한 시간지연 조절회로의 상세회로도.
도 3은 본 발명의 제2실시예에 의한 시간지연 조절회로의 상세회로도.
도 4는 본 발명의 제3실시예에 의한 시간지연 조절회로의 상세회로도.
*도면의 주요부분에 대한 부호의 설명*
100:스위치 더미 인버터 체인101:제1스위칭부
102:제2스위칭부103:제3스위칭부
104:더미 인버터부110:전원전압 감지부
120:퓨즈-프로그램부130:본드 프로그램부
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1실시예에 따른 시간지연 조절회로의 상세회로로써, 전원전압의 변화를 감지한 제1전위신호(VccH)와 제2전위신호(VccL)를 생성시키는 전원전압 감지부(110)와, 입력 신호를 접속하는 인버터 G18과, 출력 신호를 내보내는 인버터 G21과, 상기 인버터 G18과 인버터 G21 사이에 접속되며 상기 제1전위신호(VccH)와 제2전위신호(VccL)에 의해 상기 전원전압이 저전압일 경우에는 입력신호의 응답속도를 빠르게 출력시키고, 고전압일 경우에는 느리게 출력시키는 스위치드 더미 인버터 체인부(Switched Dummy Inverter Chain:이하 'SDIC(100)'라 칭함)로 구성된다.
상기 전원전압 감지부(110)는 전원전압을 두개의 저항에 의해 전압분배하는 전압 분배부와, 상기 전압 분배부의 출력신호(N1)와 기준전압(Vref)을 비교증폭하는 전압 비교부와, 상기 전압 비교부의 출력신호를 드라이버하는 드라이버부와, 상기 드라이버부로부터 서로 신호가 반대인 제1전위신호(VccH)와 제2전위신호(VccL)를 각각 출력하는 출력단자로 구성된다.
전원전압의 변화를 감지하기 위한 상기 전원전압 감지부(110)의 동작에 대해 설명하기로 한다.
전원전압이 켜지면 'En'신호가 인에이블되어 트랜지스터 MN11이 턴-온되면 외부전압(Vcc)과 접지전압(Vss) 사이에 전류가 흐르고, 두개의 저항 R1과 R2가 전압분배를 함으로써 노드 N1의 전위는 외부전압에 따라 변화하게 된다. 상기 전압비교부(MN12, MP12, MN13,MP13 및 MN14)는 공지된 차동증폭기 구조이며, ' En'이 인에이블된 상태에서 제1입력은 노드 N1에 접속되며 제2입력은 기준전압(Vref)에 접속된다. 이 전압 비교부는 그 입력신호가 'V11Vref'인 경우는 노드 N2는 '로직하이', 노드 N3은 '로직로우' 전압레벨을 출력하며, 'V11Vref'인 경우는 노드 N2는 '로직로우', 노드 N3은 '로직하이' 전압레벨을 출력한다.
상기 전압비교부와 출력신호('VccL' 및 'VccH') 사이에 있는 인버터(G15, G16, G17)들은 버퍼접속으로 향후 설명될 SDIC(26)에 필요한 보수신호를 출력한다.
상기 스위치드 더미 인버터 체인부(100)는 상기 제1전위신호(VccH)와 제2전위신호(VccL)에 의해 상기 인버터 G18로부터의 신호를 인버터 G21로 전송하는 제1스위칭부(101)와, 상기 제1전위신호(VccH)와 제2전위신호(VccL)에 의해 상기 인버터 G18로부터의 신호를 노드 N7로 전송하는 제2스위칭부(102)와, 상기 제1전위신호(VccH)에 의해 상기 노드 N7로 전원전위(Vcc)를 공급하는 PMOS 트랜지스터와, 상기 노드 N7의 신호를 일정시간 지연시켜 노드 N8로 출력하는 더미 인버터부(104)와, 상기 제1전위신호(VccH)와 제2전위신호(VccL)에 의해 상기 노드 N8의 신호를 상기 인버터 G21로 전송하는 제3스위칭부(103)로 구성된다.
상기 구성에 의한 동작은 외부전압(Vcc)이 저전압 상태일때 즉, 'V11Vref'인 경우 상기 SDIC(100)의 제어신호인 노드 N9는 '로직하이' 노드 N10은 '로직로우'를 갖게되어 노드 N9에 게이트 전극들이 접속된 MP17, MP18은 턴-오프되고 MN16은 턴-온되며, 상기 노드 N10에 게이트 전극들이 접속된 MN17, MN18은 턴-오프되고 MP16은 턴-온되며, 또한 MP15는 턴-온되어 더미인버터부(G19, G20)의 입력노드 N7를 '로직하이'로 고정시킨다. 다시 말해서, 제2 및 제3스위칭부(102,103)는 턴-오프되고 제1스위칭부(101)만 턴-온됨으로써, 입력신호 ψin의 전달경로는 인버터 G18→제1스위칭부(101)→인버터 G21를 경유하여 최종출력 ψout를 생성한다.
한편, 외부전압이 고전압 상태일때 즉, 'V11Vref'인 경우 SDIC(100)의 제어신호인 노드 N9는 '로직로우', 노드 N10은 '로직하이'를 갖게되어 노드 N9에 게이트 전극들이 접속된 MP17, MP18은 턴-온되고 MN16은 턴-오프되며, 노드 N10에 게이트 전극들이 접속된 MN17, MN18은 턴-온되고 MP16은 턴-오프되며, 또한 MP15는 턴-오프되어 더미인버터부(G19,G20)의 입력노드(N7)는 플로팅된다. 다시 말해서, 제2 및 제3스위칭부(22,23)은 턴-온되고 제1스위칭부(21)만 턴-오프됨으로써, 입력신호 ψin의 전달경로는 '인버터 G18→제2스위칭부(102)→더미인버터부(104)→제3스위칭부(103)→인버터 G21'를 경유하여 최종출력 ψout를 생성한다.
도 3은 본 발명의 제2실시예에 의한 시간지연 조절회로의 상세회로도로써, 입력신호를 접속하는 인버터 G18과, 출력신호를 내보내는 인버터 G21과, 상기 인버터 G18 및 G21 사이에 접속되는 스위치드더미 인버터 체인 SDIC(100) 및 상기 SDIC(100)를 제어하는 퓨즈-프로그램부(120)로 구성된다.
상기 퓨즈-프로그램부(120)는 전원전압(Vcc)과 노드 N11 사이에 접속된 퓨즈와, 상기 노드 N11과 접지전압(VSS) 사이에 접속된 MOS 캐패시터(MN20)와, 상기 노드 N11과 노드 N12 사이에 접속된 인버터 G23과, 상기 노드 N11과 접지전압(VSS) 사이에 접속되며 게이트가 상기 노드 N12에 연결된 NMOS 트랜지스터 MN19와, 상기 노드 N12에 접속된 드라이버부(G24,G25)와, 상기 드라이버부로부터 서로 반대의 신호인 제1전위신호(VccH)와 제2전위신호(VccL)을 각각 출력하는 출력단자로 구성된다.
전원전압이 켜지면 노드 N11이 '로직하이'로 NMOS 캐패시터 MN20에 충전되고 인버터 G23이 게이트 전극에 궤환 접속된 트랜지스터 MN19가 턴-오프되면 노드 N12에서 버퍼접속(G24,G25) 후 생성되는 출력신호 'VccH' 및 'VccL'는 각각 '로직하이'와 '로직로우'를 갖게되어 SDIC(100)에 필요한 보수신호를 출력한다.
한편, 퓨즈가 블로잉(Blowing)된 채 전원전압이 켜지면 노드 N11이 '로직로우'로 MN20 MOS 캐패시터에 충전되고 인버터 G23이 게이트 전극에 궤환 접속된 트랜지스터 MN19이 턴-온되면 노드 N12에서 버퍼접속(G24.G25) 후 생성되는 출력신호 'VccH' 및 'VccL'는 각각 '로직로우'와 '로직하이'를 갖게되어 SDIC(26)에 필요한 보수신호를 출력한다.
상기 SDIC(100)의 구성 및 동작은 제1실시예와 동일하다.
도 4는 본 발명의 제3실시예에 따른 시간지연 조절회로의 상세회로도로써, 입력신호를 접속하는 인버터 G18과, 출력신호를 내보내는 인버터 G21과, 상기 인버터 G18 및 G21 사이에 접속되는 스위치드더미 인버터 체인 SDIC(100) 및 상기 SDIC(100)를 제어하는 본드-프로그램부(130)로 구성된다.
상기 본드-프로그램부(130)는 전원전압 라인(N13) 또는 접지전압 라인(N14)에 선택적으로 본딩되는 입력패드(N15)와, 상기 입력패드(N15)에 접속된 드라이버부(G26 내지 G28)와, 상기 드라이버부로부터 서로 반대의 신호인 제1전위신호(VccH)와 제2전위신호(VccL)를 각각 출력하는 출력단자로 구성된다.
전원전압이 켜지면 노드 N13이 '로우하이'로 패드 N15에 충전되고 노드 N15에서 버퍼접속(G26,G27,G28) 후 생성되는 출력신호 'VccH' 및 'VccL'는 각각 '로직하이'와 '로직로우'를 갖게되어 SDIC(100)에 필요한 보수신호를 출력한다. 한편, 본딩이 노드 N15에서 노드 N14에 된채 전원전압이 켜지면 노드 N15가 '로직로우'로 갖게되어 노드 N15에서 버퍼접속(G26,G27,G28) 후 생성되는 출력신호 'VccH' 및 'VccL'는 각각 '로직로우'와 '로직하이'를 가게되어 SDIC(100)에 필요한 보수신호를 출력한다.
상기 SDIC(100)의 구성 및 동작은 제1실시예와 동일하다.
이상에서 설명한 바와 같이, 본 발명의 시간지연 조절회로 기술을 사용하면 반도체 기억소자의 외부 컨디션에 대응하여 기록소자 내부에서 자체적으로 임계경로 지연시간을 조절할 수 있도록, 인버터 체인 내에 스위치드더미 인버터 체인을 포함시켜, 시간지연 회로의 로드 조절에 작용하게 함으로써, 외부전압증가에 의해 빨라진 응답속도를 늦추거나, 또는 외부전압감소에 의해 느려진 응답속도를 빠르게 할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 반도체 기억소자의 시간지연 조절회로에 관한 것으로, 특히 전압 변화에 따른 응답속도를 선택적인 딜레이(Delay)를 사용하여 적당한 응답속도로 조절할 수 있는 전압변화대응 시간지연 조절회로에 관한 것이다.

Claims (8)

  1. 반도체 소자의 시간지연 조절회로에 있어서,
    입력 신호를 입력하는 입력 수단과,
    출력 신호를 출력하는 출력 수단과,
    전원전압의 변화를 감지한 제1전위신호와 제2전위신호를 생성시키는 전원전압 감지 수단과,
    상기 입력 수단과 출력 수단 사이에 접속되며 상기 제1전위신호와 제2전위신호에 의해 상기 전원전압이 저전압일 경우에는 입력신호의 응답속도를 빠르게 출력시키고, 고전압일 경우에는 느리게 출력시키는 스위치드 더미 인버터 체인 수단을 구비하는 것을 특징으로 하는 시간지연 조절회로.
  2. 제1항에 있어서,
    상기 전원전압 감지수단은,
    전원전압을 두개의 저항에 의해 전압분배하는 전압 분배부와,
    상기 전압 분배부의 출력신호와 기준전압을 비교증폭하는 전압 비교부와,
    상기 전압 비교부의 출력신호를 드라이버하는 드라이버부와,
    상기 드라이버부로부터 서로 신호가 반대인 제1전위신호와 제2전위신호를 각각 출력하는 출력단자로 구성된 것을 특징으로 하는 시간지연 조절회로.
  3. 제1항에 있어서,
    상기 전원전압 감지 수단은,
    전원전압과 제1노드 사이에 접속된 퓨즈와,
    상기 제1노드와 접지전압 사이에 접속된 MOS 캐패시터와,
    상기 제1노드와 제2노드 사이에 접속된 제3인버터와,
    상기 제1노드와 접지전압 사이에 접속되며 게이트가 상기 제2노드에 연결된 제1MOS트랜지스터와,
    상기 제2노드에 접속된 드라이버부와,
    상기 드라이버부로부터 서로 반대의 신호인 제1전위신호와 제2전위신호를 각각 출력하는 출력단자로 구성된 것을 특징으로 하는 시간지연 조절회로.
  4. 제1항에 있어서,
    상기 전원전압 감지 수단은,
    전원전압 또는 접지전압 라인에 선택적으로 본딩되는 입력패드와,
    상기 입력패드에 접속된 드라이버부와,
    상기 드라이버부로부터 서로 반대의 신호인 제1전위신호와 제2전위신호를 각각 출력하는 출력단자로 구성된 것을 특징으로 하는 시간지연 조절회로.
  5. 제1항에 있어서,
    상기 스위치드 더미 인버터 체인은,
    상기 제1전위신호와 제2전위신호에 의해 상기 입력수단으로부터의 신호를 출력 수단으로 전송하는 제1스위칭부와,
    상기 제1전위신호와 제2전위신호에 의해 상기 입력수단으로부터의 신호를 제3노드로 전송하는 제2스위칭부와,
    상기 제1전위신호에 의해 상기 제3노드로 전원전위를 공급하는 제2MOS트랜지스터와,
    상기 제3노드의 신호를 일정시간 지연시켜 제4노드로 출력하는 더미 인버터부와,
    상기 제1전위신호와 제2전위신호에 의해 상기 제4노드의 신호를 상기 출력 수단으로 전송하는 제3스위칭부로 구성된 것을 특징으로 하는 시간지연 조절회로.
  6. 제5항에 있어서,
    상기 제1 내지 제3스위칭부는 NMOS와 PMOS로 구성된 전달 트랜지스터인 것을 특징으로 하는 시간지연 조절회로.
  7. 제5항에 있어서,
    상기 제2MOS트랜지스터는 PMOS인 것을 특징으로 하는 시간지연 조절회로.
  8. 제5항에 있어서,
    상기 더미 인버터부는 짝수개의 인버터로 구성된 것을 특징으로 하는 시간지연 조절회로.
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KR100469374B1 (ko) * 2001-12-28 2005-02-02 매그나칩 반도체 유한회사 출력 버퍼 회로
KR100608935B1 (ko) * 1998-04-28 2006-08-03 세이코 인스트루 가부시키가이샤 지연회로
KR100795007B1 (ko) * 2006-06-27 2008-01-16 주식회사 하이닉스반도체 동기회로의 지연 장치 및 그 제어방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608935B1 (ko) * 1998-04-28 2006-08-03 세이코 인스트루 가부시키가이샤 지연회로
KR100469374B1 (ko) * 2001-12-28 2005-02-02 매그나칩 반도체 유한회사 출력 버퍼 회로
KR100795007B1 (ko) * 2006-06-27 2008-01-16 주식회사 하이닉스반도체 동기회로의 지연 장치 및 그 제어방법
US7541854B2 (en) 2006-06-27 2009-06-02 Hynix Semiconductor Inc. Delay apparatus of synchronizing circuit having improved jitter characteristic and method of controlling the same

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