KR100206595B1 - 데이타 입력 버퍼 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 데이터 입력 버퍼에 관한 것으로, 전원전압을 공급하는 풀-업 드라이버 수단과, 접지전압을 공급하는 풀-다운 드라이버 수단과, 상기 풀-업 및 풀-다운 드라이버 수단 사이에 접속되며 입력 신호의 논리 상태에 따라 제1노드로 상기 입력 신호의 반전 신호를 출력하고, 제2노드로 상기 입력 신호가 쉬프트된 신호를 출력하는 입력신호 스위칭 수단과, 상기 제1 및 제2노드로 부터의 신호를 차동 증폭하기 위한 차동 증폭 수단과, 상기 차동 증폭 수단으로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 반전된 논리값을 출력하는 제1출력 단자와, 상기 차동 증폭 수단으로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 동일한 논리값을 출력하는 제2출력 단자를 구비하여 전원전압의 변동에 따라 풀-업 및 풀-다운 드라이버단에서 생기는 문턱전압 변동에 따른 노이즈를 감소시키고, 스위칭에 필요한 동작 전압 감소로 잡음 여유도의 향상에서 오는 동작 속도를 증대시켰다.

Description

데이터 입력 버퍼
제1도는 종래기술에 따른 데이터 입력 버퍼를 도시한 회로도.
제2도는 본 발명의 제1실시예에 의한 데이터 입력 버퍼의 상세 회로도.
제3도는 제2도에 도시된 풀업 및 풀-다운 회로부에서 사용된 제어 신호의 제1발생 회로도.
제4도는 제2도에 도시된 풀-업 및 풀-다운 회로부에서 사용된 제어 신호의 제2발생 회로도.
제5도는 본 발명의 제2실시예에 의한 데이터 입력 버퍼의 블록도.
제6도는 본 발명의 제3실시예에 의한 데이터 입력 버퍼의 블록도.
* 도면의 주요부분에 대한 부호의 설명
100, 500 : 입력 스위칭 회로부 200, 800 : 드라이버부
300 : 풀-업 회로부 400 : 풀-다운 회로부
700 : 차동 증폭 회로부
MN1 - MN14 : NMOS형 트랜지스터 G1 - G20 : 반전 게이트
본 발명은 반도체 메모리 장치의 데이터 입력 버퍼에 관한 것으로, 특히 전원전압의 변동에 따라 출력단에서 생기는 노이즈를 감소시킨 데이터 입력 버퍼에 관한 것이다.
본 발명은 반도체 메모리 장치의 모든 데이터 입력 버퍼 구성에 응용될 수 있으며, 특히 풀-레인지 동작전압(3.3 볼트와 5.0 볼트)을 구현하는 장치에 사용될 수 있다.
제1도는 종래기술에 따른 데이터 입력 버퍼를 도시한 회로도로서, 전원전압(Vdd) 및 노드(N1) 사이에 접속되며 게이트가 입력 단자(in)에 연결된 PMOS 트랜지스터(MP1)와, 상기 노드(N1) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 입력단자(in)에 연결된 NMOS 트랜지스터(MN1)와, 상기 NMOS 트랜지스터(MN1) 및 접지전압(Vss) 사이에 접속되며 게이트에 클럭 인에이블신호(cken)가 인가되는 NMOS 트랜지스터(MN2)와, 상기 노드(N1) 및 제1출력 단자(N2) 사이에 홀수개로 직렬접속된 인버터(G1 - G5)와, 상기 노드(N1) 및 제2출력 단자(N3) 사이에 짝수개로 직렬 접속된 인버터(G6 - G9)로 구성되어 있다.
그 동작은 클럭 인에이블신호(cken)가 '하이'이고 입력 신호(in)가 '하이'이면, NMOS 트랜지스터(MN1,MN2)가 턴-온되어 노드(N1)의 전위는 로우가 되고, 만약, 클럭 인에이블신호(cken)가 '하이'이고 입력 신호(in)가 '로우'이면, PMOS 트랜지스터(MP1)는 턴-온되고 NMOS 트랜지스터(MN1)는 턴-오프되어 노드(N1)의 전위는 하이가 된다. 이때, 입력 신호(in)는 TTL 레벨의 신호로써, 클럭 인에이블신호(cken))가 '하이'가 될 때 입력 스위칭 회로부(100)에 의해 노드(N1)로 CMOS 레벨의 신호를 출력하게 된다. 그리고, 노드(N1)에 의해 입력 스위칭 회로부(100)에 접속된 드라이버부(200)는 단순한 반전 게이트의 접속으로 제1 및 제2출력 단자(N2,N3)로 노드(N1)의 신호가 각각 지연된 신호(out)와 반전된 신호(out_b)를 생성한다.
이와 같은 종래의 데이터 입력 버퍼는 전원전압 변동에 따른 풀-업 드라이버단(MP1) 및 풀-다운 드라이버단(MN1,MN2)의 문턱 전압(Vt)의 변화가 큰 문제점이 있다. 그리고, 전원전압에 비례하여 입력 스위칭 회로부(100)의 동작전원(△V)이 결정되기 때문에 풀-업 및 풀-다운 드라이버단의 스위칭 동작시 출력단에서 생기는 노이즈가 전원전압의 변동에 비례하여 야기됨으로써, 동작 속도를 빠르게 실현시키는데에 문제점이 있었다.
따라서 본 발명에서는 전원전압의 변동에 따라 출력단에서 생기는 노이즈를 감소시킨 데이터 입력 버터를 제공하는데 그 목적이 있다.
상기 목적들을 달성하기 위하여, 본 발명의 데이터 입력 버퍼에서는 제1제어신호에 의해 전원전압을 공급하는 풀-업 드라이버 수단과, 제2제어신호에 의해 접지전압을 공급하는 풀-다운 드라이버 수단과, 상기 풀-업 및 풀-다운 드라이버 수단 사이에 접속되어 입력 신호의 논리 상태에 따라 제1노드로 상기 입력 신호의 반전 신호를 출력하고, 제2노드로 상기 입력 신호가 쉬프트된 신호를 출력하는 입력신호 스위칭 수단과, 상기 제1 및 제2노드로 부터의 신호를 차동 증폭하기 위한 차동 증폭 수단과, 상기 차동 증폭 수단으로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 반전된 논리값을 출력하는 제1출력 단자와, 상기 차동 증폭 수단으로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 동일한 논리값을 출력하는 제2출력 단자를 구비한다.
상기한 목적을 달성하기 위하여, 본 발명에 따른 데이터 입력 버퍼는 전원전압을 공급하는 풀-업 드라이버 수단과, 상기 풀-업 드라이버 수단 및 제2전원전압원 사이에 접속되며 입력 신호의 논리 상태에 따라 제1노드로는 상기 입력 신호의 반전 신호를 출력하고, 제2노드로는 상기 입력 신호가 쉬프트된 신호를 출력하는 입력신호 스위칭 수단과, 상기 제1 및 제2노드로 부터의 신호를 차동 증폭하기 위한 차동 증폭 수단과, 상기 차동 증폭 수단으로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 반전된 논리값을 출력하는 제1출력 단자와, 상기 차동 증폭 수단으로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 동일한 논리값을 출력하는 제2출력 단자를 구비하여 구성할 수 있다.
또한, 본 발명에 따른 또 다른 데이터 입력 버퍼는 접지전압을 공급하는 풀-다운 드라이버 수단과, 제1전원전압원 및 상기 풀-다운 드라이버 수단 사이에 접속되며 입력 신호의 논리 상태에 따라 제1노드로는 상기 입력 신호의 반전 신호를 출력하고, 제2노드로는 상기 입력 신호가 쉬프트된 신호를 출력하는 입력신호 스위칭 수단과, 상기 제1 및 제2노드로 부터의 신호를 차동 증폭하기 위한 차동 증폭 수단과, 상기 차동 증폭 수단으로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 반전된 논리값을 출력하는 제1출력 단자와, 상기 차동 증폭 수단으로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 동일한 논리값을 출력하는 제2출력 단자를 구비하여 상기 목적을 달성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 더 상세히 설명하기로 한다.
제2도는 본 발명의 제1실시예에 의한 데이터 입력 버퍼의 상세회로도로서, 제1제어신호(cont1)에 의해 전원전압(Vdd)을 공급하는 풀-업 회로부(300)와, 제2제어신호(cont2)에 의해 접지전압(Vss)을 공급하는 풀-다운 회로부(400)와, 상기 풀-업 및 풀-다운 회로부(300/400)사이에 접속되며 입력 신호(in)의 논리 상태에 따라 제1노드(N8)로는 상기 입력 신호의 반전 신호를 출력하고, 제2노드(N9)로는 상기 입력 신호가 쉬프트된 신호를 출력하는 입력 스위칭 회로부(500)와, 상기 제1 및 제2노드(N8,N9)로 부터의 신호를 차동 증폭하기 위한 차동 증폭회로부(700)와, 상기 차동 증폭회로부(700)로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 반전된 논리값을 출력하는 제1출력 단자(N13)와,
상기 차동 증폭회로부(700)로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 동일한 논리값을 출력하는 제2출력 단자(N12)을 구비한다.
상기 풀-업 회로부(300)는 전원전압(Vdd) 및 노드(N6) 사이에 접속되며 게이트가 노드(N4)에 연결된 PMOS 트랜지스터(MP3)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속되며 게이트로 제1제어신호(cont1)가 입력되는 NMOS 트랜지스터(MN3)와, 상기 노드(N4) 및 노드(N6) 사이에 접속되며 게이트로 제1제어신호(cont1)가 입력되는 PMOS 트랜지스터(MP2)로 구성된다.
상기 제1제어신호(cont1)의 전위레벨에 따라 상기 NMOS 및 PMOS 트랜지스터(MN3,MP2)의 도통 상태가 결정되면, 전원전압(Vdd)이 저항 및 다이오드 특성을 갖는 상기 PMOS 트랜지스터(MP3)를 통하여 노드(N6)으로 공급된다.
즉, 상기 제1제어신호(cont1)가 '로우'로 인가되면, 상기 NMOS 트랜지스터(MN3)는 턴-오프되고 상기 PMOS 트랜지스터(MP2 및 MP3)는 턴-온되어 상기 노드(N6)로 전원전압(Vdd)-문턱전압(Vt) 정도의 하이레벨 전압을 공급하게 된다.
반대로, 상기 제1제어신호(cont1)가 '하이'로 인가되면, 상기 NMOS 트랜지스터(MN3)가 턴-온되면서 노드(N4)의 전위를 접지단(Vss)으로 홀리게 된다. 상기 '로우'레벨로 다스차지된 노드(N4)의 전위에 의해 PMOS 트랜지스터(MP3)가 턴-온되면서 마찬가지로 노드(N6)에 하이레벨의 전압을 공급하게 된다.
그래서, 상기 풀-업 회로부(300)는 제1제어신호(cont1)가 '하이'나 '로우' 레벨인 것에 관계없이 인에이블상태가 되면, 노드(N6)의 전위를 하이레벨의 전압(Vdd-Vt)으로 풀-업시키는 동작을 하게 되는 것이다.
그리고, 상기 풀-다운 회로부(400)는 전원전압(Vdd) 및 노드(N5) 사이에 접속되며 게이트로 제2제어신호(cont2)가 인가되는 PMOS 트랜지스터(MP4)와, 노드(N7) 및 노드(N5) 사이에 접속되며 게이트로 상기 제2제어신호(cont2)가 인가되는 NMOS 트랜지스터(MN4)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS 트랜지스터(MN5)로 구성된다.
마찬가지로, 상기 제2제어신호(cont2)의 전위레벨에 따라 상기 NMOS 및 PMOS 트랜지스터(MN4,MP4)의 도통 상태가 결정되면, 접지전압(Vss)이 저항 및 다이오드 특성을 갖는 상기 NMOS 트랜지스터(MN5)를 통하여 노드(N7)로 공급된다.
즉, 제2제어신호(cont2)가 '하이'레벨로 인가되면, 상기 PMOS 트랜지스터(MP4)는 턴-오프되고 상기 NMOS 트랜지스터(MN4 및 MN5)는 턴-온되어 상기 노드(N7)로 접지전압(Vss)+문턱전압(Vt) 정도의 전압 레벨을 공급한다.
반대로, 상기 제2제어신호(cont2)가 '로우'레벨로 인가되면, 상기 PMOS 트랜지스터(MP4)가 턴-온되면서 노드(N5)로 전원전압(Vdd)을 인가하게 되고, 이에 따라 상기 NMOS 트랜지스터(MN5)가 턴-온되어 상기 노드(N7)의 전위는 접지로 디스차지되어 '로우'레벨로 풀-다운된다.
그래서, 상기 풀-다운 회로부(300)는 상기 제2제어신호(cont2)가 '하이' 나 '로우'레벨인 것에 관계없이 인에이블상태가 되면, 노드(N7)의 전위를 로우레벨의 전압(Vss + Vt)으로 풀-다운시키는 동작을 하게 되는 것이다.
그리고, 상기 입력 스위칭 회로부(500)는 상기 노드(N6) 및 노드(N8) 사이에 접속되며 게이트로 입력 신호(in)가 인가되는 PMOS 트랜지스터(MP5)와, 상기 노드(N8) 및 노드(N7) 사이에 접속되며 게이트로 입력 신호(in)가 인가되는 NMOS 트랜지스터(MN6)와, 상기 노드(N6) 및 노드(N9) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 PMOS 트랜지스터(MP6)와, 상기 노드(N9) 및 노드(N7) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS 트랜지스터(MN7)로 구성된다.
입력 신호(in)가 '하이'이면, 상기 PMOS 트랜지스터(MP5)는 턴-오프 되고 상기 NMOS 트랜지스터(MN6)는 턴-온되어 상기 풀-다운 회로부(400)로부터 전달된 접지전압(Vss)+문턱전압(Vt) 정도의 노드(N7)의 전압 레벨을 상기 노드(N8)로 공급한다. 그리고, 이 노드(N8)의 전위에 의해 상기 PMOS 트랜지스터(MP6)는 턴-온되고 상기 NMOS 트랜지스터(MN7)는 턴-오프되어 상기 풀-업 회로부(300)로부터 전달된 전원전압(Vdd)-문턱전압(Vt) 정도의 노드(N6)의 전압 레벨을 상기 노드(N9)로 공급한다. 반대로, 입력 신호(in)가 '로우'이면, 상기 풀-업 회로부(300)로부터 전달된 전원전압(Vdd)-문턱전압(Vt) 정도의 노드(N6)의 전압 레벨을 상기 노드(N8)로 공급하고, 상기 풀-다운 회로부(400)로부터 전달된 접지전압(Vss)+문턱전압(Vt) 정도의 노드(N7)의 전압 레벨을 상기 노드(N9)로 공급한다.
상기 노드(N8)로 부터의 신호와 상기 노드(N9)로 부터의 신호를 각각 입력으로 하여 차동 증폭하기 위한 차동 증폭회로부(700)는 전원전압(Vdd) 및 노드(N10) 사이에 접속되며 게이트가 출력 노드(N11)에 연결된 PMOS 트랜지스터(MP7)와, 전원전압(Vdd) 및 노드(N11) 사이에 접속되며 게이트가 상기 노드(N10)에 연결된 PMOS 트랜지스터(MP8)와, 상기 노드(N10) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS 트랜지스터(MN8)와, 상기 출력 노드(N11) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N9)에 연결된 NMOS 트랜지스터(MN9)로 구성된다.
만약, 입력 신호(in)가 '하이'라면, 상기 노드(N8)로부터 입력되는 입력 신호(in)의 반전 신호는 '로우'가 되고 상기 노드(N9)로 입력되는 신호는 '하이'가 될 것이다. 따라서, 상기 NMOS 트랜지스터(MN9)를 통해 흐르는 전류가 상기 NMOS 트랜지스터(MN8)를 통해 흐르는 전류보다 많아 상기 출력 노드(N11)의 전위는 '로우'가 된다.
상기 드라이버부(800)는 상기 차동 증폭회로부(700)의 출력 노드(N11) 및 제1출력 단자(N13) 사이에 직렬접속된 인버터(G13,G14)와, 상기 노드(N11) 및 제2출력 단자(N12) 사이에 직렬접속된 인버터(G10 - G12)로 구성된다. 상기 구성에 의하여 상기 제1출력 단자(N13)는 입력 신호(in)의 반전 신호를 출력하게 되고, 상기 제2출력 단자(N12)는 입력 신호(in)와 동일한 논리값을 가지는 쉬프트된 신호를 갖는다.
제3도는 제2도에 도시된 풀-업 및 풀-다운 회로부(300/400)에서 사용된 제어신호의 제1발생 회로도로서, 전원전압(Vdd) 및 노드(N14) 사이에 접속된 퓨즈(f1)와, 상기 노드(N14) 및 접지전압(Vss) 사이에 접속되며 게이트가 노드(15)에 연결된 NMOS 트랜지스터(MN10)와, 상기 노드(N14) 및 노드(N15) 사이에 접속된 인버터(G15)와, 상기 노드(N15) 및 노드(N16) 사이에 접속된 인버터(G16)와, 상기 노드(N16)로부터 제1제어신호(cont1)를 출력하는 단자와, 상기 노드(N16) 및 제2제어신호(cont2)를 출력하는 단자(N17) 사이에 접속된 인버터(G17)로 구성된다.
전원전압(Vdd)이 인가되면, 상기 인버터(G15)는 상기 퓨즈(30)를 통하여 공급된 전원전압(Vdd)으로 충전되어 노드(N15)로 반전된 '로우' 논리 신호를 출력하게 되어 노드(N16)로 출력되는 제1제어신호(cont1)는 '하이'이고, 상기 노드(N16)의 반전 신호를 출력하는 제2제어신호(cont2)는 '로우'가 된다. 한편, 상기 퓨즈(f1)가 블로윙(blowing)되면, 상기 인버터(G15)는 접지전압(Vss)으로 방전되어 노드(N16)로 출력되는 제1제어신호(cont1)는 '로우'이고, 상기 노드(N16)의 반전 신호를 출력하는 제2제어신호(cont2)는 '하이'가 된다.
제4도는 제2도에 도시된 풀-업 및 풀-다운 회로부(300/400)에서 사용된 제어신호의 제2발생 회로도로서, 전원전압(Vdd) 및 노드(N18) 사이에 접속된 저항(R1)과, 상기 노드(N18) 및 노드(N19) 사이에 접속된 저항(R2)과, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트로 제어 신호(cken)가 인가되는 NMOS 트랜지스터(MN11)와, 전원전압 및 노드(20) 사이에 접속되며 게이트가 노드(N21)에 연결된 PMOS 트랜지스터(MP9)와, 전원전압 및 노드(N21) 사이에 접속되며 게이트가 상기 노드(N20)에 연결된 PMOS 트랜지스터(MP10)와, 상기 노드(N21) 및 노드(N22) 사이에 접속되며 게이트가 상기 노드(N18)에 연결된 NMOS 트랜지스터(MN13)와, 상기 노드(N21) 및 노드(N22) 사이에 접속되며 게이트로 기준 전압(Vref)이 인가되는 NMOS 트랜지스터(MN14)와, 상기 노드(N22) 및 접지전압(Vss) 사이에 접속되며 게이트로 클럭 인에이블신호(cken)가 인가되는 NMOS 트랜지스터(MN12)와, 상기 노드(N20) 및 노드(N23) 사이에 직렬접속된 인버터(G18,G19)와, 상기 노드(N23)로부터 제1제어신호(cont1)를 출력하는 제1출력 단자와, 상기 노드(N23) 및 제2제어신호(cont2)를 출력하는 노드(N24) 사이에 접속된 인버터(G20)로 구성된다.
상기 제1 및 제2제어신호(cont1,cont2)의 제2발생 회로부는 클럭 인에이블신호(cken)가 '하이'이면, 상기 NMOS 트랜지스터(MN11 및 MN12)가 도통되어 전원전압(Vdd)에 상응하는 출력 신호를 생성한다. 그리고, 상기 저항(R1,R2) 및 NMOS 트랜지스터(MN11)는 분깃점(N18)에 의해 전압 분압기 형태로 구성되어 상기 전원전압을 분압하여 그 분압된 값을 노드(N18)로 출력한다.
그러면, 상기 구성에 의한 동작을 살펴보기로 한다.
먼저, 전원전압이 낮은 경우에 상기 노드(N18)로 출력되는 분압된 전위(VN18)가 기준전압(Vref)보다 낮으면(VN18Vref), 상기 NMOS 트랜지스터(MN14)를 통해 흐르는 전류가 상기 NMOS 트랜지스터(MN13)을 통해 흐르는 전류보다 많게 된다. 따라서, 상기 노드(N21)의 전위는 로우가 되어 상기 PMOS 트랜지스터(MP9)를 턴-온시켜 상기 노드(N20)의 전위를 하이로 만든다. 그러므로, 상기 노드(N20)의 전위 신호가 인버터(G18,G19)를 통하여 노드(N23)로 출력되는 제1제어신호(cont1)는 '하이'가 되고, 그리고, 상기 노드(N23)의 전위 신호가 인버터(G20)를 통해 노드(N24)로 출력되는 제2제어신호(cont2)는 '로우'가 된다.
전원전압이 높은 경우, 상기 노드(N18)로 출력되는 분압된 전위(VN18)가 기준전압(Vref)보다 높다면 (VN18Vref), 상기 NMOS 트랜지스터(MN13)를 통해 흐르는 전류가 상기 NMOS 트랜지스터(MN14)를 통해 흐르는 전류보다 많게 되어 상기 노드(N20)의 전위는 로우가 된다. 그러므로, 상기 노드(N20)의 전위 신호가 인버터(G18,G19)를 통하여 노드(N23)으로 출력되는 제1제어신호(cont1)는 '로우'가 되고, 그리고, 상기 노드(N23)의 전위 신호가 인버터(G20)를 통해 노드(N24)로 출력되는 제2제어신호(Cont2)는 '하이'가 된다.
제5도는 본 발명의 제2실시예에 의한 데이터 입력 버퍼의 블록도를 나타낸 것으로, 제1전원전압원을 공급하는 풀-업 회로부(300)와, 상기 풀-업 회로부(300) 및 제2전원전압원(Vss) 사이에 접속되며 입력 신호(in)의 논리 상태에 따라 제1노드(N8)로는 상기 입력 신호의 반전 신호를 출력하고, 제2노드(N9)로는 상기 입력 신호가 쉬프트된 신호를 출력하는 입력 스위칭 회로부(500)와, 상기 제1 및 제2노드(N8,N9)로 부터의 신호를 차동 증폭하기 위한 차동 증폭회로부(700)와, 상기 차동 증폭회로부(700)로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 반전된 논리값을 출력하는 제1출력 단자(N13)와,
상기 차동 증폭회로부(700)로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 동일한 논리값을 출력하는 제2출력 단자(N12)를 구비한다.
제5도에 도시된 본 발명의 제2실시예의 회로는 제2도에 도시된 제1실시예의 데이터 입력 버퍼의 회로와 그 구성 및 동작이 동일한 것이므로, 여기서는 생략하기로 한다.
제6도는 본 발명의 제3실시예에 의한 데이터 입력 버퍼의 블록도를 나타낸 것으로, 제2전원전압원을 공급하는 풀-다운 회로부(400)와, 제1전원전압원(Vdd) 및 상기 풀-다운 회로부(400) 사이에 접속되며 입력 신호(in)의 논리 상태에 따라 제1노드(N8)로는 상기 입력 신호의 반전 신호를 출력하고, 제2노드(N9)로는 상기 입력 신호가 쉬프트된 신호를 출력하는 입력 스위칭 회로부(500)와, 상기 제1 및 제2노드(N8,N9)로 부터의 신호를 차동 증폭하기 위한 차동 증폭회로부(700)와, 상기 차동 증폭회로부(700)로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 반전된 논리값을 출력하는 제1출력 단자(N13)와, 상기 차동 증폭회로부(700)로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호(in)와 동일한 논리값을 출력하는 제2출력 단자(N12)를 구비한다.
상기 제5도와 마찬가지로, 제6도에 도시된 본 발명의 제3실시예의 회로는 제2도에 도시된 제1실시예의 데이터 입력 버퍼의 회로와 그 구성 및 동작이 동일한 것이므로, 그 구성 및 동작은 생략하기로 한다.
이상에서 설명한 바와 같이, 본 발명의 데이터 입력 버퍼를 반도체 메모리 장치 내부에 구현하게 되면, 전원전압의 변동에 대응하여 입력 신호를 입력하는 풀-업 및 풀-다운 드라이버단의 문턱전압 변동이 감소되고, 스위칭에 필요한 동작 전압 감소로 잡음 여유도(Immunity)의 향상에서 오는 동작 속도가 빨라지는 효과가 있다.

Claims (7)

  1. 반도체 메모리 장치에 있어서, 제1제어신호에 의해 전원전압을 공급하는 풀-업 드라이버 수단과, 제2제어신호에 의해 접지전압을 공급하는 풀-다운 드라이버 수단과, 상기 풀-업 및 풀-다운 드라이버 수단 사이에 접속되며 입력 신호의 논리 상태에 따라 제1노드로 상기 입력 신호의 반전 신호를 출력하고, 제2노드로 상기 입력 신호가 쉬프트된 신호를 출력하는 입력신호 스위칭 수단과, 상기 제1 및 제2노드로 부터의 신호를 차동 증폭하기 위한 차동 증폭 수단과, 상기 차동 증폭 수단으로 부터의 출력 신호가 짝수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 반전된 논리값을 출력하는 제1출력 단자와, 상기 차동 증폭 수단으로 부터의 출력 신호가 홀수 개로 구성된 인버터를 거쳐서 상기 입력 신호와 동일한 논리값을 출력하는 제2출력 단자를 구비하는 것을 특징으로 하는 데이터 입력 버터
  2. 제1항에 있어서, 상기 풀-업 드라이버 수단은, 전원전압(Vdd) 및 노드(N6) 사이에 접속되며 게이트가 노드(N4)에 연결된 PMOS 트랜지스터(MP3)와, 상기 노드(N4) 및 접지전압(Vss) 사이에 접속되며 게이트로 제어 신호(cont1)가 입력되는 NMOS 트랜지스터(MN3)와, 상기 노드(N4) 및 노드(N6) 사이에 접속되며 게이트로 제어 신호(cont1)가 입력되는 PMOS 트랜지스터(MP2)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
  3. 제1항에 있어서, 상기 풀-다운 드라이버 수단은, 전원전압(Vdd) 및 노드(N5) 사이에 접속되며 게이트로 제어 신호(cont2)가 인가되는 PMOS 트랜지스터(MP4)와, 노드(N7) 및 노드(N5) 사이에 접속되며 게이트로 제어 신호(cont2)가 인가되는 NMOS 트랜지스터(MN4)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS 트랜지스터(NM5)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
  4. 제2항 또는 제3항에 있어서, 상기 제어 신호(cont1,cont2)를 발생시키는 회로는, 전원전압(Vdd) 및 노드(N14) 사이에 접속된 퓨즈(f1)와, 상기 노드(N14) 및 접지전압(Vss) 사이에 접속되며 게이트가 노드(N15)에 연결된 NMOS 트랜지스터(MN10)와, 상기 노드(N14) 및 노드(N15) 사이에 접속된 인버터(G15)와, 상기 노드(N15) 및 노드(N16) 사이에 접속된 인버터(G16)와, 상기 노드(N16)로부터 제1제어 신호(cont1)를 출력하는 단자와, 상기 노드(N16) 및 제2제어 신호(cont2)를 출력하는 단자(N17) 사이에 접속된 인버터(G17)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
  5. 제2항 또는 제3항에 있어서, 상기 제어 신호(cont1,cont2)를 발생시키는 회로는, 전원전압(Vdd) 및 노드(N18) 사이에 접속된 저항(R1)과, 상기 노드(N18) 및 노드(N19) 사이에 접속된 저항(R2)과, 상기 노드(N19) 및 접지전압(Vss) 사이에 접속되며 게이트로 클럭 인에이블신호(cken)가 인가되는 NMOS 트랜지스터(MN11)와, 전원전압 및 노드(N20) 사이에 접속되며 게이트가 노드(N21)에 연결된 PMOS 트랜지스터(MP9)와, 전원전압 및 노드(N21) 사이에 접속되며 게이트가 상기 노드(N20)에 연결된 PMOS 트랜지스터(MP10)와, 상기 노드(N20) 및 노드(N22) 사이에 접속되며 게이트가 상기 노드(N18)에 연결된 NMOS 트랜지스터(MN13)와, 상기 노드(N21) 및 노드(N22) 사이에 접속되며 게이트로 기준 전압(Vref)이 인가되는 NMOS 트랜지스터(MN14)와, 상기 노드(N22) 및 접지전압(Vss) 사이에 접속되며 게이트로 클럭 인에이블신호(cken)가 인가되는 NMOS 트랜지스터(MN12)와, 상기 노드(N20) 및 노드(N23) 사이에 직렬접속된 인버터(G18,G19)와, 상기 노드(N23)로부터 제1제어 신호(cont1)를 출력하는 제1출력 단자와, 상기 노드(N23) 및 제2제어 신호(cont2)를 출력하는 노드(N24) 사이에 접속된 인버터(G20)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
  6. 제1항에 있어서, 상기 입력신호 스위칭 수단은, 상기 노드(N6) 및 노드(N8) 사이에 접속되며 게이트로 입력 신호(in)가 인가되는 PMOS 트랜지스터(MP5)와, 상기 노드(N8) 및 노드(N7) 사이에 접속되며 게이트로 입력 신호(in)가 인가되는 NMOS 트랜지스터(MN6)와, 상기 노드(N6) 및 노드(N9) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 PMOS 트랜지스터(MP6)와, 상기 노드(N9) 및 노드(N7)사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS 트랜지스터(MN7)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
  7. 제1항에 있어서, 상기 차동 증폭 수단은, 전원전압(Vdd) 및 노드(N10) 사이에 접속되며 게이트가 출력 노드(N11)에 연결된 PMOS 트랜지스터(MP7)와, 전원전압(Vdd) 및 노드(N11) 사이에 접속되며 게이트가 상기 노드(N10)에 연결된 PMOS 트랜지스터(MP8)와, 상기 노드(N10) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS 트랜지스터(MN8)와, 상기 출력 노드(N11) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N9)에 연결된 NMOS 트랜지스터(MN9)로 구성된 것을 특징으로 하는 데이터 입력 버퍼.
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