KR0137992B1 - 링 발진기 - Google Patents

링 발진기

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KR0137992B1 KR1019940040569A KR19940040569A KR0137992B1 KR 0137992 B1 KR0137992 B1 KR 0137992B1 KR 1019940040569 A KR1019940040569 A KR 1019940040569A KR 19940040569 A KR19940040569 A KR 19940040569A KR 0137992 B1 KR0137992 B1 KR 0137992B1
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Abstract

본 발명은 반도체 소자의 링 발진기에 관한 것으로, 상기 링 발진기의 인버터 체인부에서 발생하는 커런트의 소모를 최대한 줄이기 위하여 전압 축수 인버터 로직으로 인버터 체인부를 구성하고, 상기 인버터 체인부의 임의의 노드에서 출력된 신호와 기준전압(Vref)이 입력되어 비교 증폭되는 비교기의 출력신호를 생성하고, 상기 비교기의 출력신호에 드라이버단의 부하를 고려하여 버퍼접속을 추가한 드라이브를 구현하였다.

Description

링 발진기
제1도는 종래기술에 따른 링 발진기의 회로도.
제2도는 본 발명에 따른 링 발진기의 블럭도.
제3도는 본 발명의 제1 실시예에 따른 링 발진기의 회로도.
제4도는 본 발명에 사용된 소자의 등가 회로도.
*도면의 주요부분에 대한 부호의 설명
100,200:링 발진부101,202:드라이버부
201:비교부
본 발명은 반도체 소자의 링 발진기에 관한 것으로, 특히 링 발진기의 인버터 체인부에서 소모되는 커런트 줄인 링 발진기에 관한 것이다.
본 발명의 링 발진기는 반도체 메모리 디바이스(Memory Devices)에 적용할 경우 기판전위(Substrate Bias:Vbb) 및 셀프 리프레쉬(Self Refresh)의 회로구성 요소중에 오실레이터 회로 구현 기술에 사용되며, 저전력 실현을 목적으로 하는 링 발진기가 필요한 반도체 제품에 적용될 수 있다.
제1도는 종래기술에 따른 링 발진기의 회로도로서, 제어신호(cont) 및 노드(N2)의 신호를 논리조합하여 출력하는 NAND게이트(G1)와, 노드(N1) 및 상기 노드(N2) 사이에 직렬접속된 인버터(G2 내지 G5)로 구성된 인버터 체인부(100)와, 상기 노드(N2) 및 노드(N3) 사이에 직렬접속된 인버터(G6,G7)로 구성된 드라이버부(101)로 구성된다.
상기 인버터 체인부(100)는 제어신호(cont)가 로직하이인 경우에만 일정 주기 펄스가 상기 노드(N2)에 생성되어 출력신호(Øout)를 생성하는 상기 드라이버부(102)에 접속된다.
그러데, 상기 종래의 링 발진기에서는 동작모두(cont가 하이) 시에 상기 인버터 체인부(100)의 인버터(G2 내지 G5)에서 동작전압의 제곱에 비례하여 커런트의 소모가 발생하는 문제점이 생긴다.
따라서 본 발명의 목적은 링 발진기의 인버터 체인부에서 발생하는 커런트의 소모를 최대한 줄인 링 발진기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 링 발진기에서는 전압 축소 인버터 로직으로 인버터 체인부를 구성하고, 상기 인버터 체인부의 임의의 노드에서 출력된 신호와 기준전압(Vref)이 입력되어 비교증폭되는 비교기의 출력신호를 생성하고, 상기 비교기의 출력신호에 드라이버단의 부하를 고려하여 버퍼접속을 추가한 드라이버부를 구현하였다.
제2도는 본 발명에 따른 링 발진기의 블럭도로서, 제어신호(cont)의 전압상태에 따라 동작되는 링 발진부(200)와, 기준전압(Verf) 및 상기 링 발진부 출력이 접속된 비교부(201)와,
상기 비교부의 출력이 접속된 드라이버부(202)를 구비한다.
상기 동작 구성을 설명하면, 상기 제어신호(cont)가 디스에이블 상태(로직로우)에서는 상기 링 발진부(200) 및 상기 비교부(202)가 턴-오프상태가 되어 상기 드라이버부(202)는 일정주기 펄스를 생성하지 못하고, 출력신호(Øout)를 로직하이로 고정시킨다.
상기 제어신호(cont)가 인에이블 상태(로직하이)에서는 상기 링 발진부(200)가 동작되어 일정주기 펄스를 생성하여 상기 비교부(201)로 전달하게 된다. 상기 비교부(201)는 상기 링 발진부(200)로 부터 출력된 펄스신호에 의해 동작되어 상기 링 발진부의 출력신호 및 기준전압(Vref)을 비교증폭하여 상기 드라이버부(202)로 전달한다. 상기 드라이버부(202)로 전달된 상기 비교기의 출력신호는 출력단자(Øout)로 일정 주기 펄스를 생성하게 된다.
제3도는 본 발명의 제1 실시예에 따른 링 발진기의 회로도로서, 제2도의 블럭도를 회로로 도시한 것이다.
그 구성은 제어신호(cont) 및 노드(N5)의 신호를 논리조합한 신호를 노드(N4)로 출력하기 위한 NAND게이트(G8)와, 상기 노드(N4) 및 상기 노드(N5) 사이에 직렬접속된 인버터(G9 내지 G12)로 구성된 인버터 체인부(200)와,
전원전압(Vcc) 및 노드(N7) 사이에 접속된 PMOS트랜지스터(Q1)와, 전원전압(Vcc) 및 노드(N8) 사이에 접속된 PMOS트랜지스터(Q2)와, 상기 PMOS트랜지스터(Q1,Q2)의 게이트가 공통으로 접속된 상기 노드(N8)와, 상기 노드(N7) 및 노드(N9) 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(Q3)와, 상기 노드(N8) 및 노드(N9) 사이에 접속되며 게이트에 기준전압(Vref)이 연결된 NMOS트랜지스터(Q4)와, 상기 노드(N9) 및 접지전압(Vss) 사이에 접속되며 게이트 제어신호(cont)가 인가되는 NMOS트랜지스터(Q5)와, 전원전압(Vcc) 및 상기 노드(N7) 사이에 접속되며 게이트 제어신호(cont)가 인가되는 PMOS트랜지스터(Q6)로 구성된 비교부(201)와,
상기 노드(N7) 및 출력단자(N10) 사이에 직렬접속된 인버터(G13,G14)로 구성된 드라이버부(202)를 구비한다.
상기 인버터 체인부(200)는 제어신호(cont)가 하이일 경우 상기 노드(N5)에 동작전압이 감소된 레벨로 일정 주기의 펄스신호를 제공한다. 물론, 상기 제어신호(cont)가 로직로우인 경우에는 상기 노드(N5)에 동작전압이 감소된 레벨로 로직하이로 고정되어 일정 주기의 펄스를 제공하지 못한다. 즉, 제어신호(cont)가 하이일 경우에만 홀수개로 구성된 상기 인버터 체인부(200)에서 일정 주기 펄스(N5)를 생성하여 상기 비교부(201)에 입력된다. 상기 노드(N5)에서 발생되는 일정 주기의 펄스는 동작전압이 감소된 로직하이, 로직로우 레벨을 출력한다.
상기 비교부(201)는 제어신호(cont)가 로직로우인 경우는, 상기 NMOS트랜지스터(Q5)가 턴-오프되어 상기 비교부(201) 회로는 디스에이블되고, 상기 출력노드(N7)에 접속된 상기 PMOS트랜지스터(Q6)가 턴-온되어 상기 노드(N7)는 로직하이로 고정되어 상기 드라이버부(202)에 접속된다. 따라서 상기 드라이버부(202)의 출력신호(Øout)는 로직하이로 고정되어 일정 주기의 펄스를 생성하지 못한다.
또한, 상기 비교부(201)는 제어신호(cont)가 로직하이인 경우는 상기 NMOS트랜지스터(Q5)가 턴-온되어 상기 비교부(201) 회로에서 커런트 싱크 역할을 하며, 상기 출력노드(N7)에 접속된 상기 PMOS트랜지스터(Q6)는 턴-오프된다. 상기 NMOS트랜지스터(Q3)의 게이트에 접속된 인버터 체인부(200)의 출력신호(N5)가 동작모드에서 생성하는 로직하이 및 로직로우의 중간 전위를 갖는 전압분배기형으로 구성된 회로에서 출력되는 신호로서 본 명세서에서는 도시하는 것을 생략하였다.
상기 비교부(201)는 동작전압이 감소된채 로직하이 및 로직로우를 생성하는 상기 노드(N5)의 신호 및 기준전압(Vref)을 비교증폭하여 출력노드(N7)에 일정 주기의 펄스를 제공한다.
상기 드라이버부(202)는 상기 비교기(201)의 출력신호를 상기 출력단자(Øout)에 접속되는 부하를 고려하여 접속시킨 버퍼이다.
상기와 같은 본 발명의 구조는 상기 인버터 체인부(200)에서 소모되는 커런트를 동작전압이 감소시켜진 반전 게이트를 사용함으로써, 커런트 소모를 줄일 수 있고, 동작전압이 감소된 채 출력되는 상기 인버터 체인부(200)를 비교 증폭하여 드라이버부(202)에 접속시킴으로서 출력신호(Øout)를 생성할 수 있다.
제4도는 제3도에 사용한 로직 심볼에 대한 회로 실시도로서, 제4A도는 제3도의 게이트(G9 내지 G12)의 심볼을 나타내고, 제4B도 내지 제4C도는 상기 제4A도를 트랜지스터 레벨로 등가적으로 표시된 것이고, 제4D도는 제3도의 게이트(G8)의 심볼을 나타내고, 제4E도 및 제4F도는 상기 제4D도를 트랜지스터 레벨로 등가적으로 표시된 것이다.
상기 제4B도는 전원전압(Vcc) 및 노드(N14) 사이에 접속된 저항(R1)과, 상기 노드(N14) 및 노드(N15) 사이에 접속되며 게이트가 노드(N13)에 연결된 PMOS트랜지스터(Q7)와, 상기 노드(N15) 및 노드(N16) 사이에 접속되며 게이트가 상기 노드(N13)에 연결된 NMOS트랜지스터(Q8)와, 상기 노드(N16) 및 접지전압(Vss) 사이에 접속된 저항(R2)과, 입력신호(in)를 전달하는 상기 노드(N13)와, 상기 노드(N15)의 전위를 출력하는 출력단자(out)로 구성된다.
상기 제4C도는 전원전압(Vcc) 및 노드(N18) 사이에 접속되며 게이트가 상기 노드(N18)에 연결된 NMOS트랜지스터(Q9)와, 상기 노드(N18) 및 상기 노드(N19) 사이에 접속되며 게이트가 노드(N17)에 연결된 PMOS트랜지스터(Q10)와, 상기 노드(N19) 및 노드(N20) 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 NMOS트랜지스터(Q11)와, 상기 노드(N20) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N20)에 연결된 NMOS트랜지스터(Q12)와, 입력신호(in)를 전달하는 상기 노드(N17)와, 상기 노드(N19)의 전위를 출력하는 출력단자(out)로 구성된다.
상기 제4E도는 전원전압(Vcc) 및 노드(N25) 사이에 접속된 저항(R3)과, 상기 노드(N25) 및 노드(N26) 사이에 접속되며 게이트가 노드(N24)에 연결된 PMOS트랜지스터(Q13)와, 상기 노드(N25) 및 상기 노드(N26)사이에 접속되며 게이트가 노드(N29)에 연결된 PMOS트랜지스터(Q14)와, 상기 노드(N26) 및 노드(N27) 사이에 접속되며 게이트가 상기 노드(N24)에 연결된 NMOS트랜지스터(Q15), 상기 노드(N27) 및 노드(N28) 사이에 접속되며 게이트가 상기 노드(N29)에 연결된 NMOS트랜지스터(Q16)와, 상기 노드(N28) 및 접지전압(Vss) 사이에 접속된 저항(R4)과, 상기 입력신호(in1/in2)를 전달하는 상기 노드(N24,N29)와, 상기 노드(N26)의 전위를 출력하는 출력단자(out1)로 구성된다.
상기 제4F도는 전원전압(Vcc) 및 노드(N31) 사이에 접속되며 게이트가 상기 노드(N31)에 연결된 PMOS트랜지스터(Q17)와, 상기 노드(N31) 및 노드(N32) 사이에 접속되며 게이트가 노드(N30)에 연결된 PMOS트랜지스터(Q18)와, 상기 노드(N31) 및 노드(N32)에 접속되며 게이트가 노드(N35)에 연결된 PMOS트랜지스터(Q19)와, 상기 노드(N32) 및 노드(N33)사이에 접속되며 게이트가 상기 노드(N30)에 연결된 NMOS트랜지스터(Q20)와, 상기 노드(N33) 및 노드(N34) 사이에 접속되며 게이트가 상기 노드(N35)에 연결된 NMOS트랜지스터(Q21)와, 상기 노드(N34) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N34)에 연결된 NMOS트랜지스터(Q22)와, 입력신호(in1/in2)가 입력되는 상기 노드(N30,N35)와, 상기 노드(N32)의 전위를 출력하는 출력단자(out1)로 구성된다.
참고로, 상기 제어신호(cont)는 리프레쉬 카운터 회로의 출력신호이다.
이상에서 설명한 본 발명의 링 발진기를 반도체 소자의 내부에 구현하게 되면, 상기 링 발진기의 인버터 체인부의 동작전압(로직하이와 로직로우의 전압차)을 비교기가 감지할 수 있는 로직하이, 로직로우 레벨까지 감소시킬 수 있고, 또한 인버터를 구성하고 있는 모스의 폭(Width)과 길이(Length)를 조절하여 인버터 체인부에서 소모되는 커런트를 감소시킬 수 있다.
즉, 오실레이터 동작 커런트는 전원전압의 제곱에 비례하여 소모되는 특성이 있기 때문에 동작전압이 감소된채 오실레이터의 체인을 구성하면 커런트 소모가 현저하게 줄어드는 효과가 있다.

Claims (6)

  1. 반도체 소자의 링 발전기에 있어서, 소정의 제어신호(cont)의 전압상태에 따라 동작되어 일정주기의 펄스를 발생시키기 위한 인버터 체인수단과, 상기 인버터 체인수단으로 부터의 출력펄스 및 기준전압(Vref)을 비교증폭 하여 일정 주기의 펄스를 발생시키기 위한 비교수단을 구비하는 것을 특징으로 하는 링 발진가.
  2. 제 1 항에 있어서, 상기 비교수단으로 부터의 출력펄스를 완충하여 출력단자로 전달하기 위한 드라이버 수단을 추가로 구비하는 것을 특징으로 하는 링 발진기.
  3. 제 2 항에 있어서, 상기 드라이버 수단은, 상기 노드(N7) 및 출력단자(N10) 사이에 직렬접속된 안버터(G13,G14)로 구성된 것을 특징으로 하는 링 발진기.
  4. 제 1 항에 있어서, 상기 인버터 체인수단 및 상기 비교수단에 제어신호가 접속된 것을 특징으로 하는 링 발진기.
  5. 제 1 항에 있어서, 상기 인버터 체인수단은, 상기 제어신호(cont) 및 노드(N5)의 신호를 논리조합한 신호를 노드(N4)로 출력하기 위한 NAND게이트(G8)와, 상기 노드(N4) 및 상기 노드(N5) 사이에 직렬접속된 인버터(G9 내지 G12)로 구성된 것을 특징으로 하는 링 발진기.
  6. 제 1 항에 있어서, 상기 비교수단은, 전원전압(Vcc) 및 노드(N7) 사이에 접속된 PMOS트랜지스터(Q1)와, 전원전압(Vcc) 및 노드(N8) 사이에 접속된 PMOS트랜지스터(Q2)와, 상기 PMOS트랜지스터(Q1,Q2)의 게이트가 공통으로 접속된 상기 노드(N8)와, 상기 노드(N7) 및 노드(N9) 사이에 접속되며 게이트가 상기 노드(N5)에 연결된 NMOS트랜지스터(Q3)와, 상기 노드(N8) 및 노드(N9) 사이에 접속되며 게이트에 기준전압(Vref)이 연결된 NMOS트랜지스터(Q4)와, 상기 노드(N9) 및 접지전압(Vss) 사이에 접속되며 게이트에 제어신호(cont)가 인가되는 NMOS트랜지스터(Q5)와, 전원전압(Vcc) 및 상기 노드(N7)사이에 접속되며 게이트에 제어신호(cont)가 인가되는 PMOS트랜지스터(Q6)로 구성된 것을 특징으로 하는 링 발진기.
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