KR0137972B1 - 반도체 소자의 신호 입력장치 - Google Patents

반도체 소자의 신호 입력장치

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KR0137972B1 KR1019940030633A KR19940030633A KR0137972B1 KR 0137972 B1 KR0137972 B1 KR 0137972B1 KR 1019940030633 A KR1019940030633 A KR 1019940030633A KR 19940030633 A KR19940030633 A KR 19940030633A KR 0137972 B1 KR0137972 B1 KR 0137972B1
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Abstract

본 발명은 반도체 소자가 대기시에 외부에서 정전기 신호가 입력되는 경우에는 정전기 방지회로의 지연장치를 통하여 지연된 상기 정전기 신호를 접지전위로 충분히 발산하게 하고, 동작시에는 입력되는 신호가 상기 지연장치로 인한 신호의 지연을 방지하기 위하여 상기 정전기 방지회로와 병렬로 구현한 신호전달회로를 통하여 입력버퍼부로 입력되도록 함으로써, 신호의 지연을 방지한 신호입력장치에 관한 것이다.

Description

반도체 소자의 신호 입력장치
제1도는 종래 기술에 따른 신호 입력장치의 회로도.
제2도는 본 발명의 신호 입력장치의 제1실시예를 도시한 회로도.
제3도는 본 발명의 신호 입력장치의 제2실시예를 도시한 회로도.
제4도는 본 발명에 사용된 신호전달회로의 제1실시예도.
제5도는 본 발명에 사용된 신호전달회로의 제2실시예도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 정전기 발산 회로부,102 : 신호 입력 회로부,
200, 300 : 신호 전달 제어부,201, 306 : 신호 전달 회로부,
202, 204 : 전원전압 감지 회로부,203, 205 : 전위 변환 회로부
본 발명은 반도체 소자의 신호 입력장치에 관한 것으로 특히, 대기시에 외부에서 정전기 신호가 입력되는 경우에는 접지전위로 발산하게 하고, 동작시에는 입력되는 신호의 지연을 최소로 줄인 신호 입력장치에 관한 것이다.
제1도는 종래 기술에 따른 신호 입력장치의 회로도로서, 신호를 입력하는 입력단(in)과, 상기 입력단과 신호 입력버퍼부(102) 사이에 접속되며 상기 입력단(in)에서 입력되는 정전기 신호를 접지전위(Vss)로 발산하기 위한 정전기 발산 회로부(101)와, 상기 정전기 발산 회로부(101)로부터의 완충된 신호를 내부 소자로 전달하기 위한 신호 입력 회로부(102)를 구비한다.
상기 정전기 발산 회로부(101)는 외부 핀(pin)이 정전기의 성질을 가진 물체와 접속된다든지 하는 경우에 상기 핀으로 고전위가 입력되게 되면 상기 외부 입력신호와 연결된 내부 소자의 게이트 산화물이 파괴되는 것을 방지하기 위하여 신호 입력장치에 첨가된 구조이다.
상기 입력단(in)으로부터 외부에서 정전기 신호가 입력되는 경우에 상기 입력된 전기 신호는 입력버퍼부(102)로 인가되지 않고 상기 정전기 발산 회로부(101)를 통하여 접지전위(Vss)에 전달되게 된다. 즉, 외부로부터 유입된 정전기 신호의 고전위는 노드(N1)에서 트랜지스터(Q1) 및 저항(R1)쪽으로 분압된다. 상기 트랜지스터(Q1)는 게이트가 드레인 측에 연결되어 상기 노드(N1)에 흐르는 전류를 접지전위(Vss)로 방전시키는 다이오드 구조로 되어 있다. 그리고 저항(R1)은 외부에서 입력된 고전위의 신호가 내부 소자에 전달되지 않고 상기 정전기 발산 회로부(101)를 통하여 접지전위(Vss)로 충분히 빠져나가도록 하기 위한 지연 소자로 사용된다. 상기 저항(R1)을 통해 지연되어 노드(N2)로 유입된 고전위는 트랜지스터(Q2)를 통하여 접지전위(Vss)로 방출시키게 된다.
상기 회로에 있어서 만약에 지연 신호가 길게 되면 외부에서 입력되는 정전기 신호는 내부 회로에 손상을 주는 양이 아주 적고 많은 양이 접지전위(Vss) 등을 통하여 외부로 배출될 수 있지만, 정상적인 동작의 경우에 정상적으로 입력되는 외부 신호가 지연되므로 동작 시간이 느려지게 되는 문제점이 생기게 된다.
따라서 본 발명의 목적은 회로가 대기시에 외부에서 정전기 신호가 입력되는 경우에는 접지전위로 충분히 발산하게 하고, 동작시에는 입력되는 신호의 지연을 최소로 줄일 수 있는 신호 입력장치를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 신호 입력장치는 전원전압(Vcc)이 인가될 때 턴-온되어 정상적으로 입력된 입력신호를 입력버퍼부(102)에 전달하는 신호전달회로부(201)를 상기 입력단과 신호 입력 버퍼부(102) 사이에 접속된 정전기 발산 회로부(101)와 병렬로 구현하였다.
이하, 첨부된 도면을 참조하여 본 발명을 더 상세히 설명하기로 한다.
제2도는 본 발명의 신호 입력장치의 제1실시예를 도시한 회로도로서, 신호를 입력하는 입력단자(in)와, 상기 입력단자로부터 전달된 신호를 완충하여 내부 소자로 전달하는 입력 버퍼부(102)와, 상기 입력단자와 상기 입력버퍼부(102) 사이에 접속되며 상기 입력단(in)으로부터의 고전위의 정전기 신호를 접지전위(Vss)로 발산하기 위한 정전기 발산 회로부(101)와, 상기 정전기 발산 회로부(101)와 병렬접속되며 상기 입력단자로부터의 정상적인 신호를 절환하여 상기 입력버퍼부(102)로 전달해주기 위한 신호전달회로부(201)와, 상기 신호전달회로부의 절환동작을 제어하기 위한 신호전달 제어부(200)를 구비한다.
상기 신호전달 제어부(200)는 전원전압을 감지하는 전원전압 감지 회로부(202)와, 상기 전원전압 감지 회로부(202)로부터의 출력신호를 레벨쉬프터하기 위한 전위변환 회로부(203)로 구성된다.
일반적으로, 외부에서 전원이 인가되지 않은 대기시 즉, 반도체 소자가 동작을 하는 때가 아니라 운반이라든지 제작의 과정에서 정전기를 가지고 있는 물체와 접촉을 할 경우 상기 정전기가 반도체 소자의 핀을 통하여 입력되게 되는데 이 경우 정전기가 가지고 있는 큰 전위로 인하여 반도체 소자를 구성하고 있는 MOS트랜지스터의 게이트 산화물(gate oxide) 등에 고전위 필드(high electric field)를 유발하여 게이트 산화물 등에 심각한 손상(damage)을 유발하게 되어 오동작을 일으킨다.
대개의 반도체 소자는 이러한 정전기가 들어왔을 때 이것을 전원선으로 빠르게 배출시키는 기능을 상기 제2도의 정전기 발산 회로부(101)와 같이 입력단에 가지고 있다.
일반적으로, 정전기로 인하여 반도체 소자가 손상을 받는 경우는 상기 소자가 독립적으로 존재할 대이고, 소자의 동작중이라든지 소자가 기판에 꽂혀 있는 경우에 있어서는 정전기가 반도체 소자에 접근하기 이전에 접지선을 통하여 방출되어 외부 연결선들의 큰 전도성으로 인하여 고전위의 신호가 소자의 입력단으로 침투하기가 불가능하다. 그러므로 정전기 보호장치가 필요한 것은 소자가 개별적으로 존재하거나 동작을 안할 때이다.
상기 회로가 동작시에 상기 정전기 발산 회로부(101)에 있는 지연장치(R1)에서 생기는 지연시간에 비하여 첨가된 신호전달회로부(201)에서의 지연시간이 작다면, 상기 입력단자(in)로 입력되는 신호는 상기 정전기 발산 회로부(101)를 통하여 상기 입력버퍼부(102)에 입력되기 보다는 본 발명에서 첨가된 신호전달회로부(201)를 통하여 입력될 것이다. 이 경우 외부에서 입력된 신호는 빠르게 입력버퍼부(102)로 입력되므로 동작속도가 향상되게 된다.
그러면, 본 발명의 회로를 보면서 그 동작에 대해 설명해 보기로 한다.
먼저, 입력단자(in)로 플러스(plus) 전위를 가진 정전기가 유입되는 경우에 종래의 정전기 발산 회로부(101)에 있던 정전기 방출용 트랜지스터(Q1, Q2)를 통하여 입력된 정전기 신호가 입력버퍼부(102)에 손상을 주기 전에(상기 지연장치(R1)가 신호를 지연시키므로) 접지전위(Vss)로 흘러가게 된다.
한편, 상기 전원전압 감지 회로부(202)는 소자에 전원이 인가된 것을 감지하는 장치로서, 전원전압(Vcc) 및 노드(N6) 사이에 접속되며 게이트가 노드(N7)에 접속된 PMOS트랜지스터(Q6)와, 상기 노드(N6) 및 노드(N13)에 접속되며 게이트가 접지전위(Vss)에 연결된 NMOS트랜지스터(Q7)와, 상기 노드(N6) 및 상기 노드(N7) 사이에 접속된 인버터(G1)와, 상기 노드(N7)에 게이트가 연결되고 드레인과 소오스가 공통으로 접지전압(Vss)에 접속된 NMOS트랜지스터(Q8)와, 상기 노드(N7)와 노드(N8) 사이에 접속된 인버터(G2)를 구비한다.
접지전압(Vcc)이 인가되면, 접지전위(Vss) 및 상기 노드(N7) 사이에 형성된 캐패시터 성분의 상기 NMOS트랜지스터(Q8)로 인하여 상기 노드(N7)는 접지전위(Vss)로 일정시간 유지하고, 상기 접지전위(Vss)로 유지된 노드(N7)의 전위신호가 상기 PMOS트랜지스터(Q6)를 턴-온시킨다. 따라서 상기 노드(N6)는 고전위(Vcc)를 유지하게 되어 상기 노드(N7)를 저전위(Vss), 상기 노드(N8)를 고전위(Vcc)로 만든다.
한편, 상기 NMOS트랜지스터(Q7)는 소오스가 접속된 기판전위(Vbb)가 아직 인가되지 않았으므로 턴-오프 상태에 머무른다.
그리고, 상기 전위변환 회로부(203)는 상기 전원전압 감지 회로부(202)의 출력전압을 레벨쉬프트하여 상기 신호전달회로부(201)에 전달하는 것으로, 전원전압(Vcc) 및 노드(N10) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 PMOS트랜지스터(Q9)와, 상기 노드(N10) 및 상기 노드(N13) 사이에 접속되며 노드(N11)에 연결된 NMOS트랜지스터(Q10)와, 전원전압(Vcc) 및 상기 노드(N11) 사이에 접속되며 게이트가 노드(N9)에 연결된 PMOS트랜지스터(Q11)와, 상기 노드(N8) 및 상기 노드(N9) 사이에 접속된 인버터(G3)와, 노드(N12) 및 상기 노드(N13) 사이에 접속되며 게이트가 상기 노드(N10)에 접속된 NMOS트랜지스터(Q12)를 구비한다.
상기 노드(N8)의 전위신소가 고전위인 경우에 상기 PMOS트랜지스터(Q9)는 턴-오프, 상기 PMOS트랜지스터(Q11)는 턴-온되므로 상기 노드(N11)의 전위신호는 고전위(Vcc) 상태를 갖게 되어 상기 NMOS트랜지스터(Q10)를 턴-온시킨다. 따라서 상기 노드(N10)의 전위신호는 기판전위(Vbb) 상태가 된다.
반도체 소자에 전원이 인가되고 일정시간이 지난 후에 기판전위(Vbb)가 접지전위(Vss)에 비하여 상기 NMOS트랜지스터(Q7)의 문턱전압(Vt) 보다 낮아지는 경우 상기 NMOS트랜지스터(Q7)가 턴-온되어 상기 기판전위(Vbb)는 마이너스(minus)로 더 낮아지게 되어 상기 PMOS트랜지스터(Q6)를 통하여 공급되는 고전위보다 상기 NMOS트랜지스터(Q7)를 통하여 공급되는 기판전위(Vbb)가 더 크게 되면, 처음단의 노드(N6)는 저전위(Vbb) 상태가 된다. 따라서 상기 노드(N7)는 고전위(Vcc), 노드(N8)은 저전위(Vbb)가 된다.
그리고, 상기 노드(N8)가 저전위 상태이므로, 상기 PMOS트랜지스터(Q9)는 턴-온, 상기 PMOS트랜지스터(Q11)는 턴-오프되어 상기 노드(N10)가 고전위(Vcc)가 되어 상기 NMOS트랜지스터(Q12)를 턴-온시킴으로써, 상기 출력노드(N12)를 저전위(Vbb)로 만든다. 상기 노드(N12)의 전위신호는 상기 신호전달회로부(201)의 PMOS트랜지스터(Q5)의 게이트에 인가되어 상기 PMOS트랜지스터(Q5)를 턴-온시켜 외부에서 입력되는 입력신호(in)를 상기 입력버퍼부(102)에 전달한다.
제3도는 본 발명의 신호 입력장치의 제2실시예를 도시한 회로도로서, 상기 신호전달회로를 NMOS를 사용한 경우이다.
그 구성은 신호를 입력하는 입력단자(in)와, 상기 입력단자로부터 전달된 신호를 완충하여 내부 소자로 전달하는 입력 버퍼부(102)와, 상기 입력단자와 상기 입력버퍼부(102) 사이에 접속되며 상기 입력단(in)으로부터의 고전위의 정전기 신호를 접지전위(Vss)로 발산하기 위한 정전기 발산 회로부(101)와, 상기 정전기 발산 회로부(101)와 병렬접속되며 상기 입력단자로부터의 정상적인 신호를 절환하여 상기 입력버퍼부(102)로 전달해 주기 위한 신호전달회로부(201)와, 상기 신호전달회로부의 절환동작을 제어하기 위한 신호전달 제어부(300)를 구비한다.
상기 신호전달 제어부(300)는 전원전압을 감지하는 전원전압 감지 회로부(204)와, 상기 전원전압 감지 회로부로부터의 출력신호를 레벨쉬프터하기 위한 전위변환 회로부(205)로 구성된다.
상기 전원전압 감지 회로부(204)는 전원전압(Vcc) 및 노드(N14) 사이에 접속되며 게이트가 노드(N15)에 접속된 PMOS트랜지스터(Q13)와, 상기 노드(N14) 및 기판전위(Vbb) 사이에 접속되며 게이트가 접지전압(Vss)에 연결된 NMOS트랜지스터(Q14)와, 상기 노드(N14) 및 상기 노드(N15) 사이에 접속된 인버터(G4)와, 상기 노드(N15)에 게이트가 연결되고 드레인과 소오스가 공통으로 접지전압(Vss)에 접속된 NMOS트랜지스터(Q15)를 구비하고, 상기 전위변환 회로부(205)는 전원전압(Vcc) 및 노드(N17) 사이에 접속되며 게이트 노드(N18)에 연결된 PMOS트랜지스터(Q16)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N15)에 연결된 NMOS트랜지스터(Q17)와, 전원전압(Vcc) 및 상기 노드(N18) 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 PMOS트랜지스터(Q18)와, 상기 노드(N18) 및 접지전압(Vss) 사이에 접속되며 게이트가 노드(N16)에 연결된 NMOS트랜지스터(Q9)와, 상기 노드(N15) 및 상기 노드(N16) 사이에 접속된 인버터(G5)를 구비하며, 상기 신호전달회로부(206)는 상기 전위변환 회로부(205)의 출력노드(N19)에 게이트가 접속된 NMOS트랜지스터(Q20)로 구성된다.
전원전압(Vcc)이 인가되면, 접지전위(Vss) 및 상기 노드(N15) 사이에 형성된 캐패시터 성분의 상기 NMOS트랜지스터(Q15)로 인하여 상기 노드(N16)는 접지전위(Vss)로 일정시간 유지하고, 상기 접지전위(Vss)로 유지된 노드(N15)의 전위신호가 상기 PMOS트랜지스터(Q13)의 게이트로 입력되어 상기 PMOS트랜지스터(Q13)를 턴-온시킨다. 따라서 상기 노드(N14)는 고전위(Vcc)를 유지하게 되어 상기 노드(N15)를 저전위(Vss)로 만든다.
한편, 상기 PMOS트랜지스터(Q14)는 소오스가 접속된 기판전위(Vbb)가 아직 인가되지 않았으므로 턴-오프 상태에 머무른다.
상기 노드(N15)의 전위신호가 저전위인 경우에 상기 NMOS트랜지스터(Q17)는 턴-오프, 상기 NMOS트랜지스터(Q19)는 턴-온되므로 상기 노드(N18)의 전위신호는 저전위(Vss) 상태를 갖게 되어 상기 PMOS트랜지스터(Q16)를 턴-온시킨다. 따라서 노드(N19)의 전위신호는 저전위(Vss) 상태가 되어 신호전달회로부(206)의 NMOS트랜지스터(Q20)를 턴-오프시키게 된다.
반도체 소자에 전원이 인가되고 일정시간이 지난 이후에 NMOS트랜지스터(Q14)의 소오스에 접속된 기판전위(Vbb)가 게이트에 연결된 접지전압(Vss)에 비하여 상기 NMOS트랜지스터(Q7)의 문턱전압(Vt) 보다 낮아지는 경우 상기 NMOS트랜지스터(Q14)가 턴-온되어 상기 기판전위(Vbb)는 마이너스(minus)로 더 낮아지게 되어 상기 PMOS트랜지스터(Q13)를 통하여 공급되는 고전위보다 상기 NMOS트랜지스터(Q14)를 통하여 공급되는 기판전위(Vbb)가 더 크게 되면, 처음단의 노드(N14)는 저전위(Vbb) 상태가 된다. 따라서 상기 노드(N15)는 고전위(Vcc) 상태가 되어 상기 NMOS트랜지스터(Q17)는 턴-온, 상기 NMOS트랜지스터(Q19)는 턴-오프되어 상기 노드(N17)가 저전위(Vss)가 되어 상기 PMOS트랜지스터(Q18)를 턴-온시킴으로써, 상기 출력노드(N19)를 고전위(Vpp)로 만든다. 상기 노드(N19)의 전위신호는 상기 신호전달회로부(206)의 NMOS트랜지스터(Q20)의 게이트에 인가되어 상기 NMOS트랜지스터(Q20)를 턴-온시켜 외부에서 입력되는 입력신호(in)를 상기 입력버퍼부(102)에 전달한다.
제4도 내지 제5도는 본 발명에 사용된 입력신호 전달회로의 제1, 제2실시예를 나타낸 것으로, 상기 입력신호 전달회로가 상기 제1 실시예는 PMOS트랜지스터인 경우를, 제2실시예에서는 NMOS트랜지스터인 경우의 예를 들었다.
상기 제4도의 입력신호 전달회로가 PMOS트랜지스터인 경우, 게이트에 접속된 노드(N12)의 전위신호가 저전위로 입력될 때 입력단으로부터의 입력신호가 들어오는 소오스 노드의 접합(502)과 n-well(501) 사이에 pn 접합 다이오드(diode)가 형성되어 입력단으로 입력된은 플러스(plus) 정전기는 n-well 바이어스(bias)단(504)을 통하여 전원전위(N20)로 흘러가게 된다. 그리고 n-접합(504)에 접속된 노드(N20)는 전원전압(Vcc)을 인가하여 역바이어스 전압을 걸어준 것이다.
그리고 상기 제5도의 입력신호 전달회로가 NMOS트랜지스터인 경우, 게이트에 접속된 노드(N19)의 전위신호가 고전위로 입력될 때 입력단으로부터의 입력신호가 들어오는 소오스 노드의 접합(601)과 p형 벌크(bulk)(603) 사이에 pn 접합 다이오드(diode)가 형성되어 입력단으로 입력되는 플러스(plus) 정전기는 상기 p형 벌크단(603)을 통하여 전원전위(N21)로 흘러가게 된다. 그리고 p-접합(604)에 접속된 노드(N21)는 일반적으로 디램(DRAM)의 경우 역방향 바이어스 전압을 걸어주기 위해 기판전위(Vbb)를 인가한다.
이상에서 설명한 바와 같이, 본 발명의 신호입력장치를 반도체 소자의 내부에 구현하게 되면 반도체 소자가 대기시에 외부에서 정전기 신호가 입력되는 경우에는 정전기 방지회로의 지연장치를 통하여 지연된 상기 정전기 신호를 접지전위로 충분히 발산하게 하고, 동작시에는 입력되는 신호가 상기 지연장치로 인한 신호의 지연을 방지하기 위하여 상기 정전기 방지회로와 병렬로 구현한 신호전달회로를 통하여 입력버퍼부로 입력되도록 함으로써, 신호의 지연을 방지하는 효과가 있다.

Claims (13)

  1. 신호를 입력하는 입력단자와, 상기 입력단자로부터 전달된 신호를 완충하여 출력단자를 통해 송출하는 입력 버퍼수단과, 상기 입력단자와 상기 입력버퍼수단 사이에 접속되며 상기 입력단자로부터의 고전위의 정전기 신호를 접지전위(Vss)로 발산하기 위한 정전기 발산 수단과, 상기 정전기 발산 수단과 병렬접속되어 상기 입력단자로부터의 정상적인 신호를 절환하여 상기 입력버퍼수단으로 전달해 주기 위한 신호전달수단과, 상기 신호전달수단의 절환동작을 제어하기 위한 신호전달 제어수단을 포함하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  2. 제1항에 있어서, 상기 신호전달 제어수단, 전원전압의 인가 여부를 감지하기 위한 전원전압 감지수단과, 상기 전원전압 감지수단으로부터의 출력신호를 레벨쉬프터하여 상기 신호전달수단으로 공급하기 위한 전원전위 변환수단을 구비하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  3. 제2항에 있어서, 상기 전원전압 감지수단은, 전원전압(Vcc)의 인가여부 및 기판전위(Vbb)를 감지하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  4. 제3항에 있어서, 상기 기판전위가 일정전위 이하 마이너스(minus) 전위인 경우에 동작시 상기 신호전달수단의 게이트로 기판전위(Vbb)를 전달하고, 상기 기판전위가 일정전위 이상 또는 플러스(plus) 전위인 경우에 동작시 상기 신호전달수단의 게이트로 전원전위(Vcc)를 전달하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  5. 제1항에 있어서, 상기 전원전위 변환수단은, 전원이 인가된 일정시간 이후에 고전위(Vpp) 전위를 출력하고 그 이전에는 접지전위의 전위를 출력하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  6. 제1항에 있어서, 상기 신호전달수단은, 전원이 인가되지 않은 경우에는 고저항 상태에 있고 전원이 인가된 경우에는 저저항 상태를 유지하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  7. 제6항에 있어서, 상기 신호전달수단은 전원이 인가되지 않은 대기시에는 턴-오프되고, 전원이 인가된 경우에는 일정한 지연 시간 이후에 턴-온되는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  8. 제1항에 있어서, 상기 신호전달수단은 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  9. 제8항에 있어서, 상기 PMOS트랜지스터의 N-well은 역방향 바이어스를 인가하는 전원전위와 연결된 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  10. 제1항에 있어서, 상기 신호전달수단은 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  11. 제10항에 있어서, 상기 NMOS트랜지스터의 벌크(bulk) 노드는 접지전위와 연결된 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  12. 제10항에 있어서, 상기 NMOS트랜지스터의 벌크(bulk) 노드는 디램(DRAM)에서는 기판전위(Vbb)와 연결된 것을 특징으로 하는 반도체 소자의 신호 입력장치.
  13. 제12항에 있어서, 상기 기판전위(Vbb)와 접지전위 사이에 접지전위가 플러스(plus) 노드이고 기판전위가 마이너스(minus) 전위인 다이오드가 첨가된 것을 특징으로 하는 반도체 소자의 신호 입력장치.
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